KR950033860A - 데이타 프로세서 및 이것을 사용한 트레이스회로 - Google Patents
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Abstract
데이타 프로세서 및 이것을 사용한 트레이스 회로에 관한 것으로서, 어드레스나 데이타에 대해서도 외부에서 트레이스 취득가능하게 함과 동시에 트레이취득 타이밍을 외부에서 용이하게 인식할 수 있는 데이타 프로세서 및 캐쉬히트에 관계된 어드레스나 데이타를 포함하는 각종 트레이스정보의 트레이스취득을 용이하게 실행할 수 있는 트레이스회로를 제공하기 위해서, CPU에 내장된 캐쉬 메모리 장치의 액세스가 캐쉬히트인 경우에도 캐쉬히트에 관계된 어드레스 및 데이타 등의 액서스정보를 외부버스 인터페이스에 부여하고, 외부버스 인터페이스는 캐쉬히트에 관계된 여러개의 액서스정보의 외부출력에 동기해서 여러개의 액서스 정보가 병렬적으로 확정되는 타이밍을 통지하는 트레이스 개시신호를 외부로 출력하는 구성으로 한다.
이것에 의해, 데이타프로세서에 내장된 캐쉬메모리장치에 있어서의 캐쉬히트에 관계된 액서스정보를 외부출력할 수 있고, 이것에 의해 캐쉬액서스시에 실행속도를 떨어뜨리지 않고 트레이지취득할 수 있고, 캐쉬히트에 관계된 여러개의 액세스정보의 트레이스타이밍을 제2신호에 의해 외부에서 용이하게 인식할 수 있고, 모드설정 수단에 의해 트레이스취득 용이화를 위한 각종 출력기능이 시스템디버그 또는 프로그램디버그시에 일시적으로 방해로 되는 이용형태에도 용이하게 대응할 수 있고 또 데이타프로세서 칩을 에물레이션용을 평가칩과 실제칩의 쌍방의 용도로 모드를 전환해서 이용할 수 있다는 효과가 얻어진다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 1실시예에 관한 마이크로 컴퓨터의 블럭도.
Claims (12)
1칩에 형성되고 중앙처리장치 및 상기 중앙처리장치에 접속된 캐쉬 메모리장치를 포함하는 데이타 프로세서로서, 상기 캐쉬 메모리장치는 캐쉬히트시, 상기 캐쉬히트에 관계된 여러개의 액서스 정보가 상기 데이타 프로세서의 외부에서 병렬적으로 확정되는 타이밍을 나타내는 신호를 상기 데이타 프로세서의 외부로 출력하는 버스 컨트롤러를 포함하는 데이타 프로세서.
제1항에 있어서, 상기 액세스 정보는 상기 중앙처리장치에 있어서, 상기 캐쉬 메모리장치로 공급될 어드레스 정보를 포함하는 데이타 프로세서.
버스, 상기 버스에 접속된 트레이스 메모리. 상기 버스에 저속되고 1칩에 형성되며 중앙처리장치 및 상기 중앙 처리장치에 접속된 캐쉬 메모리 장치를 포함하는 데이타 프로세서 및 상기 데이타 프로세서로부터의 상기 신호에 응답해서 상기 트레이스 메모리에 대해서 버스상의 정보의 기억을 지시하는 타이밍 발생회로를 포함하고, 상기 데이타 프로세서는 상기 캐쉬 메모리장치가 캐쉬히트시 상기 캐쉬히트에 관계된 여러개의 액세스 정보가 상기 데이타 프로세서의 외부에서 병렬적으로 확정되는 타이밍을 나타내는 신호를 상기 데이타 프로세서의 외부로 출력하는 버스 컨트롤러를 포함하는 트레이스회로.
제3항에 있어서, 상기 데이타 프로세서에서 상기 버스로 출력되는 상기 여러개의 액서스 정보는 상기 중앙처리장치에서 상기 캐쉬 메모리 장치로 공급될 어드레스 정보를 포함하는 트레이스 회로.
중앙처리장치, 이것에 접속된 캐쉬 메모리 장치 및 캐쉬 메모리장치에 접속된 외부버스 인터페이스를 포함해서 1칩화되어 이루어지는 데이타 프로세서로서, 상기 캐쉬 메모리 장치는 그의 캐쉬히트에 관계된여러개의 액세스 정보를 외부로 출력시키는 제1신호를 상기 외부버스 인터페이스에 공급하는 캐쉬 컨트롤러를 구비하고, 상기 외부버스 인터페이스는 상기 제1신호에 의해서 지시되는 캐쉬히트에 관계된 여러개의 액세스 정보의 외부출력이 병렬적으로 확정되는 타이밍을 통지하기 위한 제2신호를 외부로 출력하는 버스 컨트롤러를 구비한 데이타 프로세서.
제5항에 있어서, 상기 버스 컨트롤러는 또, 상기 캐쉬히트에 관계된 액세스정보 이외에 이것이 입출력할 여러개의 액세스 정보가 외부에서 병렬적으로 확정되는 타이밍에 있어서도 그것을 통지하기 위해 상기 제2신호를 외부로 출력하는 데이타 프로세서.
제5항에 있어서, 상기 버스 컨트롤러는 상기 데이타 프로세서에 내장된 내장 회로 모듈을 액서스할 때의 여러개의 액서스 정보를 외부로 출력하는 데이타 프로세서.
제7항에 있어서, 상기 캐쉬 히트에 관계된 여러개의 액세스 정보의 외부출력과 상기 내장회로 모듈을 액세스 대상으로 할 때의 여러개의 액세스 정보의 외부출력을 선택적으로 금지시키기 위한 제3신호를 생성하는 모드설정수단을 갖는 데이타 프로세서.
제8항에 있어서, 상기 모드설정수단은 외부신호가 제1상태로 되었을 때에 상기 중앙처리장치에 의해서 액세스가능한 기억수단에 설정되는 데이타에 따라서 상기 액세스 정보의 외부출력을 금지할지 금지하지 않을지를 결정하는 데이타 프로세서.
제9항에 있어서, 상기 모드 설정수단은 상기 외부신호의 제1상태에 있어서 상기 외부버스 인터페이스에 디버그모드를 설정해서 상기 데이타 프로세서를 에뮬레이션용의 평가칩에 적합하게 하고, 상기 외부신호의 제1상태 이외에 있어서 상기 외부버스 인터페이스에 통상모드를 설정해서 상기 데이타 프로세서를 설계칩에 적합하게 하는 데이타 프로세서.
중앙처리장치, 중앙처리장치에 캐쉬 버스를 거쳐서 접속된 캐쉬 메모리장치 및 캐쉬 메모리장치에 내부버스를 거쳐서 접속된 외부버스 인터페이스를 포함해서 1칩화되어 이루어지는 데이타 프로세서로서, 상기 중앙 처리장치는 캐쉬버스를 거치는 액세스요구를 캐쉬버스 액세스 신호에 의해 캐쉬 메모리 장치에 부여하고, 캐쉬 메모리 장치는 그의 액세스 요구에 응답하는 리드데이타의 출력 또는 라이트데이타의 입력을 캐쉬버스 준비신호에 의해 중앙처리장치에 부여하고, 캐쉬메모리장치는 내부버스를 거치는 엑세스요구를 내부버스 액세스신호 또는 제1신호에 의해 외부버스 인터페이스에 부여하고, 외부버스 인터페이스는 그의 액세스요구에 응답하는 리드데이타의 출력 또는 라이트데이타의 입력을 내부버스 준비신호에 의해 캐쉬메모리 장치에 부여하는 것으로서, 상기 캐쉬 메모리장치는 상기 캐쉬버스 액세스 신호에 의해 요구되는 액세스가 캐쉬히트인 경우에는 상기 제1신호를 상기 외부 버스 인터페이스에 부여해서 상기 캐쉬히트에 관계된 엑세스 어드레스 및 데이타의 외부출력을 요구하고, 상기 외부버스 인터페이스는 상기 제1신호에 의해서 지시되는 캐쉬히트에 관계된 액세스 어드레스 및 데이타의 외부출력이 병렬적으로 확정되는 타이밍과 상기 내부버스 액세스 신호에 의해 지시되는 그밖의 액세스요구에 관계된 액세스 어드레스 및 데이타의 외부 출력이 병렬적으로 확정되는 타이밍을 각각 통지하기 위한 쌍방에 공통인 제2신호를 외부로 출력하는 데이타 프로세서.
데이파 프로세서, 상기 데이타 프로세서의 외부버스 인터페이스에 결합되는 외부 버스, 상기 외부버스에 나타나는 정보를 기억하기 이한 트레이스 메모리 및 상기 데이타 프로세서가 출력하는 상기 제2신호에 따라서 외부버스상의 액세스 정보를 그이 버스 사이클 단위로 상기 트레이스 메모리에 저장시키는 타이밍 발생수단을 구비하고, 상기 데이타 프로세서는 중앙처리장치, 중앙처리장치에 캐쉬버스를 거쳐서 접속된 캐쉬메모리장치 및 캐쉬메모리장치에 내부버스를 거쳐서 접속된 외부버스 인터페이스를 포함해서 1칩화되고, 상기 중앙처리장치는 캐쉬버스를 거치는 액세스요구를 캐쉬버스 액세스 신호에 의해 캐쉬메모리장치에 부여하고, 캐쉬메모리장치는 그의 액세스요구에 응답하는 리드데이타의 출력 또는 라이트데이타의 입력을 캐쉬버스 준비신호에 의해 중앙처리장치를 부여하고, 캐쉬메모리장치는 내부버스를 거치는 액세스요구를 내부버스 액세스신호 또는 제1신호에 의해 외부버스인 테페이스에 부여하고, 외부버스 인터페이스는 그의 액세스 요구에 응답하는 리드데이터의 출력 또는 라이트데이타의 입력을 내부버스 준비신호에 의해 캐쉬메모리 장치에 부여하는 것으로서, 상기 캐쉬메모리 장치는 상기 캐쉬버스 액세스 신호에 의해 요구되는 액세스가 캐쉬히트인 경우에는 상기 제1신호를 상기 외부버스 인터페이스에 부여해서 상기 캐쉬히트에 관계된 액세스 어드레스 및 데이타의 외부출력을 요구하고, 상기 외부버스 인터페이스는 상기 제1신호에 의해 지시되는 캐쉬히트에 관계된 액세스 어드레스 및 데이타의 외부출력이 병렬적으로 확정되는 타이밍과 상기 내부버스 액세스신호에 의해 지시되는 그밖의 액세스요구에 관계된 액세스 어드레스 및 데이타의 외부출력이 병렬적으로 확정되는 타이밍을 각각 통지하기 위한 쌍방에 공통인 상기 제2신호를 외부로 출력하는 트레이스 회로.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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