KR920003163A - 캐시 액세스와 병렬로 메모리 액세스를 수행하는 프로세서 및 그것에 의해 이용되는 방법 - Google Patents
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Abstract
내용 없음
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4도는 본 발명에 의한 마이크로프로세서 및 캐시콘트롤러 시스템의 블럭도.
제5도는 본 발명의 바람직한 실시예를 포함하는 프로세서 시스템의 블럭도.
제8도는 본 발명의 시스템의 내부상태와 상태 변환을 도시한 상태도.
Claims (20)
- 주기억장치와 캐시기억장치(22)를 구비하는 컴퓨터 시스템으로서 상기 시스템은상기 캐시기억장치(22)에 저장될수 있는 데이타를 조사하는 장치와:상기 주기억장치에 저장된 데이타를 조사하기 위하여 불능화될 수 있는 장치;및 상기 캐시기억장치에 저장될수 있는 데이타를 조사하는 장치와 상기 주기억장치에 저장된 데이타를 동시에 조사하는 장치를 활성화시키는 장치를 포함하는 시스템.
- 제1항에 있어서, 상기 캐시 기억장치에 저장될수 있는 데이타를 조사하는 장치가 데이타를 발견하였을때, 상기 주기억장치에 저장된 데이타를 조사하는 장치를 불능화시키는 장치를 포함하는 시스템.
- 제1항에 있어서, 상기 주기억장치에 저장된 데이타를 조사하는 상기 장치는 메모로 콘트롤러(24)를 구비하는 시스템.
- 제3항에 있어서, 상기 캐시기억장치(22)에 저장될수 있는 데이타를 조사하는 상기 장치는 캐시 콘트롤러(16)를 구비하는 시스템.
- 제4항에 있어서, 상기 캐시콘트롤러(16)는 마이크로프로세스 버스를 모의실험(simulating)할수 없는 시스템.
- 접근가능한 메모리 콘트롤러:접근 가능한 캐시콘트롤러:상기 접근 가능한 메모리 콘트롤러와 캐시콘트롤러를 액세스하는 장치:및 상기 접근 가능한 메모리콘트롤러의 액세스를 종료시키는 장치를 포함하는 컴퓨터 시스템.
- 제6항에 있어서, 상기 접근 가능한 메모리 콘트롤러의 액세스를 종료시키는 장치는 상기 접근가능한 캐시콘트롤러의 액세스 결과에 기초하여 활성화되는 시스템.
- 제7항에 있어서, 상기 접근 가능한 메모리 콘트롤러의 액세스를 종료시키는 장치는 상기 접근가능한 캐시콘트롤러의 메모리 콘트롤러를 상호접속시키는 단정되지 않은미스라인(deassertedmissline)인 시스템.
- 주기억장치, 주기억장치 콘트롤러 및 캐시기억장치 콘트롤러를 구비하는 컴퓨터 시스템으로서 상기 시스템은 물리적 어드레스를 발생시키는 장치:상기 주기억장치 및 상기 캐시기억장치 콘트롤러에 동시에 상기 물리적어드레스를 적용시키기 시작하는 장치: 및 상기 주기억장치에 상기 물리적 어드레스의 적용을 종료시키는 장치를 포함하는 시스템.
- 제9항에 있어서, 상기 주기억장치에 상기 물리적 어드레스를 적용시키기 시작하는 장치는 제이펄스를 단정하는 장치를 포함하는 시스템.
- 제10항에 있어서, 상기 주기억장치에 상기 물리적 어드레스를 적용을 종료시키는 장치는 CAS 제이펄스를 단정하는 상기 장치를 불능화시키는 장치를 포함하는 시스템.
- 제11항에 있어서, 상기 캐시기억장치 콘트롤러와 연관된 캐시기억장치에 '미스'를 표시하는 장치를 포함하는 시스템.
- 제12항에 있어서, 상기 캐시 기억장치내의 '미스'표시는 CAS제어신호를 단정하는 상기 장치를 불능화시키는 상기 장치를 활성화시키는 시스템.
- 캐시 기억장치 및 주기억장치를 구비하는 컴퓨텀 시스템에서 기억장치를 액세스하는 방법으로서 상기 방법은 다음과 같은 단계로 되어있는 방법.(가)상기 캐시 기억장치를 액세스한다. (나)캐시 기억장치가 액세스됨과 동시에 상기 주기억장치를 액세스한다.(여기서 상기 캐시기억장치에서 원하는 데이타를 발견하면 히트(hit), 발견하지 못하면 미스(miss)임, (다)히트일때 상기 주기억장치의 엑세스를 종료한다.
- 주기억장치 및 캐시기억장치 콘트롤러를 구비하는 컴퓨터 시스템에서 기억장치를 액세스하는 방법으로서, 상기 방법은 다음과 같은 단계로 되어있는 방법.(가)물리적 어드레스를 발생시킨다. (나)상기 물리적 어드레스를 상기 주기억장치와 캐시기억장치 콘트롤러에 동시에 적용시킨다. (다)상기 주기억장치에 상기 물리적 어드레스의 적용을 종료시킬 것인지의 여부를 결정한다.
- 제15항에 있어서, 상기 캐시기억장치 콘트롤러와 연관된 캐시기억장치에 원하는 데이타가 위치지정될 것인지의 여부를 결정하는 단계를 포함하는 방법.
- 제16항에 있어서, 상기 주기억장치에 상기 물리적 어드레스적용을 종료할 것인지의 결정은 원하는 데이타가 상기 캐시기억장치에 위치 지정되지 않는다는 결정에 따르는 것인 방법.
- 제17항에 있어서, CAS제어펄스를 단정하는 선택적인 단계를 추가로 포함하는 방법.
- 제18항에 있어서, 상기 주기억 장치에 상기 어드레스의 적용이 종료되도록 결정되면 제어펄스를 단정하는 상기 단계가 수행되는 방법.
- 제19항에 있어서, 상기 주기억장치에 상기 어드레스의 적용이 종료되도록 결정될 경우에만 CAS 제어펄스를 단정하는 상기 단계가 수행되는 방법.※ 참고사항 : 최초출원 내용에 의하여 공개되는 것임.
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Families Citing this family (41)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0488566A3 (en) * | 1990-11-29 | 1992-10-21 | Sun Microsystems, Inc. | Method and apparatus for fast page mode selection |
US5555395A (en) * | 1993-05-28 | 1996-09-10 | Dell U.S.A. L.P. | System for memory table cache reloads in a reduced number of cycles using a memory controller to set status bits in the main memory table |
JPH07210465A (ja) * | 1993-12-30 | 1995-08-11 | Internatl Business Mach Corp <Ibm> | ペナルティのないキャッシュとメモリとのインタフェース |
US5475633A (en) * | 1994-06-01 | 1995-12-12 | Intel Corporation | Cache memory utilizing pseudo static four transistor memory cell |
US6256694B1 (en) * | 1994-06-30 | 2001-07-03 | Compaq Computer Corporation | Distributed early arbitration |
EP0694844B1 (en) * | 1994-07-28 | 1999-09-15 | Sun Microsystems, Inc. | Reduced memory pin addressing for cache and main memory |
US5634073A (en) * | 1994-10-14 | 1997-05-27 | Compaq Computer Corporation | System having a plurality of posting queues associated with different types of write operations for selectively checking one queue based upon type of read operation |
US5475690A (en) * | 1994-11-10 | 1995-12-12 | Digital Equipment Corporation | Delay compensated signal propagation |
US5533189A (en) * | 1994-11-28 | 1996-07-02 | International Business Machines Corporation | System and method for error correction code generation |
DE69622079T2 (de) * | 1995-03-31 | 2002-10-31 | Sun Microsystems Inc | Verfahren und Vorrichtung zur schnellen Einleitung von Speicherzugriffen in einem cachekohärenten Multiprozessorsystem |
US5890216A (en) * | 1995-04-21 | 1999-03-30 | International Business Machines Corporation | Apparatus and method for decreasing the access time to non-cacheable address space in a computer system |
WO1996037844A1 (en) * | 1995-05-26 | 1996-11-28 | National Semiconductor Corporation | A pipelined microprocessor that makes memory requests to a cache memory and an external memory controller during the same clock cycle |
US5822611A (en) * | 1995-06-05 | 1998-10-13 | Donley; Greggory D. | Method for cycle request with quick termination without waiting for the cycle to reach the destination by storing information in queue |
US5862344A (en) * | 1995-08-28 | 1999-01-19 | Ncr Corporation | Apparatus and methods for routing data packets through a processing system network |
US5761708A (en) * | 1996-05-31 | 1998-06-02 | Sun Microsystems, Inc. | Apparatus and method to speculatively initiate primary memory accesses |
US6065097A (en) * | 1996-08-29 | 2000-05-16 | Sun Microsystems, Inc. | Apparatus and method for sharing a unified memory bus between external cache memory and primary memory |
JP3620181B2 (ja) * | 1996-12-05 | 2005-02-16 | 富士通株式会社 | 半導体装置及びリードアクセス方法 |
FR2761802B1 (fr) * | 1997-04-08 | 1999-06-18 | Sgs Thomson Microelectronics | Ensemble de deux memoires sur un meme circuit integre monolithique |
FR2762416B1 (fr) * | 1997-04-16 | 1999-05-21 | Thomson Multimedia Sa | Methode et dispositif d'acces a des ensembles de donnees contenus dans une memoire de masse |
US6098115A (en) * | 1998-04-08 | 2000-08-01 | International Business Machines Corporation | System for reducing storage access latency with accessing main storage and data bus simultaneously |
US6279082B1 (en) * | 1998-10-14 | 2001-08-21 | Telefonaktiebolaget Lm Ericsson (Publ) | System and method for efficient use of cache to improve access to memory of page type |
US6314472B1 (en) * | 1998-12-01 | 2001-11-06 | Intel Corporation | Abort of DRAM read ahead when PCI read multiple has ended |
EP1046998A1 (en) * | 1999-04-22 | 2000-10-25 | Texas Instruments Incorporated | Digital signal processors with virtual addressing |
US6587920B2 (en) * | 2000-11-30 | 2003-07-01 | Mosaid Technologies Incorporated | Method and apparatus for reducing latency in a memory system |
US6892279B2 (en) * | 2000-11-30 | 2005-05-10 | Mosaid Technologies Incorporated | Method and apparatus for accelerating retrieval of data from a memory system with cache by reducing latency |
US6487638B2 (en) * | 2001-01-26 | 2002-11-26 | Dell Products, L.P. | System and method for time weighted access frequency based caching for memory controllers |
US6507893B2 (en) | 2001-01-26 | 2003-01-14 | Dell Products, L.P. | System and method for time window access frequency based caching for memory controllers |
US7240157B2 (en) * | 2001-09-26 | 2007-07-03 | Ati Technologies, Inc. | System for handling memory requests and method thereof |
US6718440B2 (en) * | 2001-09-28 | 2004-04-06 | Intel Corporation | Memory access latency hiding with hint buffer |
US6789169B2 (en) * | 2001-10-04 | 2004-09-07 | Micron Technology, Inc. | Embedded DRAM cache memory and method having reduced latency |
US7062610B2 (en) * | 2002-09-30 | 2006-06-13 | Advanced Micro Devices, Inc. | Method and apparatus for reducing overhead in a data processing system with a cache |
US7334102B1 (en) | 2003-05-09 | 2008-02-19 | Advanced Micro Devices, Inc. | Apparatus and method for balanced spinlock support in NUMA systems |
US20060031565A1 (en) * | 2004-07-16 | 2006-02-09 | Sundar Iyer | High speed packet-buffering system |
US8341311B1 (en) * | 2008-11-18 | 2012-12-25 | Entorian Technologies, Inc | System and method for reduced latency data transfers from flash memory to host by utilizing concurrent transfers into RAM buffer memory and FIFO host interface |
KR20130028903A (ko) * | 2010-03-09 | 2013-03-20 | 해피 클라우드 인코포레이티드 | 대화형 결정 지향적 소프트웨어 애플리케이션을 위한 데이터 스트리밍 |
US10133676B2 (en) * | 2010-07-28 | 2018-11-20 | Rambus Inc. | Cache memory that supports tagless addressing |
US20120079348A1 (en) * | 2010-09-24 | 2012-03-29 | Helia Naeimi | Data with appended crc and residue value and encoder/decoder for same |
US8671221B2 (en) | 2010-11-17 | 2014-03-11 | Hola Networks Ltd. | Method and system for increasing speed of domain name system resolution within a computing device |
US8782053B2 (en) | 2011-03-06 | 2014-07-15 | Happy Cloud Inc. | Data streaming for interactive decision-oriented software applications |
CN104106046B (zh) * | 2012-02-14 | 2018-05-15 | 瑞萨电子株式会社 | 数据处理装置 |
US10866897B2 (en) * | 2016-09-26 | 2020-12-15 | Samsung Electronics Co., Ltd. | Byte-addressable flash-based memory module with prefetch mode that is adjusted based on feedback from prefetch accuracy that is calculated by comparing first decoded address and second decoded address, where the first decoded address is sent to memory controller, and the second decoded address is sent to prefetch buffer |
Family Cites Families (26)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3693165A (en) * | 1971-06-29 | 1972-09-19 | Ibm | Parallel addressing of a storage hierarchy in a data processing system using virtual addressing |
US3896419A (en) * | 1974-01-17 | 1975-07-22 | Honeywell Inf Systems | Cache memory store in a processor of a data processing system |
US4070706A (en) * | 1976-09-20 | 1978-01-24 | Sperry Rand Corporation | Parallel requestor priority determination and requestor address matching in a cache memory system |
US4195342A (en) * | 1977-12-22 | 1980-03-25 | Honeywell Information Systems Inc. | Multi-configurable cache store system |
US4189770A (en) * | 1978-03-16 | 1980-02-19 | International Business Machines Corporation | Cache bypass control for operand fetches |
US4370710A (en) * | 1980-08-26 | 1983-01-25 | Control Data Corporation | Cache memory organization utilizing miss information holding registers to prevent lockup from cache misses |
EP0088789B1 (en) * | 1981-09-18 | 1987-08-05 | CHRISTIAN ROVSING A/S af 1984 | Multiprocessor computer system |
US4476526A (en) * | 1981-11-27 | 1984-10-09 | Storage Technology Corporation | Cache buffered memory subsystem |
US4780808A (en) * | 1981-11-27 | 1988-10-25 | Storage Technology Corporation | Control of cache buffer for memory subsystem |
US4811203A (en) * | 1982-03-03 | 1989-03-07 | Unisys Corporation | Hierarchial memory system with separate criteria for replacement and writeback without replacement |
US4897783A (en) * | 1983-03-14 | 1990-01-30 | Nay Daniel L | Computer memory system |
US4747070A (en) * | 1984-01-09 | 1988-05-24 | Wang Laboratories, Inc. | Reconfigurable memory system |
US4669043A (en) * | 1984-02-17 | 1987-05-26 | Signetics Corporation | Memory access controller |
US4646233A (en) * | 1984-06-20 | 1987-02-24 | Weatherford James R | Physical cache unit for computer |
US4654778A (en) * | 1984-06-27 | 1987-03-31 | International Business Machines Corporation | Direct parallel path for storage accesses unloading common system path |
US4794521A (en) * | 1985-07-22 | 1988-12-27 | Alliant Computer Systems Corporation | Digital computer with cache capable of concurrently handling multiple accesses from parallel processors |
US4783736A (en) * | 1985-07-22 | 1988-11-08 | Alliant Computer Systems Corporation | Digital computer with multisection cache |
US4785398A (en) * | 1985-12-19 | 1988-11-15 | Honeywell Bull Inc. | Virtual cache system using page level number generating CAM to access other memories for processing requests relating to a page |
JPS62194563A (ja) * | 1986-02-21 | 1987-08-27 | Hitachi Ltd | バツフア記憶装置 |
KR950006590B1 (ko) * | 1986-11-14 | 1995-06-19 | 가부시기가이샤 히다찌세이사꾸쇼 | 캐시 메모리를 갖는 마이크로 프로세서 |
IT1202687B (it) * | 1987-03-25 | 1989-02-09 | Honeywell Inf Systems | Memoria tampone a predizione di hit |
US4847758A (en) * | 1987-10-30 | 1989-07-11 | Zenith Electronics Corporation | Main memory access in a microprocessor system with a cache memory |
JPH01258152A (ja) * | 1988-04-08 | 1989-10-16 | Fuji Xerox Co Ltd | メモリ制御装置 |
JPH0740247B2 (ja) * | 1989-06-20 | 1995-05-01 | 松下電器産業株式会社 | キャッシュメモリ装置 |
CA2044487A1 (en) * | 1990-06-15 | 1991-12-16 | Michael E. Tullis | Lookaside cache |
US5210845A (en) * | 1990-11-28 | 1993-05-11 | Intel Corporation | Controller for two-way set associative cache |
-
1991
- 1991-06-27 JP JP3156925A patent/JPH04233642A/ja active Pending
- 1991-07-25 EP EP91306784A patent/EP0468786B1/en not_active Expired - Lifetime
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-
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Also Published As
Publication number | Publication date |
---|---|
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EP0468786A3 (en) | 1992-02-26 |
JPH04233642A (ja) | 1992-08-21 |
US5325508A (en) | 1994-06-28 |
EP0468786B1 (en) | 2000-11-29 |
DE69132480T2 (de) | 2001-06-13 |
DE69132480D1 (de) | 2001-01-04 |
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---|---|---|
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A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
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