KR880011679A - Dma 억세스 중재 장치 - Google Patents

Dma 억세스 중재 장치 Download PDF

Info

Publication number
KR880011679A
KR880011679A KR1019880002040A KR880002040A KR880011679A KR 880011679 A KR880011679 A KR 880011679A KR 1019880002040 A KR1019880002040 A KR 1019880002040A KR 880002040 A KR880002040 A KR 880002040A KR 880011679 A KR880011679 A KR 880011679A
Authority
KR
South Korea
Prior art keywords
arbitration
dma channel
arbitration device
access arbitration
dma access
Prior art date
Application number
KR1019880002040A
Other languages
English (en)
Other versions
KR950008228B1 (ko
Inventor
에이. 콘실리오 이언
에이. 호오손 제프리
애즈버리 히드 체스터
Original Assignee
하워드 지. 피거로아
인터내셔널 비지네스 머신즈 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 하워드 지. 피거로아, 인터내셔널 비지네스 머신즈 코포레이션 filed Critical 하워드 지. 피거로아
Publication of KR880011679A publication Critical patent/KR880011679A/ko
Application granted granted Critical
Publication of KR950008228B1 publication Critical patent/KR950008228B1/ko

Links

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14Handling requests for interconnection or transfer
    • G06F13/20Handling requests for interconnection or transfer for access to input/output bus
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14Handling requests for interconnection or transfer
    • G06F13/36Handling requests for interconnection or transfer for access to common bus or bus system
    • G06F13/362Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
    • G06F13/3625Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control using a time dependent access
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14Handling requests for interconnection or transfer
    • G06F13/20Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/28Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
    • G06F13/30Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal with priority control
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14Handling requests for interconnection or transfer
    • G06F13/36Handling requests for interconnection or transfer for access to common bus or bus system
    • G06F13/368Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control
    • G06F13/374Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control using a self-select method with individual priority code comparator

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Bus Control (AREA)

Abstract

내용 없음

Description

DMA 억세스 중재 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명을 이용한 컴퓨터 시스템의 블록 도표.
제2도는 제1도의 컴퓨터 시스템에서 사용된 소프트 요청 중재 장치의 논리 도표.
제3도는 제2도의 소프트 요청 중재 장치에 이용된 소프트 중재기 회로의 논리 도표.
제4도는 제3도의 회로의 작용을 설명하기 위해 사용되고, 제3도 회로내의 신호를 도시한 파형도표.
제5도는 "소프트"중재를 위한 요청을 시작하는데 있어서, CPU의 작용을 도시한 흐름도.

Claims (2)

  1. DMA 채널로 억세스하도록 중재하기 위해 제1수단을 가진 상기 주변 장치중의 하나와, 상기의 제1중재수단을 가지고 있지 않은 상기 주변 장치중의 하나인 복수의 주변 장치와, 상기 자체의 중재 수단을 가지고 있지 않은 상기 제1주변 장치 대신에 DMA 채널로 억세스하는데 있어서, 중재하기 위한 제2수단과 상기 주변 장치에 외부에서 제공되어 중재하도록 하기 위한 상기 제2수단을 포함하는 하나의 DMA 채널을 가진 컴퓨터 시스템.
  2. 제1항에 있어서, 중앙처리장치와 중재하기 위한 상기 제2수단과 상기 중앙처리장치로부터 받은 지시에 응답하여 DMA 채널에 있어서 중재하기 위한 수단을 포함하는 하나의 DMA 채널을 가진 컴퓨터 시스템.
    ※참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019880002040A 1987-03-27 1988-02-27 컴퓨터 시스템 KR950008228B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US3078887A 1987-03-27 1987-03-27
US030788 1987-03-27
US030,788 1987-03-27

Publications (2)

Publication Number Publication Date
KR880011679A true KR880011679A (ko) 1988-10-29
KR950008228B1 KR950008228B1 (ko) 1995-07-26

Family

ID=21856040

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019880002040A KR950008228B1 (ko) 1987-03-27 1988-02-27 컴퓨터 시스템

Country Status (19)

Country Link
EP (1) EP0283580B1 (ko)
JP (1) JPH0724044B2 (ko)
KR (1) KR950008228B1 (ko)
CN (1) CN1012295B (ko)
AR (1) AR244899A1 (ko)
AT (1) ATE75865T1 (ko)
BE (1) BE1001290A4 (ko)
BR (1) BR8800739A (ko)
CA (1) CA1299295C (ko)
DE (1) DE3778877D1 (ko)
ES (1) ES2032288T3 (ko)
FR (1) FR2613096A1 (ko)
GB (1) GB2202975B (ko)
GR (1) GR3004930T3 (ko)
HK (1) HK65392A (ko)
IT (1) IT1217359B (ko)
MY (1) MY103351A (ko)
NL (1) NL185312C (ko)
SG (1) SG67992G (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7089344B1 (en) * 2000-06-09 2006-08-08 Motorola, Inc. Integrated processor platform supporting wireless handheld multi-media devices
JP2010165175A (ja) * 2009-01-15 2010-07-29 Internatl Business Mach Corp <Ibm> バスの使用権を制御する装置および方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3603935A (en) * 1969-05-12 1971-09-07 Xerox Corp Memory port priority access system with inhibition of low priority lock-out
IT971304B (it) * 1972-11-29 1974-04-30 Honeywell Inf Systems Sistema di accesso a priorita variabile dinamicamente
US4281381A (en) * 1979-05-14 1981-07-28 Bell Telephone Laboratories, Incorporated Distributed first-come first-served bus allocation apparatus
US4371932A (en) * 1979-07-30 1983-02-01 International Business Machines Corp. I/O Controller for transferring data between a host processor and multiple I/O units

Also Published As

Publication number Publication date
DE3778877D1 (de) 1992-06-11
HK65392A (en) 1992-09-11
BE1001290A4 (fr) 1989-09-19
FR2613096A1 (fr) 1988-09-30
CN1012295B (zh) 1991-04-03
GB2202975B (en) 1991-09-25
GR3004930T3 (ko) 1993-04-28
NL185312B (nl) 1989-10-02
GB8728921D0 (en) 1988-01-27
NL8800737A (nl) 1988-10-17
GB2202975A (en) 1988-10-05
MY103351A (en) 1993-06-30
SG67992G (en) 1992-09-04
JPH0724044B2 (ja) 1995-03-15
JPS63244161A (ja) 1988-10-11
KR950008228B1 (ko) 1995-07-26
NL185312C (nl) 1990-03-01
EP0283580B1 (en) 1992-05-06
CA1299295C (en) 1992-04-21
ATE75865T1 (de) 1992-05-15
IT8819946A0 (it) 1988-03-25
IT1217359B (it) 1990-03-22
BR8800739A (pt) 1988-10-04
CN88100963A (zh) 1988-12-28
ES2032288T3 (es) 1993-02-01
AR244899A1 (es) 1993-11-30
EP0283580A1 (en) 1988-09-28

Similar Documents

Publication Publication Date Title
BR9402105A (pt) Sistema de processamento de informações e mecanismo de suporte de acesso direto à memória
KR910017296A (ko) 멀티-마스터 버스 파이프라이닝 실행방법 및 장치
KR910017305A (ko) 멀티프로세서시스템 및 인터럽션제어장치
KR880011675A (ko) 프로그램 가능한 dma 제어기용 컴퓨터 시스템
KR910006856A (ko) 어드레스 레지스터를 이용하여 동적으로 버스제어를 실행하는 마이크로컴퓨터
KR860006743A (ko) 데이타 처리 시스템
KR890007162A (ko) 데이타 처리장치
SE8406312L (sv) Prioritetsfordelningsanordning for datorer
KR880011679A (ko) Dma 억세스 중재 장치
KR910008592A (ko) Cpu의 버스 소유권의 해제 방지 지연 논리
KR940018763A (ko) 데이타 처리 장치에서 메모리로부터 다중 프로세서의 데이타전송 효율을 향상시키기 위한 방법 및 장치.
KR900006844A (ko) 연산제어장치의 입출력장치
KR890010724A (ko) 마이크로 프로세서간의 억세스 중재 제어 시스템
KR890003024Y1 (ko) 캐쉬 메모리 제어회로
KR890017620A (ko) 다중 버스 마이크로 컴퓨터 시스템
KR950020194A (ko) 인터트립라인의 공유장치
KR950020134A (ko) 멀티 프로세서 시스템의 캐쉬 메모리 제어장치
KR970071298A (ko) 공유메모리 접속장치 및 그 접속방법
KR930014062A (ko) Map 네트워크 접속기에서의 버스 중재 회로
KR960018929A (ko) 백플레인버스를 시분할방식으로 사용하기 위한 버스용 모듈
KR920013130A (ko) 데이타 버퍼램을 이용한 입출력 처리기
JPH0216667A (ja) プロセッサ・システム
KR910012953A (ko) 다중처리기 시스템에서의 LSM(Line Selection Matrix)
KR930004869A (ko) 인터럽트 처리방법
KR940015870A (ko) 데이타 처리장치의 인터럽트 처리 장치

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee