KR890003024Y1 - 캐쉬 메모리 제어회로 - Google Patents

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KR890003024Y1
KR890003024Y1 KR2019850015722U KR850015722U KR890003024Y1 KR 890003024 Y1 KR890003024 Y1 KR 890003024Y1 KR 2019850015722 U KR2019850015722 U KR 2019850015722U KR 850015722 U KR850015722 U KR 850015722U KR 890003024 Y1 KR890003024 Y1 KR 890003024Y1
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안승권
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주식회사 금성사
허신구
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0893—Caches characterised by their organisation or structure

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  • Engineering & Computer Science (AREA)
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  • General Physics & Mathematics (AREA)
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Abstract

내용 없음.

Description

캐쉬 메모리 제어회로
제1도는, 캐쉬 메모리를 사용하는 장치의 블럭 구성도.
제2도는, 본 고안의 상세 회로도.
* 도면의 주요부분에 대한 부호의 설명
10 : 중앙처리 장치 20 : 주 메모리
30 : 캐쉬 메모리
40 : 캐쉬메모리 제어회로 및 어드레서 비교회로
50 : 스태틱(static) 램(RAM)의 열 60 : 데이타 버퍼
70 : 비교기 OR1: 오어 게이트
A1, A2: 앤드게이트 I1, I2: 인버터
A : 데이타 버스 B : 어드레스 버스
CAE : 캐쉬 메모리의 액세스 인에이블 신호단자
: 스태틱 램의 롸이트 인에이블(Write Enable)신호단자
: 비교기의 인에이블 신호단자
: 스태틱 램의 열 신호단자
: 비교기 제어 신호 단자
본 고안은 캐쉬 메모리(CaChe Memory)를 사용하는 장치에서, 캐쉬 메로리에 필요한 주소의 존재 유, 무를 확인하여 주 메로리를 자주 액세스(access) 하지 아니함으로서 중앙처리 장치의 효율을 높이고자 할때에, 두 메모리 사이의 주소 및 데이타를 효율적으로 비교하여 어느 메모리에서 데이타 버스를 엑세스 하는가를 결정하기 위한 캐쉬 메모리 제어 회로에 관한 것이다.
종래의 장치에 있어서는, 고가인 대규모 집적회로(LSI)를 사용하는 것이어서, 제품 단가가 높아질 뿐만 아니라, 필요로 하지 않는 기능은 사용하지 못하는 문제점이 있었다.
본 고안은 이러한 점을 감안하여, 캐쉬 메모리와 주 메모리의 내용을 간단히 비교할수 있는 회로를 구성하여 중앙 처리 장치의 어드레스와 캐쉬메모리 사용시에 처리 속도를 고속화하여 소요되는 시간을 대폭 단축시킬수 있도록 안출한 것으로서, 이를 첨부한 도면에 의하여 상세히 설명하면 다음과 같다.
제1도는 캐쉬 메모리를 사용하는 장치의 블럭 구성도로서, 중앙처리장치(10)와 주메모리(20)의 사이에 데이타 버스(A)를 통하여 캐쉬 메모리(30)를 연결 구성하고, 상기 캐쉬 메모리(30)에 캐쉬 메모리 제어 회로 및 어드레스 비교 회로(40)를 연결 구성한 것이다.
상기한 캐쉬 메모리 제어 회로 및 어드레스 비교 회호(40)의 상세한 회로 구성은, 제2도에 도시한 바와 같이 스태틱 램(static RAM)의 열(50)에로의 데이타의 입/출력을 제어하기 위한 신호를 입력하는 제어신호 입력단자(S)는 앤드게이트(A1)의 일측 입력단자에 인버터(I1)를 통하여 접속함과 동시에, 오어게이트(OR1)를 통하여 스태틱 램(50)의 열의 롸이트(Write)인에이블 신호 단자()에 접속하고, 비교기(70)의 동작을 제어하기 위한 신호를 입력하는 제어 신호 입력단자()는, 오어 게이드(OR1)의 타측 입력 단자에 접속함과 동시에 앤드게이트(A1)를 통하여 비교기(70)의 인에이블단자(E)에 접속하고, 상기한 스테틱 램의열(50)에는 데이타 버스(A)를 통하여 데이타 버퍼(60)와 비교기(70)를 연결 접속하며, 상기 비교기(70)의 출력단자에 일측 입력단자가 접속된 앤드게이트(A2)의 타측 입력 단자는 인버터(I2)를 통하여, 상기 비교기(70)의 인에이블 단자()에 접속하여 구성한 것이다.
미설명 부호, CAE는 캐쉬 메모리의 액세스 인에이블 신호 단자이다.
이와같이 구성된 본 고안의 작용 효과를 설명하면 다음과 같다.
스태틱 램의 열(50)에로의 데이타의 입/출력을 제어하기 위한 신호를 입력하는 제어 신호 입력단자()에 인가되는 신호가 "로우"상태이고, 비교기(70)의 동작을 제어하기 위한 신호를 입력하는 제어 신호 입력단자()에 인가되는 신호가 "로우" 상태로 되며, 오어게이트(OR1)는 "로우"상태의 신호를 출력하여 스태틱 램의 열(50)의 롸이트 인에이블 신호단자()에 인가하게 됨에 따라, 상기 스태틱 램의 열(50)이 인에이블 되므로, 스태틱 램의 열(50)에 데이타 버스가 입력 된다("데이타 버스"는 중앙 처리 장치로부터 보면 주소들로 모인 데이타 버스이다.).
이때 입력된 데이타 버스들은 캐쉬 메모리의 어드레스 버스이므로 모든 시스템의 측면에서 보면 캐쉬 메모리에 어드레스 버스가 들어 있다는 것을 알수 있게 된다.
실제로 제1도에서 중앙처리 장치(10)가 어떠한 어드레스 버스를 액세스(access)하고자 할때에는, 스태틱 램의 열(50)을 제어하기 위한 제어 신호 입력단자()에 인가되는 신호가 "로우"이고, 비교기(70)를 제어하기 위한 제어신호 입력단자()에 인가되는 신호는 "하이" 상태가 된다.
따라서, 비교기(70)의 인에이블 단자()에는 인버터(I1) 및 앤드게이트(A1)를 통하여 "하이" 상태의 신호가 인가됨으로써, 상기 비교기(70)는 인에이블 상태가 되므로, 스태틱 램의 열(50)의 내용과 데이타 버스(A) 및 중앙처리 장치(10)로 부터의 어드레스 버스(B)를 비교하게 된다.
이때 스태틱 램의 열(50)의 내용과 데이타 버스(A) 및 어드레스 버스(B)가 일치하게 되면, 비교기(70)의 출력단자에는 "하이"상태의 신호가 출력됨에 따라 앤드게이트(A2)의 출력 단자에는 "로우" 상태의 신호가 출력되어 캐쉬 메모리의 액세스 인에이블 신호 단자(CAE)에 인가하게 된다.
따라서, 제1도에 도시한 캐쉬 메모리(30)가 인에이블 상태로 되어 구동을 하게 되므로, 중앙처리장치(10)는 상기한 캐쉬 메모리(30)로 부터의 모든 데이타를 액세스 하게 된다.
한편, 제2도에 도시한 스태틱 램의 열(50)의 내용과 중앙처리장치(10)로 부터의 어드레스 버스(B)가 일치하지 않을때에는, 시스템의 주 메모리로 부터의 데이타 버스를 액세스 하게 되는 것이다.
이상에서와 같이 동작되는 본고안은 캐쉬 메모리를 사용하는 장치에서 빈번하게 쓰이는 데이타를 캐쉬 메모리에 넣고 간단하게 캐쉬 메모리와 주 메모리의 내용을 비교할수가 있는 것이므로 시스템의 정보 처리를 고속화할수 있는 효과가 있는 것이다.

Claims (1)

  1. 중앙 처리 장치(10), 주메모리(20), 캐쉬 메모리(30)를 연결 구성한 장치에 있어서, 스태틱 램의 열(50)에로의 데이타의 입력, 출력을 제어하기 위한 신호를 입력하는 제어신호 입력단자()는 앤드게이트(A1)의 일측 입력단자에 인버터(I1)를 통하여 접속함과 동시에 오어게이트(OR1)를 통하여 스태틱 램(50)의 롸이트 에이블 신호단자()에 접속하고, 비교기(70)의 동작을 제어하기 위한 신호를 입력하는 제어 신호 입력단자()는, 오어게이트(OR1)의 타측 입력 단자에 접속함과 동시에 앤드게이트(A1)를 통하여 비교기(70)의 인에이블 단자()에 접속하고, 상기한 스테틱 램의 열(50)에는 데이타 버스(A)를 통하여 데이타 버퍼(60)와 비교기(7)를 연결 접속하며, 상기 비교기(70)의 출력단자에 일측 입력단자가 접속된 앤드게이트(A2)의 타측 입력 단자는 인버터(I2)를 통하여, 상기 비교기(70)의 인에이블 단자()에 연결 접속하여 구성된 캐쉬 메모리 제어 회로 및 어드레스 비교회로(40)를 상기 중앙처리장치(10), 주 메모리(20), 캐쉬 메모리(30)에 연결하여서 구성된 캐쉬 메모리 제어회로.
KR2019850015722U 1985-11-28 1985-11-28 캐쉬 메모리 제어회로 KR890003024Y1 (ko)

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