NL8800737A - Computersysteem met kanaalarbitrage voor directe geheugenadressering. - Google Patents

Description

Λ *

International Business Machines Corporation Armonk, New York, Verenigde Staten van Amerika.

Computersysteem met kanaalarbitrage voor directe geheugenadressering.

De uitvinding heeft betrekking op een computersysteem waarin voor de daarbij behorende randapparatuureenheden directe geheugenadressering (DGA) beschikbaar is.

Veel hedendaagse computersystemen maken gebruik van DGA-kanalen om 5 randapparatuurinrichtingen gegevens, in hoofdzaak naar en uit het hoofdgeheugen, te laten overbrengen zonder dat deze via de centrale verwer-kingseenheid (CVE) gaan. Uiteraard heeft het passeren van de CVE het voordeel van vergrote gegevensoverbrengingssnelheden en verbeterde efficiëntie van het gehele systeem, omdat de CVE gedurende de gegevensoverbrenging 10 vrij is voor de uitvoering van andere taken.

Tot dusverre was de meest gangbare praktijk het verschaffen van een fysiek DGA-kanaal voor elke randapparatuureenheid waaraan directe geheugenadressering is toegestaan. Een voorbeeld van een dergelijk computersysteem is de IBM PC.

15 Het aantal randapparatuureenheden dat een gebruiker aan zijn of haar computersysteem kan koppelen, is echter toegenomen en verwacht wordt dat dit zich zal voortzetten. Er zijn bijvoorbeeld optische schijflezers, extra communicatie-inrichtingen, harde geheugens, hulpgeheugeninrichtin-gen, etc., ter beschikking gekomen, die alle een voordelig gebruik van 20 directe geheugenadressering maken.

Anderzijds vergt de toevoeging van extra fysieke DGA-kanalen veel systeemapparatuur, met inbegrip van de geïntegreerde ketens, bordruimte en ruimte in de hoofdleiding. Er is overwogen om DGA-kanalen te delen tussen randapparatuureenheden, met de beperking van wederzijds exclusieve 25 werking. Dit gemeenschappelijk gebruik van DGA-kanalen wordt bijvoorbeeld toegepast in de systemen van de IBM XT en AT computers. Deze stelsels vereisen echter uitgebreide wijzigingen van het besturingssysteem, aangezien er extra subroutines vereist zijn om te voorkomen dat de bij elk DGA-kanaal behorende randappatuurinrichtingen gelijktijdig werken. Een 30 belangrijke werkbelasting wordt ook gevormd wanneer geheugenbesturings-inrichtingen niet voldoende "intelligent" zijn om overlappende zoekbewer- 8800737 BC9-87-001 ' ♦

A

2 kingen mogelijk te maken. Het probleem wordt in bepaalde situaties nog complexer, bijvoorbeeld wanneer een LAN (Local Area Network)-mogelijkheid en een geheugenbesturingsinrichting hetzelfde DGA-niveau delen en een routine "LAN-geheugenbediening" tussen de twee inrichtingen moet 5 bemiddelen.

Om deze problemen te overwinnen, beschrijft aanvraagsters aanvrage (IBM-dossiernr. BC9-86-010) een computersysteem dat gebruik maakt van randapparatuur waarvan elke inrichting voorzien is van een arbitrage-keten. De arbitrageketens zijn met elkaar en met een centrale arbitrage-10 keten verbonden via een arbitragehoofdleiding. Wanneer een van de randapparatuur inrichtingen toegang wenst tot een DGA-kanaal, zet deze zijn toegewezen kanaalprioriteit op de arbitragehoofdleiding. Indien zijn toegewezen kanaalprioriteit de hoogste is, wordt aan die randapparatuur-eenheid een beschikbaar DGA-kanaal toegewezen. Op deze wijze kunnen aan 15 het systeem randapparatuureenheden worden toegevoegd zonder dat extra DGA-kanalen en DGA-kanaalverzoeklijnen behoeven te worden verschaft.

Het kan echter soms wenselijk zijn om in een dergelijk computersysteem een bestaande randapparatuureenheid te gebruiken die geen arbitrageketen heeft. Een randapparatuureenheid zonder arbitrageketen kan 20 niet rechtstreeks aan dat systeem worden toegevoegd, aangezien het niet over een manier beschikt om toegang tot een DGA-kanaal te verzoeken.

Bijgevolg is het doel van de uitvinding het verschaffen van een computersysteem van het type waarin randapparatuureenheden directe toegang tot het geheugen verzoeken via het gebruik van een arbitragehoofdleiding, 25 doch dat tevens randapparatuureenheden kan opnemen welke niet hun eigen arbitrageketen hebben.

Het Amerikaanse octrooi 3.925.766 aan Bardotti c.s. beschrijft een computersysteem waarin aan randapparatuureenheden prioriteitsniveaus worden toegewezen en toegangsverzoeken om communicatie met een geheugen 30 geselecteerd worden overeenkomstig de prioriteitsniveaus. De toewijzingen van het prioriteitsniveau kunnen worden gewijzigd overeenkomstig de redenen waarom de verzoeksignalen worden opgewekt of overeenkomstig de belasting van de centrale verwerkingseenheid op een bepaald moment. Er zijn echter geen DGA-trajecten aanwezig.

,8800737 BC9-87-001 * 3

Het Amerikaanse octrooi A.400.771 aan Suzuki c.s. beschrijft een systeem met een aantal verwerkingseenheden waarin elk van het aantal verwerkingseenheden een enkel geheugen kan adresseren. Een programmeerbaar register legt de prioriteitsinformatie vast die voor elk van de verwer-5 kingseenheden het prioriteitsniveau voor de toegang tot het geheugen aangeeft. De prioriteitsinformatie kan met de hand worden gewijzigd, met behulp van een externe keten of door tenminste een van de verwerkingseenheden. Het aan Suzuki c.s. verleende octrooi maakt echter geen gebruik van directe geheugenadressering vanaf meerdere randapparatuureenheden.

10 De volgende Amerikaanse octrooien worden vermeld als algemene achtergrond met betrekking tot computersystemen welke gebruik maken van bestu-ringsinrichtingen voor directe geheugenadressering: 4.371.932 aan Dinwiddie Jr. c.s., 4.419.728 aan Larson, 4.538.224 aan Peterson, 4.556.962 aan Brewer c.s., en 4.584.703 aan Hallberg.

15 De uitvinding verschaft een computersysteem omvattende een centrale verwerkingseenheid (CVE), een besturingsinrichting voor directe geheugenadressering (DGA) en middelen om een aantal randapparatuurinrichtingen met de besturingsinrichting voor directe geheugenadressering te koppelen, gekenmerkt doordat een aantal van deze randapparatuurinrichtingen elk 20 arbitragemiddelen omvat welke gekoppeld zijn met een centrale arbitrage-besturingsketen, ten einde de toegang per bron van deze randapparatuurinrichtingen tot een enkel kanaal voor de directe geheugenadressering vast te stellen overeenkomstig gegevens van de arbitragemiddelen van de inrich-25 tingen, en doordat verdere randapparatuurinrichtingen die niet dergelijke arbitragemiddelen omvatten gekoppeld zijn met een arbitrage-eenheid voor zachte verzoeken, welke met de verdere randapparatuurinrichtingen verband houdende arbitragegegevens ontvangt van de centrale verwerkingseenheid, ten einde over de toegang per bron van deze verdere randapparatuurinrich-30 tingen tot een verder enkel kanaal voor directe geheugenadressering te beslissen.

Thans zal, bij wijze van voorbeeld, een uitvoeringsvorm van de uitvinding worden beschreven aan de hand van de volgende tekeningen.

Fig. 1 toont een blokschema van een computersysteem waarin de uitvin-35 ding wordt toegepast.

Fig. 2 is een logisch schema van een arbitrage-eenheid voor zachte .8800737 BC9-87-001 %

A

verzoeken welke in het computersysteem volgens fig. 1 wordt gebruikt.

Fig. 3 is een logisch schema van een keten van een "zachte" arbiter welke wordt gebruikt in de arbitrage-eenheid voor zachte verzoeken volgens fig. 2.

5 Fig. A is een golfvormdiagram dat enkele van de signalen in de keten volgens fig. 3 toont en wordt gebruikt ter verklaring van de werking van de keten volgens fig. 3.

Fig. 5 is een stroomdiagram dat de bewerking van de CVE toont bij het initialiseren van een verzoek voor een "zachte" arbitrage.

10 Fig. 6 is een stroomdiagram dat stappen in een diagnostische routine toont waarin de uitvinding met voordeel wordt toegepast.

Fig. 7 is een logisch schema van een arbitrage-eenheid voor "zachte" verzoeken, welke is opgebouwd overeenkomstig een andere uitvoeringsvorm van de uitvinding.

15 Fig. 1 toont een blokschema van een computersysteem waarin de uitvin ding wordt toegepast.

CVE 10 staat via systeemhoofdleiding 26 in verbinding met hoofdgeheugen 15 en, naar keuze, een nevengeschikte mathematische verwerkings-eenheid. Diverse andere eenheden kunnen met systeemhoofdleiding 26 verbon-20 den zijn, al naargelang de vereisten dit voorschrijven. Een "groeps"- hoofdleiding 27, waarmee diverse randapparatuureenheden zijn verbonden, is via een hoofdleidingsbesturingsinrichting gekoppeld met systeemhoofdleiding 26. De tot dusverre beschreven opstelling is bekend.

Met groepshoofdleiding 27 kunnen veel verschillende typen randappara-25 tuur verbonden zijn, waarbij de in fig. 1 weergegeven voorbeelden bestaan uit hulpgeheugen 17, communicatie-inrichting 18, hard geheugen 20, optische schijf 21 en twee slappe schijven 22 en 23. Groepshoofdleiding 27 leidt tevens naar DGA-besturingsinrichting 12 en centrale arbitrageketen 11. Zoals in het schema in het onderste deel van fig. 1 is weergegeven, omvat 30 de groepshoofdleiding gegevenshoofdleiding 27-1, adreshoofdleiding 27-2, besturingshoofdleiding 27-3 en arbitragehoofdleiding 27-A.

In het computersysteem zijn sommige randapparatuureenheden, in het algemeen weergegeven met DGA-volginrichting 25, voorzien van hun eigen arbitrageketen 2. Wanneer een randapparatuurinrichting met een arbitrage-35 keten 28 het gebruik van een DGA-kanaal wenst, zendt de eenheid zijn .8800737 BC9-87-001 5 toegewezen kanaalprioriteit naar arbitragehoofdleiding 27-4. Aan het eind van een bepaalde arbitrageperiode zal de waarde op de arbitragehoofdleiding worden gevormd door de hoogste toegewezen kanaalprioriteit uit de randapparatuur die tegelijkertijd om het gebruik van een DGA-kanaal 5 verzoekt. Centrale arbitragebesturingsketen 11 bericht dan de DGA-besturingsinrichting, welk DGA-kanaal moet worden toegewezen aan de winnende randapparatuureenheid.

Volgens de uitvinding kunnen echter randapparatuurinrichtingen die niet hun eigen arbitrageketen hebben en die worden voorgesteld door 10 DGA-volginrichting 24, eveneens om het gebruik van een DGA-kanaal verzoeken en dit toegewezen krijgen. De wijze waarop dit geschiedt zal nu in bijzonderheden worden uiteengezet.

Om directe toegang tot het geheugen mogelijk te maken voor randapparatuurinrichtingen die niet hun eigen arbitrageketen 28 hebben, is er 15 een arbitrage-eenheid 29 voor "zachte verzoeken" aanwezig. Het doel van deze eenheid is om op basis van instructies die van de CVE worden ontvangen te arbitreren ten behoeve van randapparatuurinrichtingen die niet hun eigen arbitrageketen 28 hebben. Op deze wijze kunnen bestaande randapparatuurinrichtingen op dezelfde hoofdleiding vermengd worden met rand-20 apparatuur die een eigen arbitrageketen 28 heeft.

Fig. 2 toont de bijzonderheden van zacht-verzoekarbitrageketen 29 en de verbindingen daarvan met DGA-besturingsinrichting 12 en centrale arbitragebesturingsketen 11.

De ingangssignalen naar zachte arbiter 31 en twee registers 32 en 33 25 worden geleverd vanaf gegevenshoofdleiding 27-1. Zachte arbiter 31 is tevens gekoppeld met arbitragehoofdleiding 27-4. Bepaalde besturings-signalen van besturingshoofdleiding 27-3 worden tevens toegevoerd aan zachte arbiter 31. De twee vergelijkingsinrichtingen 34 en 35 zijn eveneens elk met een ingangspoort gekoppeld met de arbitragehoofdleiding. De 30 tweede ingangspoort van de vergelijkingsinrichtingen 34 en 35 ontvangen de uitgangssignalen van respectievelijk de registers 32 en 33. De uitgangen van de vergelijkers zijn verbonden met de D-ingangen van respectievelijk de flipflops 38 en 39, waarvoor de ingangsklokpulsen geleverd worden door een signaal -PREËMINENTIE Z (het "-" teken geeft een laag waarheidssignaal 35 aan, d.w.z. een signaal dat in de werkzame toestand een logische "0" .8800737 BC9-87-001 6 aangeeft) vanaf zachte arbiter 31. De Q-uitgangen van de flipflops 38 en 39 zijn verbonden met de DGA-kanaalverzoekingangen DREQ1 en DREQO van een uit een geïntegreerde schakeling bestaande DGA-besturingsinrichting 50.

De flipflops 38 en 39 worden teruggesteld door respectievelijk de bevesti-5 gingssignalen -DACK1 en -DACK0. DGA-besturingsinrichting 50 wekt een signaal -TC (eindtelstand) op, dat aangeeft wanneer de laatste gegevens-overdrachtbewerking in een kanaal is voltooid. Om zachte arbiter 31 terug te stellen wanneer het gevraagde aantal gegevensoverdrachtsbewerkingen voor zijn twee kanalen is voltooid, wordt signaal -TC doorgelaten door de 10 uitgangen van de vergelijkers 34 en 35 met gebruikmaking van NOCH-poort 36 en OF-poort 37, zodat het signaal -TCC wordt geleverd. Derhalve wordt -TCC werkzaam bij aanwezigheid van een puls van -TC wanneer er een actief DGA-verzoek aanwezig is op een van de twee kanalen waarmee zachte arbiter 30 verbonden is.

15 Aangenomen wordt, dat de geïntegreerde schakeling van de DGA-besturingsinrichting wordt gevormd door een programmeerbare DGA-besturingsinrichting type 8237 van Intel Corporation. In dit geval kan de CVE bestaan uit een van de microverwerkingseenheden uit de serie iAPX 86 van Intel, zoals de 8088, 8086 of 80286. Voor de bijzonderheden van de verbin-20 dingen tussen de geïntegreerde schakeling van de DGA-besturingsinrichting en de CVE wordt verwezen naar het Intel Microsystem Components Handbook 1985, pag. 2-57 t/m 2-71.

De signalen -DACK0 en -DACK1 worden via invertors toegevoerd aan de ingangen van twee EN-poorten 42 en 43, waarvan de andere ingangssignalen 25 worden gevormd door -IOR en -IOW (invoer/uitvoer lezen en invoer/uitvoer schrijven) van DGA-besturingsinrichting 50. De uitgangen van de EN-poorten zijn verbonden met de conditioneeringangen EN van respectievelijk de registers 45 en 46. Aan de klokpulsingangen van de registers 45 en 46 wordt vanaf de CVE een KLOKPULS toegevoerd. De ingangspoorten van de 30 registers 45 en 46 zijn verbonden met gegevenshoofdleiding 27-1 en de uitgangspoorten zijn verbonden met adreshoofdleiding 27-2.

De werking van zachte arbitrage-eenheid 29 zal thans in bijzonderheden worden uiteengezet aan de hand van het stroomdiagram in fig. 5.

De CVE wacht op een van een van de randapparatuureenheden te ontvan-35 gen interruptiesignaal, dat een verzoek om het gebruik van een DGA-kanaal .8800737 BC9-87-001 7 aangeeft. Indien het verzoek afkomstig is van een van de randapparatuur-eenheden die een eigen arbitrageketen 28 hebben, worden arbitrage en verkrijging van het DGA-kanaal uitgevoerd op de wijze welke is beschreven in de hiervoor vermelde octrooiaanvrage. Indien anderzijds het verzoek 5 afkomstig is van een van de randapparatuureenheden welke geen eigen arbitrageketen 28 hebben, d.w.z. indien de randapparatuureenheid die het verzoek doet een van de eenheden met een "zacht verzoek" is, wordt er naar zachte arbiter 31 een kanaalprioriteitstoewijzing gezonden welke in functie correspondeert met de kanaalprioriteitstoewijzingen voor rand-10 apparatuur met een eigen arbitrageketen 28. Dezelfde waarde van de kanaal-prioriteitstoewijzing wordt in een van de registers 32 en 33 geschreven, waarbij degene die gekozen wordt afhankelijk is van het aan de randapparatuureenheid toe te wijzen DGA-kanaal indien deze de volgende, op toewijzing betrekking hebbende arbitrage tussen randapparatuureenheden zou 15 winnen.

In het onderhavige voorbeeld zijn er twee registers 32 en 33, twee flipflops 38 en 39, twee registers 45 en 46, etc., aanwezig om 1) tegelijkertijd arbitrage te laten plaatsvinden tussen twee verschillende randapparatuureenheden die geen arbitrageketen hebben (in welk geval de hier-20 voor genoemde stappen uiteraard zouden moeten worden herhaald voor de tweede randapparatuureenheid), en 2) ten aanzien van DGA-kanaaltoewijzing voor randapparatuureenheden met een "zacht" verzoek een keuze mogelijk te maken tussen twee verschillende DGA-kanalen, respectievelijk de kanalen 1 en 0 (de met DREQ1 en DREQO in DGA-besturingsinrichting 50 corresponderen-25 de kanalen. Uiteraard kunnen er van deze inrichtingen andere aantallen gebruikt worden, afhankelijk van het aantal randapparatuureenheden met "zachte" verzoeken welke tegelijkertijd worden ondergebracht en het aantal voor de randapparatuureenheden met "zachte" verzoeken beschikbaar te stellen DGA-kanalen.

30 Verder wordt het poortadres van de verzoekende randapparatuureenheid in een van de met het gekozen DGA-kanaal corresponderende registers 45 en 46 geschreven (respectievelijk de kanalen 1 en 0). Vervolgens wordt er aan zachte arbiter 31 op de besturingshoofdleiding een signaal +ARB/-TOEWIJZING geleverd. (Dit zal hierna in bijzonderheden worden 35 uiteengezet aan de hand van de figuren 3 en 4.) Arbitrage tussen randapparatuureenheden, zowel die met als zonder hun eigen arbitrageketens, ^ djjny>^a^s op arbitragehoofdleiding 27-4.

BC9-87-001 * * 8

Nadat er voldoende tijd verstreken is om voltooiing van het arbitrageproces mogelijk te maken, ondergaat een signaal -PREËMINENTIE Z van zachte arbiter 31 een overgang naar de 1-toestand. Indien een rand-apparatuureenheid met een zacht verzoek de arbitrage heeft gewonnen, 5 verschijnt er een 1 op de uitgang van een van de vergelijkers 34 en 35, en een 1 wordt dan met een klokpuls in een van de flipflops 38 en 39 gebracht. Dit activeert een van de naar DGA-besturingsinrichting 50 lopende DGA-kanaalverzoeklijnen DREQO of DREQ1. Het verzoek wordt door DGA-besturingsinrichting 50 bevestigd door de corresponderende bevesti-10 gingslijn -DACK0 of -DACK1 in de 0-toestand te brengen. Wanneer de signalen -IOR en -IOW 1 zijn, aangevend dat DGA-toegang voor in- en uitvoer nu is toegestaan, wordt het desbetreffende register 46 of 47 geconditioneerd om het daarin vastgelegde poortadres van de randappara-tuureenheid op adreshoofdleiding 27-2 te zetten. Er volgt dan op bekende 15 wijze een DGA-gegevensoverbrenging.

Eig. 3 is een logisch schema van zachte arbiter 31.

De kanaalprioriteitstoewijzing wordt in register 92 geschreven wanneer een logische decodeerketen 61 het desbetreffende adres detecteert. Deze werking wordt bereikt met gebruikmaking van een gewoon poortadresse-20 ringssysteem. Wanneer de CVE, als register 92 geladen is met de kanaalprioriteitstoewijzing, naar logische decodeerinrichting 61 een instructie stuurt dat er een arbitragecyclus voor een zacht verzoek moet plaatshebben, levert logische decodeerinrichting 61 een signaal INSTELLEN dat als kloksignaal dient voor flipflop 62, hetgeen tot gevolg heeft dat het 25 signaal +VERZ0EK Z in de werkzame toestand wordt gebracht (zie fig. 4). Wanneer een volgend, de arbitrageperiode markerend signaal +ARB/-TOEWIJZING wordt ontvangen, ontvangt flipflop 63 een kloksignaal, en levert deze het signaal -PREËMINENTIE Z. Tevens wordt dan de uitgang van flipflop 64 door een klokpuls hoog, waardoor het signaal APRIO werkzaam 30 wordt, hetgeen hoofdleidingsarbiter 80 de kanaalprioriteitstoewijzing op de arbitragehoofdleiding doet plaatsen.

De arbitrage voor de arbitragehoofdleiding heeft plaats wanneer +ARB/-TOEWIJZING werkzaam is. Aan het eind van de arbitrageperiode keert +ARB/-TOEWIJZING terug naar de lage toestand. Als de arbitragehoofdleiding 35 is ingenomen, wordt de uitgang van NIET EN-poort 85 in hoofdleidingsarbiter 80 laag, waarbij flipflop 63 via OF-poort 70 en EN-poort 71 wordt . 8 P Λ ' .i BC9-87-001 9 teruggesteld, waarbij derhalve -PREËMINENTIE Z naar de onwerkzame (hoge) toestand wordt teruggebracht. Deze overgang is de klokpuls voor de flipflops 38 en 39, waardoor een verzoeksignaal naar DGA-besturingsinrichting 50 wordt gezonden. Het signaal APRIO wordt hoog gehouden (om de kanaalpriori-5 teitstoewijzing op de arbitragehoofdleiding te houden), aangezien beide ingangen van EN-poort 72 hoog zijn, waardoor een hoog niveau op de ingang van flipflop 64 wordt veroorzaakt. Vervolgens wordt op de reeds beschreven wijze het adres van de randapparatuurinrichting op adreshoofdleiding 27-2 gezet. Wanneer de gegevensoverbrenging is voltooid, verschijnt -TC, 10 hetgeen de opwekking van een puls -TCC veroorzaakt. Flipflop 62 wordt dan via invertor 67, OF-poort 69 en NOCH-poort 66 teruggesteld, waarbij het signaal +VERZ0EK Z onwerkzaam wordt gemaakt.

Hoofdleidingsarbiter 80, welke de feitelijke arbitragebewerking op arbitragehoofdleiding 27-4 uitvoert, is een keten als in bijzonderheden 15 beschreven en besproken in American National Standard/IEEE Standard No. ANSI/IEEE Std 696-1983, gepubliceerd door het Institute of Electrical and Electronics Engineers, Inc., 13 juni 1983. In het algemeen is elke in het arbitragestelsel opgenomen inrichting voorzien van een dergelijke keten en de ketens zijn met elkaar verbonden via een arbitragehoofdleiding. De 20 arbitragehoofdleiding in het weergegeven voorbeeld heeft vier gegevens-lijnen TMA0-TMA3, hetgeen 16 verschillende arbitrageniveaus toelaat. Elk gewenst aantal kan echter worden gebruikt. Gedurende een aangewezen arbitrageperiode brengen alle inrichtingen die de controle over de hoofdleiding willen krijgen, hun arbitrageniveau over naar de hoofdleiding. Dit 25 gebeurt wanneer het signaal APRIO naar de 1-toestand gaat. Dit wil in het onderhavige geval zeggen, dat de dan in register 92 vastgehouden waarde (de waarde van de kanaaltoewijzingsprioriteit, welke het arbitrageniveau voor de inrichting is) via de EN-poorten 91 wordt doorgelaten naar hoofdleidingsarbiter 80 en vandaar naar de lijnen TMA0-TMA3 van de arbitrage-30 hoofdleiding. Aan het eind van de arbitrageperiode zal de waarde op de lijnen TMA0-TMA3 de waarde zijn van het arbitrageniveau van de inrichting met het hoogste niveau.

Naast het verschaffen van een computersysteem met een manier om randapparatuur te bedienen die niet een eigen arbitrageketen heeft, is de 35 uitvinding tevens zeer nuttig als een diagnostisch middel.

.8800737 BC9-87-001 4 10

Gedurende een diagnostische routine, zoals bijvoorbeeld normaal wordt uitgevoerd bij de inschakeltijd, wordt elk DGA-kanaal achtereenvolgens getest. Dit wil zeggen dat de in het voorgaande uiteengezette DGA-routine voor een zacht verzoek achtereenvolgens voor elk kanaal wordt uitgevoerd.

5 Een voorbeeld van een dergelijke diagnostische routine zal worden uiteengezet aan de hand van het stroomdiagram in fig. 6.

Om alle DGA-kanalen achtereenvolgens te testen, wordt het kanaal-nummer eerst op 0 gezet. Aangezien het kanaalnummer kleiner is dan het totale aantal in het systeem aanwezige DGA-kanalen, worden de kanaal-10 adres-, telstand-, instellings- en maskerregisters geladen. Vervolgens wordt het register voor de arbitragewaarde, nl. register 92 in fig. 3, geladen met het kanaalnummer, wordt een tijdteller ingesteld op 0, en worden er besturingssignalen gezonden naar decodeerlogica 61 van zachte arbiter 31, zodat het signaal +VERZ0EK Z naar de 1-stand gaat, waardoor 15 een arbitragecyclus voor een zacht verzoek wordt ingeschakeld. Indien de tijdteller een maximale tijd T niet heeft overschreden, wordt de geldende status uit het statusregister van de DGA-besturingsinrichting gelezen. Wanneer de arbitragecyclus is voltooid, worden de kanaaladres-, telstand-, instellings- en maskerregisters gelezen. Indien zij de juiste 20 waarden bevatten, wordt vastgesteld dat het kanaal op de juiste wijze werkt en wordt het volgende kanaal op dezelfde wijze getest. Indien dit niet het geval is, wordt er een foutbericht weergegeven. Er wordt ook een foutbericht weergegeven als de tijdteller Tmay overschrijdt voordat deze de juiste informatie uit de diverse registers kan lezen.

25 Een andere uitvoeringsvorm van de uitvinding zal worden beschreven aan de hand van fig. 7.

Verschillende randapparatuureenheden kunnen gegevens overbrengen (ontvangen en zenden) met verschillende maximale snelheden. Indien de maximale snelheid waarmee een randapparatuureenheid gegevens kan overbren-30 gen lager is dan waartoe het DGA-kanaal in staat is, zou het kunnen voorkomen dat een bij de arbitrage-eenheid voor een zacht verzoek behorende randapparatuureenheid overstroomd wordt met binnenkomende gegevens. Ten einde dit te voorkomen, wordt volgens de andere uitvoeringsvorm van de uitvinding het interval tussen toegestane arbitragecycli voor zachte 35 verzoeken zodanig geregeld, dat de randapparatuureenheid nooit met .8800737 BC9-87-001 11 gegevens wordt overstroomd.

In de in fig. 7 weergegeven uitvoeringsvorm gebeurt dit door blokkering van het signaal -PREËMINENTE Z, zodat DGA-verzoeken slechts met een bepaalde maximum snelheid kunnen worden opgewekt. Voor dit doel wordt er 5 een interruptiesignaal INT opgewekt met een interval dat correspondeert met de gewenste maximale snelheid van de DGA-verzoeken. Wanneer het signaal INT wordt ontvangen, schakelt het flipflop 51 om. Het uitgangssignaal van flipflop 51 laat via OF-poort 52 het signaal -PREËMINENTIE Z beurtelings wel en niet door. Nadat er een cyclus voor een zacht verzoek 10 is voltooid, wordt flipflop 51 teruggesteld door een van de bevestigings-signalen -DACK0 en -DACK1 via EN-poort 53. Er worden geen cycli voor een zacht verzoek toegestaan totdat het signaal INT opnieuw verschijnt.

.88007?? BC9-87-001

Claims (7)

1. Computersysteem omvattende een centrale verwerkingseenheid (CVE) (10), een besturingsinrichting voor directe geheugenadressering (DGA) (12) en middelen (27) om een aantal randapparatuurinrichtingen (17, 18, 20-25) met de besturingsinrichting voor directe geheugenadressering te koppelen, 5 gekenmerkt doordat een aantal van deze randapparatuurinrichtingen elk arbitragemiddelen omvat welke gekoppeld zijn met een centrale arbitrage-besturingsketen (11), ten einde de toegang per bron van deze randapparatuurinrichtingen tot een enkel kanaal voor de directe geheugenadressering vast te stellen overeenkomstig gegevens van de arbitragemidde-10 len van de inrichtingen, en doordat verdere randapparatuurinrichtingen die niet dergelijke arbitragemiddelen omvatten gekoppeld zijn met een arbitrage-eenheid (29) voor zachte verzoeken, welke met de verdere randapparatuurinrichtingen verband houdende arbitragegegevens ontvangt van de centrale verwerkingseenheid, ten einde over de toegang per bron van deze 15 verdere randapparatuurinrichtingen tot een verder enkel kanaal voor directe geheugenadressering te beslissen.

2. Computersysteem volgens conclusie 1, omvattende een arbitragehoofd-leiding (27-4) voor het geleiden van gegevens vanaf de arbitragemiddelen naar de centrale arbitragebesturingsketen, welke arbitrageketen voor een 20 zacht verzoek arbitragegegevens op de arbitragehoofdleiding kan zetten naar aanleiding van de van de CVE afkomstige arbitragegevens.

3. Computersysteem volgens conclusie 2, waarin de arbitrage-eenheid voor zachte verzoeken middelen omvat voor het opslaan van arbitragegegevens van de CVE en middelen voor het vergelijken van gegevens op de arbitragehoofd- 25 leiding met de opgeslagen arbitragegegevens voor het kiezen van een kanaal voor directe geheugenadressering wanneer de vergeleken gegevens gelijk zijn.

4. Computersysteem volgens conclusie 3, welk systeem een aantal van de genoemde middelen voor het opslaan omvat, en de genoemde middelen voor 30 vergelijken en kiezen.

5. Computersysteem volgens conclusie 4, waarin verschillende gebieden van de middelen voor het opslaan verschillende arbitragegegevens uit de gC^jE^>p^lapuv^)r het gelijktijdig arbitreren ten behoeve van een aantal BC9-87-001 13 randapparatuureenheden.

6. Computersysteem volgens conclusie 4 of 5, waarin verschillende exemplaren van de opslagmiddelen voor verschillende arbitrageniveaus verschillende arbitragegegevens uit de CVE opslaan voor een enkele rand- 5 apparatuurinrichting.

7. Computersysteem volgens een der voorgaande conclusies, welk systeem een gegevenshoofdleiding en een adreshoofdleiding omvat die de CVE en de randapparatuurinrichtingen onderling verbinden, waarbij de arbitrage-middelen voor zachte verzoeken een aantal registers omvatten, waarvan elk 10 register een ingangspoort heeft die gekoppeld is met de gegevenshoofdleiding en een uitgangspoort die gekoppeld is met de adreshoofdleiding ten einde adresgegevens die een aangewezen randapparatuureenheid aanduiden daarop te zetten voor de communicatie met een toegewezen kanaal voor directe geheugenadressering. .8600737 BC9-87-001