JPH03142650A - 優先使用遅延回路 - Google Patents
優先使用遅延回路Info
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- JPH03142650A JPH03142650A JP2279507A JP27950790A JPH03142650A JP H03142650 A JPH03142650 A JP H03142650A JP 2279507 A JP2279507 A JP 2279507A JP 27950790 A JP27950790 A JP 27950790A JP H03142650 A JPH03142650 A JP H03142650A
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- JP
- Japan
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- bus
- cpu
- data bus
- signal
- delay
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- 238000001514 detection method Methods 0.000 claims 1
- 239000002131 composite material Substances 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 8
- 230000006870 function Effects 0.000 description 3
- 230000009172 bursting Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 208000032368 Device malfunction Diseases 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 230000002629 repopulating effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Software Systems (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
本発明は、コンピュータ装置一般、特にメインバスの使
用時間を分配するために設定された優先順位に従って、
複数の装置によるデータ転送を管理するコンピュータ装
置に関するものである。
用時間を分配するために設定された優先順位に従って、
複数の装置によるデータ転送を管理するコンピュータ装
置に関するものである。
Ｂ、従来の技術
ＩＢＭのマイクロチャネル・アーキテクチャに従ったコ
ンピュータ装置では、装置の主データバス上をそれぞれ
のマスタがデータ転送を司ることができる複数マスタシ
ステムが知られている。こうしたマスタの利用は、入出
力（Ｉｌｏ）装置および主記憶装置間、またＩ１０装置
間でデータ転送をする際、主プロセッシングユニット（
ＣＰＵ）を詳細な関わりから解放することを可能とする
。
ンピュータ装置では、装置の主データバス上をそれぞれ
のマスタがデータ転送を司ることができる複数マスタシ
ステムが知られている。こうしたマスタの利用は、入出
力（Ｉｌｏ）装置および主記憶装置間、またＩ１０装置
間でデータ転送をする際、主プロセッシングユニット（
ＣＰＵ）を詳細な関わりから解放することを可能とする
。
こうした仕事から免れることにより、ＣＰＵはデータ処
理や他の装置が実行する転送のセットアツプに専念する
ことが許されることになる。
理や他の装置が実行する転送のセットアツプに専念する
ことが許されることになる。
こうした装置では、バス時間を割り当てるために、デー
タバス上のそれぞれの装置に対して優先順位が設定され
る。ＣＰＵはデフォルトあるいは残余優先権が割り当て
られ、バス上での主な仕事は他の装置に割り当てられる
。キューが発展すると、ＣＰＵを含む各装置は各アービ
トレーションサイクルにおいてバスの所有権を争い、も
っとも優先順位が高いものがそれを獲得する。バースト
装置が頻繁に高い優先順位を主張する場合には、“ｆａ
ｌｒｎｅｓｓ”制限がしばしば用いられ、バースト装置
に対してキューへの再入力を現存するキューが消滅する
まで待つように強制する。
タバス上のそれぞれの装置に対して優先順位が設定され
る。ＣＰＵはデフォルトあるいは残余優先権が割り当て
られ、バス上での主な仕事は他の装置に割り当てられる
。キューが発展すると、ＣＰＵを含む各装置は各アービ
トレーションサイクルにおいてバスの所有権を争い、も
っとも優先順位が高いものがそれを獲得する。バースト
装置が頻繁に高い優先順位を主張する場合には、“ｆａ
ｌｒｎｅｓｓ”制限がしばしば用いられ、バースト装置
に対してキューへの再入力を現存するキューが消滅する
まで待つように強制する。
Ｃ０発明が解決しようとする問題点
この作用はデータバスの使用率がそれほど高くない場合
には、バス時間を効率的に割り当てることが可能である
。しかし、使用率が高い場合には、ＣＰＵは優先順位設
計が許可するように、まれにしかバス使用の機会がなく
、他の装置が優先使用する場合には１バスサイクル後に
機能停止“ｂｕｍｐｅｄ ｏｆｆ”させられてしまう。
には、バス時間を効率的に割り当てることが可能である
。しかし、使用率が高い場合には、ＣＰＵは優先順位設
計が許可するように、まれにしかバス使用の機会がなく
、他の装置が優先使用する場合には１バスサイクル後に
機能停止“ｂｕｍｐｅｄ ｏｆｆ”させられてしまう。
この状態はＣＰＵをロックアウトさせてしまい、その結
果データ転送に必要なセットアツプ準備やタスクを実行
するためのメモリアクセスのような他の動作も実行でき
なくなる。このような状態に達すると、全体的な装置と
しての機能が悪化し、最悪な場合には装置故障となる。
果データ転送に必要なセットアツプ準備やタスクを実行
するためのメモリアクセスのような他の動作も実行でき
なくなる。このような状態に達すると、全体的な装置と
しての機能が悪化し、最悪な場合には装置故障となる。
従って、本発明の主たる目的は、このような装置内での
ＣＰＵに対して、たとえデータバスが高いデユーティサ
イクルでデータ転送に使用される場合でも、あらかじめ
選択された時間量をデータバス上で保証するようにする
ものである。
ＣＰＵに対して、たとえデータバスが高いデユーティサ
イクルでデータ転送に使用される場合でも、あらかじめ
選択された時間量をデータバス上で保証するようにする
ものである。
さらに本発明の目的は、装置のアービトレーシ鱈ン作用
を再構築することなく、前で述べた時間を確保すること
である。
を再構築することなく、前で述べた時間を確保すること
である。
本発明の別の目的は、Ｈ１Ｉ！の制御バスの変更無しに
、あるいは例えば拡張命令を備えよマイクロプロセッサ
のような異なったマイクロプロセッサを要求することな
く、前述の時間を確保することである。
、あるいは例えば拡張命令を備えよマイクロプロセッサ
のような異なったマイクロプロセッサを要求することな
く、前述の時間を確保することである。
００課題を解決するための手段
以上示したところの目的、また他の目的についても、Ｃ
ＰＵがデータバスの所有権を有する場合に、優先使用に
対する応答形態を変更することで達成できる。特に、こ
の変更はアービタとＣＰＵ間の信号線に論理制御遅延を
挿入することで達成できる。
ＰＵがデータバスの所有権を有する場合に、優先使用に
対する応答形態を変更することで達成できる。特に、こ
の変更はアービタとＣＰＵ間の信号線に論理制御遅延を
挿入することで達成できる。
Ｅ、実施例
本発明のために抜擢された実施例を図を参照しながら詳
述することにする。第２図は本発明を実施した装置であ
り、例えばインテル社の８０３８６マイクロプロセッサ
のようなＣＰＵ１００を有している。ＣＦ’Ｕは制御バ
ス１１０１ データバス１１５、アドレスバス１２０を
含む一連のシステム信号バスセット１０５上で他のシス
テム要素と接続されている。このバスセットには、他に
永久的に記憶されるシステム論理を内蔵する読みだし専
用メモリ（ＲＯＭ）１２５、直接アドレッシング可能な
読みだし・書き込み用主メモリ１３０１メモリコントロ
ーラ１３５が接続されている。本発明による装置では、
特に接続ポイント１４０が備えられており、例えばバス
マスタ装置のようなバスインターフェース装置が、デー
タバスをシステムハスセット１０５に接続制御する。こ
れらの接続は従来技術で公知の様に、通常カードエツジ
コネクタが装備されたスロットに回路基板を押入するこ
とにより達成される（第２図中のみエツジの印で示した
）。インターフェース装置１４５は、入出力（１，１０
）装置１５０など、様々な装置と接続される。装置１５
０としては、例えばディスクドライブやテープユニット
（図示せず）などが含まれる。こうしたバスマスタのよ
うなデータバス１１５を制御するインターフェース装置
１４５を含むシステム構成は、１８Ｍ社のマイクロチャ
ネルアーキテクチャとして１８Ｍ社のマニュアルｒ Ｐ
ｅｒｓｏｎａｌ Ｓｙｓｔｅｍ／２ ｈａｒｄｖａｒｅ
ＩｎｔｅｒｆａｃｅＴｅｃｈｎｌｃａｌ Ｒｅｆｅｒ
ｅｎｃｅ Ｂ８Ｘ２３３０Ｊ に詳細に述べられてい
る。こうしたシステムでは、中央アービトレーシ璽ン制
御装置１５５が装置間の優先順位を設定して、データバ
ス１１５の制御を司り、ＤＭＡコントローラ１６０は良
く知られているように、実際のバス上の転送を調整する
。典型的なアービトレーンーン優先順位の割当は表１に
示すようセある。
述することにする。第２図は本発明を実施した装置であ
り、例えばインテル社の８０３８６マイクロプロセッサ
のようなＣＰＵ１００を有している。ＣＦ’Ｕは制御バ
ス１１０１ データバス１１５、アドレスバス１２０を
含む一連のシステム信号バスセット１０５上で他のシス
テム要素と接続されている。このバスセットには、他に
永久的に記憶されるシステム論理を内蔵する読みだし専
用メモリ（ＲＯＭ）１２５、直接アドレッシング可能な
読みだし・書き込み用主メモリ１３０１メモリコントロ
ーラ１３５が接続されている。本発明による装置では、
特に接続ポイント１４０が備えられており、例えばバス
マスタ装置のようなバスインターフェース装置が、デー
タバスをシステムハスセット１０５に接続制御する。こ
れらの接続は従来技術で公知の様に、通常カードエツジ
コネクタが装備されたスロットに回路基板を押入するこ
とにより達成される（第２図中のみエツジの印で示した
）。インターフェース装置１４５は、入出力（１，１０
）装置１５０など、様々な装置と接続される。装置１５
０としては、例えばディスクドライブやテープユニット
（図示せず）などが含まれる。こうしたバスマスタのよ
うなデータバス１１５を制御するインターフェース装置
１４５を含むシステム構成は、１８Ｍ社のマイクロチャ
ネルアーキテクチャとして１８Ｍ社のマニュアルｒ Ｐ
ｅｒｓｏｎａｌ Ｓｙｓｔｅｍ／２ ｈａｒｄｖａｒｅ
ＩｎｔｅｒｆａｃｅＴｅｃｈｎｌｃａｌ Ｒｅｆｅｒ
ｅｎｃｅ Ｂ８Ｘ２３３０Ｊ に詳細に述べられてい
る。こうしたシステムでは、中央アービトレーシ璽ン制
御装置１５５が装置間の優先順位を設定して、データバ
ス１１５の制御を司り、ＤＭＡコントローラ１６０は良
く知られているように、実際のバス上の転送を調整する
。典型的なアービトレーンーン優先順位の割当は表１に
示すようセある。
表１
アービトレーシ式ン 基本割り当て
レベル
−２メモリ・リフレッシュ
−１エラー回復
Ｑ ＤＭＡ ポ −
ト ０１ ＤＭＡ
ポ − ト １２
ＤＭＡ ポ − ト ２３
ＤＭＡ ボ − ト ３４
ＤＭＡ ポ − ト ４
５ ＤＭＡ ポ −
ト ５ｆ３ ＤＭＡ
ポ − ト ６？
ＤＭＡ ポ − ト ７８ 予備 ９ 予備 Ａ 予備 Ｂ 予備 Ｃ予備 Ｄ 予備 Ｅ 予備 Ｆ システムボードプロセッサ（ＣＰＵ） 次に第３図を参照すると、従来技術では中央アービトレ
ーシａン制御装置１５５とＣＰＵ １００を接続し、タ
ーミネート動作信号（ＨＯＬＤ）をＣＰＵと表記された
特定のプロセッサの該信号入力ビン（図示せず）に伝達
する経路２００を用意している。更に、経路２１０はア
クルッジ信号をアービトレーシーン制御装置１５５に送
り返すためのものである。また、データバス１１５を割
り当てる役割をする制御バス１１０用のチャネル（第２
図参照）も示されている。
ト ０１ ＤＭＡ
ポ − ト １２
ＤＭＡ ポ − ト ２３
ＤＭＡ ボ − ト ３４
ＤＭＡ ポ − ト ４
５ ＤＭＡ ポ −
ト ５ｆ３ ＤＭＡ
ポ − ト ６？
ＤＭＡ ポ − ト ７８ 予備 ９ 予備 Ａ 予備 Ｂ 予備 Ｃ予備 Ｄ 予備 Ｅ 予備 Ｆ システムボードプロセッサ（ＣＰＵ） 次に第３図を参照すると、従来技術では中央アービトレ
ーシａン制御装置１５５とＣＰＵ １００を接続し、タ
ーミネート動作信号（ＨＯＬＤ）をＣＰＵと表記された
特定のプロセッサの該信号入力ビン（図示せず）に伝達
する経路２００を用意している。更に、経路２１０はア
クルッジ信号をアービトレーシーン制御装置１５５に送
り返すためのものである。また、データバス１１５を割
り当てる役割をする制御バス１１０用のチャネル（第２
図参照）も示されている。
チャネル２２０は、バス所有権を設定するアービトレー
シ曽ンが発生した期間（ＡＲＢ）、および所有権が決定
した期間（ＧＲＡＮＴ）の期間区分信号子ＡＲＢ／−Ｇ
ＲＡＮＴを伝送し、それにより種々のマスタ２３０がそ
の所有権割当に従って機能することが可能となる。チャ
ネル２４０は−ＰＲＥＥＭＰＴ信号用であり、この信号
は一つ以上のマスタ装置、例えば装置２４０あるいはＣ
ＰＵ１００がデータバス１１５をアクセスするために待
機している場合に発生する。チャネル２５０は−ＢＵＲ
８Ｔ信号用であり、これは装置２４０がバスを所有した
際、この装置が多重またはバースト転送可能かどうかを
示す信号である。
シ曽ンが発生した期間（ＡＲＢ）、および所有権が決定
した期間（ＧＲＡＮＴ）の期間区分信号子ＡＲＢ／−Ｇ
ＲＡＮＴを伝送し、それにより種々のマスタ２３０がそ
の所有権割当に従って機能することが可能となる。チャ
ネル２４０は−ＰＲＥＥＭＰＴ信号用であり、この信号
は一つ以上のマスタ装置、例えば装置２４０あるいはＣ
ＰＵ１００がデータバス１１５をアクセスするために待
機している場合に発生する。チャネル２５０は−ＢＵＲ
８Ｔ信号用であり、これは装置２４０がバスを所有した
際、この装置が多重またはバースト転送可能かどうかを
示す信号である。
また、中央アービトレーシー７制御ＨＲ１５５には、デ
ータバス１１５の所有権を得るためにアサートされる、
アービトレーシーンレベルを示す４ライン（０−３）よ
り成るアービトレーシａンバスが接続されており、チャ
ネル２２０にＧＲＡＮＴ信号が出力されている期間中、
所有者であることを示している。
ータバス１１５の所有権を得るためにアサートされる、
アービトレーシーンレベルを示す４ライン（０−３）よ
り成るアービトレーシａンバスが接続されており、チャ
ネル２２０にＧＲＡＮＴ信号が出力されている期間中、
所有者であることを示している。
第１図では信号経路２００は複合回路３０５内の論理回
路３００に接続されている。本発明では複合回路３０５
には遅延回路を押入し、またＨＯＬＤ信号より十〇ＰＵ
ＨＯＬＤ信号を生成してＣＰＵ１００のターミネート動
作入力部に供給している。インテル社の８０３８８の場
合には、ＰＧＡモジュールのＨＯＬＤピンに対応する。
路３００に接続されている。本発明では複合回路３０５
には遅延回路を押入し、またＨＯＬＤ信号より十〇ＰＵ
ＨＯＬＤ信号を生成してＣＰＵ１００のターミネート動
作入力部に供給している。インテル社の８０３８８の場
合には、ＰＧＡモジュールのＨＯＬＤピンに対応する。
デコーダ３１０はライン３２０を介して、論理回路３０
０にライト信号を供給する。これは新たな遅延期間情報
をレジスタ４００（第４図参照）に書き込むためのもの
で、レジスタの内容はバス４２０ｔ−介してタイマ４１
０に供給される。
０にライト信号を供給する。これは新たな遅延期間情報
をレジスタ４００（第４図参照）に書き込むためのもの
で、レジスタの内容はバス４２０ｔ−介してタイマ４１
０に供給される。
第４図の説明を続けると、ＡＮＤゲート４３０はライン
２００上の十ＨＯＬＤ信号の反転信号、またライン２２
０上の＋ＡＲＢ／−ＧＲＡＮＴ信号の反転信号およびＡ
ＲＢバス２６０上の所有者情報を受は取るために接続さ
れている。ＡＮＤゲート４３０の出力はライン４４０上
の＋ＣＰＵ５ＥＬ信号となり、これはバス４２０で規定
された期間に対応するタイムアウトをトリガーするため
にタイマ４１０に供給される。＋ＣＰＵ５ＥＬ信号は、
ターミネート要求がアービトレーシーン制御装置から送
られ、かつＣＰＵ１００がＤＭＡバス１１５を所有する
状況において、ライン４５０上のタイムアウト信号＋Ｄ
ＥＬＡＹをトリガーする（−ＧＲＡＮＴがアクティブ、
また表１でＣＰ Ｕ’ｔ ＨＡ 別したようにアービト
レーシ日ソレベルが１１１１すなわち１６進数でＦであ
る）。ライン２００上の十ＨＯＬＤ信号と＋ＤＥＬＡＹ
信号の反転信号はＡＮＤゲート４６０に入力され、＋Ｃ
ＰＵＨＯＬＤ信号をライン４７０上に生成する。この信
号はＣＰＵ１００に供給される（第１図参照）。ターミ
ネーシロン信号＋ＨＯＬＤに対するこのような変換効果
は、第５図に示した従来技術によるタイミング図と第６
図の本発明の実施例の場合のタイミング図を比較するこ
とで容易に理解される。図から分かるように、ＣＰＵ１
００は遅延期間が消滅するまでデータバス１１５の所有
者であり続ける。
２００上の十ＨＯＬＤ信号の反転信号、またライン２２
０上の＋ＡＲＢ／−ＧＲＡＮＴ信号の反転信号およびＡ
ＲＢバス２６０上の所有者情報を受は取るために接続さ
れている。ＡＮＤゲート４３０の出力はライン４４０上
の＋ＣＰＵ５ＥＬ信号となり、これはバス４２０で規定
された期間に対応するタイムアウトをトリガーするため
にタイマ４１０に供給される。＋ＣＰＵ５ＥＬ信号は、
ターミネート要求がアービトレーシーン制御装置から送
られ、かつＣＰＵ１００がＤＭＡバス１１５を所有する
状況において、ライン４５０上のタイムアウト信号＋Ｄ
ＥＬＡＹをトリガーする（−ＧＲＡＮＴがアクティブ、
また表１でＣＰ Ｕ’ｔ ＨＡ 別したようにアービト
レーシ日ソレベルが１１１１すなわち１６進数でＦであ
る）。ライン２００上の十ＨＯＬＤ信号と＋ＤＥＬＡＹ
信号の反転信号はＡＮＤゲート４６０に入力され、＋Ｃ
ＰＵＨＯＬＤ信号をライン４７０上に生成する。この信
号はＣＰＵ１００に供給される（第１図参照）。ターミ
ネーシロン信号＋ＨＯＬＤに対するこのような変換効果
は、第５図に示した従来技術によるタイミング図と第６
図の本発明の実施例の場合のタイミング図を比較するこ
とで容易に理解される。図から分かるように、ＣＰＵ１
００は遅延期間が消滅するまでデータバス１１５の所有
者であり続ける。
Ｆ３発明の効果
本発明によれば、簡単な論理の追加で、ＣＰＵに対しバ
ス使用を許可することができる。
ス使用を許可することができる。
第１図は本発明による実施例に従って、アービトレーシ
日ソ制御装置からＣＰＵに至る信号に対し変更を加えた
内容のブロック図である。 第２図は本発明を実施するのに適当なシステムのブロッ
ク図である。 第３図は従来技術による優先権アーピトレーシβンを有
するシステムに関する、中央アービトレーシせン制御装
置とＣＰＵ間の信号接続をブロック図化したものである
。 第４図は本発明を実施するのに適当な回路及び装置を説
明するブロック図である。 第５図は第３図に示した従来技術に基づいた制御信号を
説明したタイミング図である。 第６図は本発明に基づいた実施例による制御信号のタイ
ミング図である。
日ソ制御装置からＣＰＵに至る信号に対し変更を加えた
内容のブロック図である。 第２図は本発明を実施するのに適当なシステムのブロッ
ク図である。 第３図は従来技術による優先権アーピトレーシβンを有
するシステムに関する、中央アービトレーシせン制御装
置とＣＰＵ間の信号接続をブロック図化したものである
。 第４図は本発明を実施するのに適当な回路及び装置を説
明するブロック図である。 第５図は第３図に示した従来技術に基づいた制御信号を
説明したタイミング図である。 第６図は本発明に基づいた実施例による制御信号のタイ
ミング図である。
Claims (1)
- （１）ターミネート信号により非活動状態に制御される
主プロセッサ、およびデフォルト優先順位を割り当てら
れた前記主プロセッサを含む複数のマスタ装置からのバ
ス要求信号が到来した際、あらかじめ設定された優先順
位に従って、繰り返しバス所有者を選択するためのアー
ビトレーション論理により割り当てられる主データバス
を有するコンピュータ装置において、 前記アービトレーション論理が前記主プロセッサを選択
した際、選択信号を生成する検出論理、および、 前記アービトレーション論理装置と前記主プロセッサの
ターミネート入力につながる経路内の遅延信号に接続さ
れる遅延論理、 からなる優先使用遅延回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US42576589A | 1989-10-23 | 1989-10-23 | |
| US425765 | 1989-10-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03142650A true JPH03142650A (ja) | 1991-06-18 |
| JPH06105448B2 JPH06105448B2 (ja) | 1994-12-21 |
Family
ID=23687939
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2279507A Expired - Lifetime JPH06105448B2 (ja) | 1989-10-23 | 1990-10-19 | 優先使用遅延回路 |
Country Status (7)
| Country | Link |
|---|---|
| EP (1) | EP0425194B1 (ja) |
| JP (1) | JPH06105448B2 (ja) |
| KR (1) | KR930005726B1 (ja) |
| CN (1) | CN1024962C (ja) |
| CA (1) | CA2021826A1 (ja) |
| DE (1) | DE69024912T2 (ja) |
| TW (1) | TW369632B (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA2068010C (en) * | 1991-08-30 | 1996-10-22 | Robert Chih-Tsin Eng | Alternate master bursting data rate management techniques for use in computer systems having dual bus architecture |
| GB9418753D0 (en) * | 1994-09-16 | 1994-11-02 | Ionica L3 Limited | Process circuitry |
| CN1215636C (zh) * | 2001-12-31 | 2005-08-17 | 艾默生网络能源有限公司 | 确立多机并联系统中主机的方法 |
| JP2006039672A (ja) * | 2004-07-22 | 2006-02-09 | Olympus Corp | バス要求制御回路 |
| FR2894696A1 (fr) * | 2005-12-14 | 2007-06-15 | Thomson Licensing Sas | Procede d'acces a un bus de transmission de donnees, dispositif et systeme correspondant |
| US9064050B2 (en) * | 2010-10-20 | 2015-06-23 | Qualcomm Incorporated | Arbitrating bus transactions on a communications bus based on bus device health information and related power management |
| CN113094158B (zh) * | 2021-03-15 | 2024-07-02 | 国政通科技有限公司 | 服务的驱动调用方法、调用装置、电子设备及存储介质 |
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-
1990
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