JPH06105448B2 - 優先使用遅延回路 - Google Patents
優先使用遅延回路Info
- Publication number
- JPH06105448B2 JPH06105448B2 JP2279507A JP27950790A JPH06105448B2 JP H06105448 B2 JPH06105448 B2 JP H06105448B2 JP 2279507 A JP2279507 A JP 2279507A JP 27950790 A JP27950790 A JP 27950790A JP H06105448 B2 JPH06105448 B2 JP H06105448B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- main processor
- bus
- data bus
- terminate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Software Systems (AREA)
- Bus Control (AREA)
Description
【発明の詳細な説明】 A.産業上の利用分野 本発明は、コンピュータ装置一般、特にメインバスの使
用時間を分配するために設定された優先順位に従って、
複数の装置によるデータ転送を管理するコンピュータ装
置に関するものである。
用時間を分配するために設定された優先順位に従って、
複数の装置によるデータ転送を管理するコンピュータ装
置に関するものである。
B.従来の技術 IBMのマイクロチャネル・アーキテクチャに従ったコン
ピュータ装置では、装置の主データバス上をそれぞれの
マスタがデータ転送を司ることができる複数のマスタシ
ステムが知られている。こうしたマスタの利用は、入出
力（I/O）装置および主記憶装置間、またI/O装置間でデ
ータ転送をする際、主プロセッシングユニット（CPU）
を詳細な関わりから解放することを可能とする。こうし
た仕事から免れることにより、CPUはデータ処理や他の
装置が実行する転送のセットアップに専念することが許
されることになる。
ピュータ装置では、装置の主データバス上をそれぞれの
マスタがデータ転送を司ることができる複数のマスタシ
ステムが知られている。こうしたマスタの利用は、入出
力（I/O）装置および主記憶装置間、またI/O装置間でデ
ータ転送をする際、主プロセッシングユニット（CPU）
を詳細な関わりから解放することを可能とする。こうし
た仕事から免れることにより、CPUはデータ処理や他の
装置が実行する転送のセットアップに専念することが許
されることになる。
こうした装置では、バス時間を割り当てるために、デー
タバス上のそれぞれの装置に対して優先順位が設定され
る。CPUはデフォルトあるいは残余優先権が割り当てら
れ、バス上での主な仕事は他の装置に割り当てられる。
キューが発展すると、CPUを含む各装置は各アービトレ
ーションサイクルにおいてバスの所有権を争い、もっと
も優先順位が高いものがそれを獲得する。バースト装置
が頻繁に高い優先順位を主張する場合には、“fairnes
s"制限がしばしば用いられ、バースト装置に対してキュ
ーへの再入力を現存するキューが消滅するまで待つよう
に強制する。
タバス上のそれぞれの装置に対して優先順位が設定され
る。CPUはデフォルトあるいは残余優先権が割り当てら
れ、バス上での主な仕事は他の装置に割り当てられる。
キューが発展すると、CPUを含む各装置は各アービトレ
ーションサイクルにおいてバスの所有権を争い、もっと
も優先順位が高いものがそれを獲得する。バースト装置
が頻繁に高い優先順位を主張する場合には、“fairnes
s"制限がしばしば用いられ、バースト装置に対してキュ
ーへの再入力を現存するキューが消滅するまで待つよう
に強制する。
C.発明が解決しようとする問題点 この作用はデータバスの使用率がそれほど高くない場合
には、バス時間を効率的に割り当てることが可能であ
る。しかし、使用率が高い場合には、CPUは優先順位設
計が許可するように、まれにしかバス使用の機会がな
く、他の装置が優先使用する場合には１バスサイクル後
に機能停止“bumped off"させられてしまう。この状態
はCPUをロックアウトさせてしまい、その結果データ転
送に必要なセットアップ準備やタスクを実行するための
メモリアクセスのような他の動作も実行できなくなる。
このような状態に達すると、全体的な装置としての機能
が悪化し、最悪な場合には装置故障となる。
には、バス時間を効率的に割り当てることが可能であ
る。しかし、使用率が高い場合には、CPUは優先順位設
計が許可するように、まれにしかバス使用の機会がな
く、他の装置が優先使用する場合には１バスサイクル後
に機能停止“bumped off"させられてしまう。この状態
はCPUをロックアウトさせてしまい、その結果データ転
送に必要なセットアップ準備やタスクを実行するための
メモリアクセスのような他の動作も実行できなくなる。
このような状態に達すると、全体的な装置としての機能
が悪化し、最悪な場合には装置故障となる。
従って、本発明の主たる目的は、このような装置内での
CPUに対して、たとえデータバスが高いデューティサイ
クルでデータ転送に使用される場合でも、あらかじめ選
択された時間量をデータバス上で保証するようにするも
のである。
CPUに対して、たとえデータバスが高いデューティサイ
クルでデータ転送に使用される場合でも、あらかじめ選
択された時間量をデータバス上で保証するようにするも
のである。
さらに本発明の目的は、装置のアービトレーション作用
を再構築することなく、前で述べた時間を確保すること
である。
を再構築することなく、前で述べた時間を確保すること
である。
本発明の別の目的は、装置の制御バスの変更無しに、あ
るいは例えば拡張命令を備えたマイクロプロセッサのよ
うな異なったマイクロプロセッサを要求することなく、
前述の時間を確保することである。
るいは例えば拡張命令を備えたマイクロプロセッサのよ
うな異なったマイクロプロセッサを要求することなく、
前述の時間を確保することである。
D.課題を解決するための手段 以上示したところの目的、また他の目的についても、CP
Uがデータバスの所有権を有する場合に、優先使用に対
する応答形態を変更することで達成できる。特に、この
変更はアービタとCPU間の信号線に論理制御遅延を挿入
することで達成できる。
Uがデータバスの所有権を有する場合に、優先使用に対
する応答形態を変更することで達成できる。特に、この
変更はアービタとCPU間の信号線に論理制御遅延を挿入
することで達成できる。
E.実施例 本発明のために抜擢された実施例を図を参照しながら詳
述することにする。第２図は本発明を実施した装置であ
り、例えばインテル社の80386マイクロプロセッサのよ
うなCPU100を有している。CPUは制御バス110、データバ
ス115、アドレスバス120を含む一連のシステム信号バス
セット105上で他のシステム要素と接続されている。こ
のバスセットには、他に永久的に記憶されるシステム論
理を内蔵する読みだし専用メモリ（ROM）125、直接アド
レッシング可能な読みだし・書き込み用主メモリ130、
メモリコントローラ135が接続されている。本発明によ
る装置では、特に接続ポイント140が備えられており、
例えばバスマスタ装置のようなバスインターフェース装
置が、データバスをシステムバスセット105に接続制御
する。これらの接続は従来技術で公知の様に、通常カー
ドエッジコネクタが装備されたスロットに回路基板を挿
入することにより達成される（第２図中のみエッジの印
で示した）。インターフェース装置145は、入出力（I/
O）装置150など、様々な装置と接続される。装置150と
しては、例えばディスクドライブやテープユニット（図
示せず）などが含まれる。こうしたバスマスタのような
データバス115を制御するインターフェース装置145を含
むシステム構成は、IBM社のマイクロチャネルアーキテ
クチャとしてIBM社のマニュアル「Personal System/2 h
ardware Interface Technical Reference 68X2330」に
詳細に述べられている。こうしたシステムでは、中央ア
ービトレーション制御装置155が装置間の優先順位を設
定して、データバス115の制御を司り、DMAコントローラ
160は良く知られているように、実際のバス上の転送を
調整する。典型的なアービトレーション優先順位の割当
は表１に示すようである。
述することにする。第２図は本発明を実施した装置であ
り、例えばインテル社の80386マイクロプロセッサのよ
うなCPU100を有している。CPUは制御バス110、データバ
ス115、アドレスバス120を含む一連のシステム信号バス
セット105上で他のシステム要素と接続されている。こ
のバスセットには、他に永久的に記憶されるシステム論
理を内蔵する読みだし専用メモリ（ROM）125、直接アド
レッシング可能な読みだし・書き込み用主メモリ130、
メモリコントローラ135が接続されている。本発明によ
る装置では、特に接続ポイント140が備えられており、
例えばバスマスタ装置のようなバスインターフェース装
置が、データバスをシステムバスセット105に接続制御
する。これらの接続は従来技術で公知の様に、通常カー
ドエッジコネクタが装備されたスロットに回路基板を挿
入することにより達成される（第２図中のみエッジの印
で示した）。インターフェース装置145は、入出力（I/
O）装置150など、様々な装置と接続される。装置150と
しては、例えばディスクドライブやテープユニット（図
示せず）などが含まれる。こうしたバスマスタのような
データバス115を制御するインターフェース装置145を含
むシステム構成は、IBM社のマイクロチャネルアーキテ
クチャとしてIBM社のマニュアル「Personal System/2 h
ardware Interface Technical Reference 68X2330」に
詳細に述べられている。こうしたシステムでは、中央ア
ービトレーション制御装置155が装置間の優先順位を設
定して、データバス115の制御を司り、DMAコントローラ
160は良く知られているように、実際のバス上の転送を
調整する。典型的なアービトレーション優先順位の割当
は表１に示すようである。
次に第３図を参照すると、従来技術では中央アービトレ
ーション制御装置155とCPU100を接続し、ターミネート
動作信号（HOLD）をCPUと表記された特定のプロセッサ
の該信号入力ピン（図示せず）に伝達する経路200を用
意している。更に、経路210はアクノレッジ信号をアー
ビトレーション制御装置155に送り返すためのものであ
る。また、データバス115を割り当てる役割をする制御
バス110用のチャネル（第２図参照）も示されている。
ーション制御装置155とCPU100を接続し、ターミネート
動作信号（HOLD）をCPUと表記された特定のプロセッサ
の該信号入力ピン（図示せず）に伝達する経路200を用
意している。更に、経路210はアクノレッジ信号をアー
ビトレーション制御装置155に送り返すためのものであ
る。また、データバス115を割り当てる役割をする制御
バス110用のチャネル（第２図参照）も示されている。
チャネル220は、バス所有権を設定するアービトレーシ
ョンが発生した期間（ARB）、および所有権が決定した
期間（GRANT）の期間区分信号＋ARB/−GRANTを伝送し、
それにより種々のマスタ150がその所有権割当に従って
機能することが可能となる。チャネル240は−PREEMPT信
号用であり、この信号は一つ以上のマスタ装置、例えば
装置150あるいはCPU100がデータバス115をアクセスする
ために待機している場合に発生する。チャネル250は−B
URST信号用であり、これは装置150がバスを所有した
際、この装置が多重またはバースト転送可能かどうかを
示す信号である。
ョンが発生した期間（ARB）、および所有権が決定した
期間（GRANT）の期間区分信号＋ARB/−GRANTを伝送し、
それにより種々のマスタ150がその所有権割当に従って
機能することが可能となる。チャネル240は−PREEMPT信
号用であり、この信号は一つ以上のマスタ装置、例えば
装置150あるいはCPU100がデータバス115をアクセスする
ために待機している場合に発生する。チャネル250は−B
URST信号用であり、これは装置150がバスを所有した
際、この装置が多重またはバースト転送可能かどうかを
示す信号である。
また、中央アービトレーション制御装置155には、デー
タバス115の所有権を得るためにアサートされる、アー
ビトレーションレベルを示す４ライン（０−３）より成
るアービトレーションバスが接続されており、チャネル
220にGRANT信号が出力されている期間中、所有者である
ことを示している。
タバス115の所有権を得るためにアサートされる、アー
ビトレーションレベルを示す４ライン（０−３）より成
るアービトレーションバスが接続されており、チャネル
220にGRANT信号が出力されている期間中、所有者である
ことを示している。
第１図では信号経路200は複合回路305内の論理回路300
に接続されている。本発明では複合回路305には遅延回
路を挿入し、またHOLD信号より＋CPUHOLD信号を生成し
てCPU100のターミネート動作入力部に供給している。イ
ンテル社の80386の場合には、PGAモジュールのHOLDピン
に対応する。デコーダ310はライン320を介して、論理回
路300にライト信号を供給する。これは新たな遅延期間
情報をレジスタ400（第４図参照）に書き込むためのも
ので、レジスタの内容はバス420を介してタイマ410に供
給される。
に接続されている。本発明では複合回路305には遅延回
路を挿入し、またHOLD信号より＋CPUHOLD信号を生成し
てCPU100のターミネート動作入力部に供給している。イ
ンテル社の80386の場合には、PGAモジュールのHOLDピン
に対応する。デコーダ310はライン320を介して、論理回
路300にライト信号を供給する。これは新たな遅延期間
情報をレジスタ400（第４図参照）に書き込むためのも
ので、レジスタの内容はバス420を介してタイマ410に供
給される。
第４図の説明を続けると、ANDゲート430はライン220上
の＋HOLD信号の反転信号、またライン 220上の＋ARB−
GRANT信号の反転信号およびARBバス260上の所有者情報
を受け取るために接続されている。ANDゲート430の出力
はライン440上の＋CPUSEL信号となり、これはバス420で
規定された期間に対応するタイムアウトをトリガーする
ためにタイマ410に供給される。＋CPUSEL信号は、ター
ミネート要求がアービトレーション制御装置から送ら
れ、かつCPU100がDMAバス115を所有する状況において、
ライン450上のタイムアウト信号＋DELAYをトリガーする
（−GRANTがアクティブ、また表１でCPUを識別したよう
にアービトレーションレベルが1111すなわち16進数でＦ
である）。ライン200上の＋HOLD信号と＋DELAY信号の反
転信号はANDゲート460に入力され、＋CPUHOLD信号をラ
イン470上に生成する。この信号はCPU100に供給される
（第１図参照）。ターミネーション信号＋HOLDに対する
このような変換効果は、第５図に示した従来技術による
タイミング図と第６図の本発明の実施例の場合のタイミ
ング図を比較することで容易に理解される。図から分か
るように、CPU100は遅延期間が消滅するまでデータバス
115の所有者であり続ける。
の＋HOLD信号の反転信号、またライン 220上の＋ARB−
GRANT信号の反転信号およびARBバス260上の所有者情報
を受け取るために接続されている。ANDゲート430の出力
はライン440上の＋CPUSEL信号となり、これはバス420で
規定された期間に対応するタイムアウトをトリガーする
ためにタイマ410に供給される。＋CPUSEL信号は、ター
ミネート要求がアービトレーション制御装置から送ら
れ、かつCPU100がDMAバス115を所有する状況において、
ライン450上のタイムアウト信号＋DELAYをトリガーする
（−GRANTがアクティブ、また表１でCPUを識別したよう
にアービトレーションレベルが1111すなわち16進数でＦ
である）。ライン200上の＋HOLD信号と＋DELAY信号の反
転信号はANDゲート460に入力され、＋CPUHOLD信号をラ
イン470上に生成する。この信号はCPU100に供給される
（第１図参照）。ターミネーション信号＋HOLDに対する
このような変換効果は、第５図に示した従来技術による
タイミング図と第６図の本発明の実施例の場合のタイミ
ング図を比較することで容易に理解される。図から分か
るように、CPU100は遅延期間が消滅するまでデータバス
115の所有者であり続ける。
F.発明の効果 本発明によれば、簡単な論理の追加で、CPUに対しバス
使用を許可することができる。
使用を許可することができる。
第１図は本発明による実施例に従って、アービトレーシ
ョン制御装置からCPUに至る信号に対し変更を加えた内
容のブロック図である。 第２図は本発明を実施するのに適当なシステムのブロッ
ク図である。 第３図は従来技術による優先権アービトレーションを有
するシステムに関する、中央アービトレーション制御装
置とCPU間の信号接続をブロック図化したものである。 第４図は本発明を実施するのに適当な回路及び装置を説
明するブロック図である。 第５図は第３図に示した従来技術に基づいた制御信号を
説明したタイミング図である。 第６図は本発明に基づいた実施例による制御信号のタイ
ミング図である。
ョン制御装置からCPUに至る信号に対し変更を加えた内
容のブロック図である。 第２図は本発明を実施するのに適当なシステムのブロッ
ク図である。 第３図は従来技術による優先権アービトレーションを有
するシステムに関する、中央アービトレーション制御装
置とCPU間の信号接続をブロック図化したものである。 第４図は本発明を実施するのに適当な回路及び装置を説
明するブロック図である。 第５図は第３図に示した従来技術に基づいた制御信号を
説明したタイミング図である。 第６図は本発明に基づいた実施例による制御信号のタイ
ミング図である。
Claims (2)
- 【請求項１】コンピュータ・システムであって、 （ａ）ターミネート入力端子（200）で受へ取るターミ
ネート信号に応答して非活動状態に遷移するメイン・プ
ロセッサ（100）と、 （ｂ）データ・バス（115）のアクセスを制御する信号
に接続され、マスタ装置（150）からのデータ・バス要
求信号に応答して、各マスタ装置（150）に割り当てら
れた所定の優先順位に従って装置選択信号を用いて、複
数のマスタ装置の１つに前記データ・バス（115）のア
クセスを割り当てるアービトレーション制御装置（15
5）と、 （ｃ）バス要求信号遅延回路（300）を含み、前記バス
要求信号遅延回路（300）は、 （ｉ）前記アービトレーション制御装置（155）からの
前記装置選択信号に応答して、前記データ・バス（11
5）を前記メイン・プロセッサ（100）に割り当てること
を決定した場合に、メイン・プロセッサ選択信号を生成
する検出回路（430）と、 （ii）前記アービトレーション制御装置（155）と前記
ターミネート入力端子（200）の間に接続され前記メイ
ン・プロセッサ選択信号に応答して、前記ターミネート
信号を遅延させることによって、前記メイン・プロセッ
サが前記主データ・バス（115）に接続している最低時
間を確保する信号遅延回路（410、460）を有し、 前記メイン・プロセッサ（100）は、最低の優先順位を
割り当てられ、それ以上の優先順位を受け取った前記ア
ービトレーション制御装置（155）からの前記ターミネ
ート入力端子（200）への前記ターミネート信号によっ
て前記データ・バス（115）から切り離される、 ことを特徴とするコンピュータ・システム。 - 【請求項２】前記信号遅延回路が、 （い）前記メイン・プロセッサ選択信号を受け取ってか
ら所定の遅延時間の遅延信号を生成するためのタイマ
（410）と、 （ろ）前記遅延信号を受け取り、前記遅延時間の間前記
ターミネート入力端子（200）への前記ターミネート信
号を禁止する論理回路（460）と、 を有する請求項１に記載のコンピュータ・システム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US42576589A | 1989-10-23 | 1989-10-23 | |
| US425765 | 1989-10-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03142650A JPH03142650A (ja) | 1991-06-18 |
| JPH06105448B2 true JPH06105448B2 (ja) | 1994-12-21 |
Family
ID=23687939
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2279507A Expired - Lifetime JPH06105448B2 (ja) | 1989-10-23 | 1990-10-19 | 優先使用遅延回路 |
Country Status (7)
| Country | Link |
|---|---|
| EP (1) | EP0425194B1 (ja) |
| JP (1) | JPH06105448B2 (ja) |
| KR (1) | KR930005726B1 (ja) |
| CN (1) | CN1024962C (ja) |
| CA (1) | CA2021826A1 (ja) |
| DE (1) | DE69024912T2 (ja) |
| TW (1) | TW369632B (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA2068010C (en) * | 1991-08-30 | 1996-10-22 | Robert Chih-Tsin Eng | Alternate master bursting data rate management techniques for use in computer systems having dual bus architecture |
| GB9418753D0 (en) * | 1994-09-16 | 1994-11-02 | Ionica L3 Limited | Process circuitry |
| CN1215636C (zh) * | 2001-12-31 | 2005-08-17 | 艾默生网络能源有限公司 | 确立多机并联系统中主机的方法 |
| JP2006039672A (ja) * | 2004-07-22 | 2006-02-09 | Olympus Corp | バス要求制御回路 |
| FR2894696A1 (fr) * | 2005-12-14 | 2007-06-15 | Thomson Licensing Sas | Procede d'acces a un bus de transmission de donnees, dispositif et systeme correspondant |
| US9064050B2 (en) | 2010-10-20 | 2015-06-23 | Qualcomm Incorporated | Arbitrating bus transactions on a communications bus based on bus device health information and related power management |
| CN113094158A (zh) * | 2021-03-15 | 2021-07-09 | 国政通科技有限公司 | 服务的驱动调用方法、调用装置、电子设备及存储介质 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4593350A (en) * | 1983-05-25 | 1986-06-03 | Rca Corporation | Distributed processor with periodic data transfer from each memory to like addresses of all other memories |
| JPS60238962A (ja) * | 1984-05-11 | 1985-11-27 | Nec Corp | バス制御装置 |
| AU4907285A (en) * | 1984-11-09 | 1986-05-15 | Spacelabs, Inc. | Communications bus broadcasting |
| JPS623364A (ja) * | 1985-06-28 | 1987-01-09 | Fujitsu Ltd | バス占有制御方式 |
| US4980854A (en) * | 1987-05-01 | 1990-12-25 | Digital Equipment Corporation | Lookahead bus arbitration system with override of conditional access grants by bus cycle extensions for multicycle data transfers |
-
1990
- 1990-07-24 CA CA002021826A patent/CA2021826A1/en not_active Abandoned
- 1990-10-15 KR KR1019900016327A patent/KR930005726B1/ko not_active IP Right Cessation
- 1990-10-17 EP EP90311409A patent/EP0425194B1/en not_active Expired - Lifetime
- 1990-10-17 DE DE69024912T patent/DE69024912T2/de not_active Expired - Fee Related
- 1990-10-19 JP JP2279507A patent/JPH06105448B2/ja not_active Expired - Lifetime
- 1990-10-23 CN CN90109372A patent/CN1024962C/zh not_active Expired - Fee Related
- 1990-10-29 TW TW079109116A patent/TW369632B/zh active
Also Published As
| Publication number | Publication date |
|---|---|
| KR930005726B1 (ko) | 1993-06-24 |
| DE69024912T2 (de) | 1996-08-08 |
| EP0425194B1 (en) | 1996-01-17 |
| EP0425194A2 (en) | 1991-05-02 |
| JPH03142650A (ja) | 1991-06-18 |
| CN1024962C (zh) | 1994-06-08 |
| CA2021826A1 (en) | 1991-04-24 |
| CN1051802A (zh) | 1991-05-29 |
| KR910008592A (ko) | 1991-05-31 |
| EP0425194A3 (en) | 1991-10-23 |
| DE69024912D1 (de) | 1996-02-29 |
| TW369632B (en) | 1999-09-11 |
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