JP2559906B2

JP2559906B2 - アービトレーション・システム及び方法

Info

Publication number: JP2559906B2
Application number: JP2408611A
Authority: JP
Inventors: ジェラルド・ドナルド・ボルド; スティーブン・デイル・ハンナ
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1990-01-30
Filing date: 1990-12-28
Publication date: 1996-12-04
Anticipated expiration: 2011-12-04
Also published as: US5506989A; DE69028017T2; EP0439987A2; JPH04260954A; EP0439987B1; DE69028017D1; EP0439987A3

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、システム資源へのアク
セスを要求する複数の優先権要求の間のアービトレーシ
ョン（仲裁）に関し、より詳しくは、バス・アービトレ
ーション、特にスター・バス・アービトレーションに関
するものであり、このアービトレーションとは、システ
ム資源（通常はシステム・バスである）へのアクセス要
求を互いに同時に送出した複数の要求送出元のうちの１
つへの、権利付与を決定するためのプロセスである。あ
る要求送出元（要求送出元はデバイスやプロセッサ等で
ある）へ資源の制御権が授与されたならば、その要求送
出元はタスクが完了するまで、あるいは予め定められて
いる時間の間だけ、その資源を占有することができる。

【０００２】

【従来の技術及び発明が解決しようとする課題】電子計
算機（コンピュータ）システムを有効に機能させるため
には、通常、その処理装置に、入力デバイス並びに出力
デバイスへのアクセス機能を持たせておく必要がある。
また、動作効率を高めるためには、それら入出力デバイ
スが中央処理装置からは独立して動作するようにしてお
く必要もある。初期のコンピュータ・システムでは、そ
れら入出力デバイスは中央処理装置によって制御されて
いたが、現代の設計はそのような初期のコンピュータ・
システムとは異なり、処理機能をそれらデバイスの中へ
移管しており、それによって、中央処理装置とそれらデ
バイスとが、同時にしかも独立して機能することができ
るようにしている。しかしながら、時にそれらのデバイ
スは、他のデバイスや中央処理装置との間で共用してい
る資源にアクセスしなければならないことがある。例え
ば、主メモリはしばしば、システム・バスを介してアク
セスされる共用資源とされている。この場合、中央処理
装置は、この主メモリに記憶されているデータに対して
演算を行ない、また、幾つかのデバイスが、システムの
外部からこの主メモリの中へ、処理のためのデータを記
憶させるために用いられ、一方、更に別のデバイスが、
データをシステムの外部で利用するために（例えば計算
結果や処理結果をプリントするため等に）この主メモリ
からデータを読み出すために用いられる。

【０００３】中央処理装置の仕事をなるべく妨げないよ
うにするために、ダイレクト・メモリ・アクセス（ＤＭ
Ａ）という名称で知られている技法が用いられており、
それによれば、中央処理装置が介在する必要なく、デバ
イスがメモリからの読み出しやメモリへの書き込みを行
なうことができる。この技法は、メモリ内のデータ記憶
位置のアドレスを、デバイスの中に（あるいは、デバイ
スがそれを介して動作するところのチャネルの中に）記
憶させておき、そのアドレスを利用して、中央処理装置
や他のデバイスがメモリへのアクセスを禁止されている
１回ないし複数回のサイクルの中で、そのメモリをアド
レスするというものである。このＤＭＡプロセスは、い
わゆる割込プロシージャとして行なわれるものであり、
その理由は、このプロセスは、メモリへのアクセスを必
ずしも定期的、周期的に必要とするものではなく、むし
ろ、非同期的に中央システムに割り込むものだからであ
る。この種のプロセスはまた、サイクル・スチーリング
（cycle stealing）とも呼ばれている。

【０００４】中央処理装置をも含めたあらゆる種類のデ
バイスは、互いに同時にメモリ・バスにアクセスするこ
とはできず、その理由は、もし互いに同時にアクセスし
たならば、個々の信号の識別ができないからである。従
って、複数の資源要求が送出されたならばそれらの要求
に対して、全てのデバイスの夫々の必要条件が満足され
る方法で、アービトレーションが行なわれるようにする
必要がある。即ち、デバイスのうちには、他のデバイス
より高速のデータ速度で動作するものがある。例えば、
ディスク記憶装置は、紙テープ装置よりも高速でデータ
の読み書きを行なうことができる。従って、高速のデバ
イスは、低速のデバイスよりも、より高速で、より頻繁
に、メモリへアクセスする必要がある。それゆえ、複数
のデバイスの間における、アクセスの優先順位を設定し
ておく必要がある。

【０００５】１つのシステムの中の個々のデバイスへの
優先順位の割当は、単に動作速度だけを考慮して行なわ
れるのではない。次のような事態を防止することも必要
である。即ち、１個ないし数個の、優先順位がより高位
にあるデバイスによるアクセスが混み合うことによっ
て、優先順位がより低位にあるデバイスがはじき出され
てしまい、しかもその程度が、それら低優先順位のデバ
イスが充分なシステム資源へのアクセスが得られないた
めに適切な動作ができなかったり、あるいは、しばしば
充分なアクセスが得られないためにデータが失われてし
まうという結果になったりする程になるのを、防止する
必要がある。

【０００６】固定した優先順位規定をハードウェアに実
装して利用するという方法は、中央処理装置の動作を妨
げることなく、高速でアービトレーションを行なえると
いう利点を持つ。一方、中央処理装置によって制御され
る可変の優先順位規定を利用するという方法は、より柔
軟性に富んだ方法ではあるが、速度が低下し、また、中
央処理装置の介在を必要とする。

【０００７】優先権の割当が固定してしまわないように
するための方法が幾つか開発されており、それらの方法
の中には、複数のデバイスの間で優先権を回り持ちさせ
るという方法や、シリアル・プロシージャまたはポーリ
ング・プロシージャを採用した方法、それにその他の複
雑な方法などもある。

【０００８】米国特許第４２２９７９１号には、複数個
の互いに独立したアービトレーション回路を用いて、コ
モン・バスへのアクセスを制御するという方法が開示さ
れている。それらアービトレーション回路の各々には、
予め優先順位が割当てられているが、ただし、各アービ
トレーション回路は、他のユニットの動作に影響を及ぼ
すことなく、システムへ加え、またはシステムから抜き
取り、或いはディスエーブルすることができるものとさ
れている。

【０００９】米国特許第４２５７０９５号には、システ
ム・バスの制御権を握っている優先順位がより高位にあ
るデバイスがアイドル状態にある間に、或いはそのデバ
イスがシステム・バス以外のバスにアクセスしている間
に、優先順位がより低位にあるデバイスがシステムにア
クセスし得るようにするアービトレーション回路を備え
た、共用システム・バスが開示されている。

【００１０】米国特許第４４９９５３８号には、複数の
アクセス要求の間の並行的且つ非同期的なアービトレー
ションであって、固定優先順位方式とすることもでき、
周期的順次優先方式とすることもでき、また、それらの
折衷方式とすることもできるアービトレーションが開示
されている。

【００１１】米国特許第４７１６５２３号には、データ
転送をＤＭＡモードと割込駆動式モードとのいずれのモ
ードにもすることのできる、プログラム選択式としたデ
ータ転送モードが開示されている。ＤＭＡ要求とキャラ
クタ割込要求との間でアービトレーションが行なわれ、
それによって、制御権がＤＭＡコントローラか、または
キャラクタ割込コントローラかの、いずれかに渡される
ようにしている。

【００１２】米国特許第４４１８９７４号には、割当て
るべき複数の優先順位値を所定の複数の記憶位置に記憶
しておくようにした優先権システムであって、それら記
憶位置を周期的にアドレスして、それら割当てるべき優
先順位値と共に記憶されている情報に基づいて優先権を
授与するというアドレス方式を備えた、優先権システム
が開示されている。

【００１３】本発明は、ソフトウェアのみで構成された
システムの欠点と、ハードウェアのみで構成されたシス
テムの欠点とのいずれをも、それら両種のシステムの利
点を組み合わせることによって、除去したものである。
本発明は更に、高優先順位の要求送出元に対して授与さ
れるアクセス権の連続授与回数を制限することによっ
て、低速の、低優先順位の要求送出元が締め出されたま
まになってしまうという問題を解決するものである。

【００１４】本発明は、複数の要求送出元に対して同一
の優先順位の割当てを行なえ、また、衝突を解消するこ
とができ、更には、要求送出元の連続したアクセスの回
数に限界を与えることができ、しかもこれら全てを１回
の要求／授与サイクルの間に行なうことのできる能力を
有するものである。

【００１５】

【課題を解決するための手段】本発明によれば、システ
ムが、アクセス優先順位を割当てると共に、それに対応
させた譲歩値を設定する。複数のアクセス要求を受け取
ったときには、それら複数の要求の間のアービトレーシ
ョンを、割当てられている優先順位と、譲歩値と、受け
取ったアクセス要求とに応じて行なう。ある高優先順位
のアクセス要求に対してアクセス権を授与したならば、
それに続く、譲歩値によって設定された回数の連続する
アクセス権授与が行なわれている間、その要求送出元か
らの要求をオフ状態に保持する。２回以上の連続した要
求／授与サイクルに亙って行なわれるアクセスが必要と
された場合には、必要なだけの長さに亙って、優先順位
に基づいたアクセスが継続されるようにすることもでき
る。

【００１６】

【実施例】以下に示す定義は、好適実施例の説明をより
明瞭に且つ簡明にするために提示するものである。

【００１７】バス・マスタとは、それが関係している少
なくとも１つのバスにアクセスしてそのバスを制御する
能力を備えた回路であって、しかも、システムの処理装
置が介在しなくとも、バスにアクセスして、例えばシス
テム・メモリと入出力デバイスとの間のデータ交換のた
めのダイレクト・メモリ転送（ＤＭＡ）等の、適切な動
作を行なうことのできる回路のことである。

【００１８】スター・アービトレーションとは、複数の
アクセス要求を並列的に受け取り、そして、互いに並列
な幾つかの要求のうちの１つにアクセス権を授与する、
優先権要求システムであって、そのアクセス権の授与
は、最高優先順位の要求送出元に対して授与するように
したものもあり、或いは、その他の何らかの規定に従っ
て決定した要求送出元に対して授与するようにしたもの
もある。

【００１９】以下に説明するスター・アービトレーショ
ン・システムは、４個のバス・マスタを備えたシステム
である。それらのバス・マスタは、バスの制御権を獲得
するために互いに競争するものであり、競争に参加する
バス・マスタの組み合わせには、あらゆる組み合わせが
あり得る。バス・マスタの個数をこのように４個に限っ
たのは、システムの説明を理解し易くするためである
が、ただしこのシステムは、任意の個数のバス・マスタ
を含むように拡張することのできるものである。以下の
説明で使用する記号による表記法は、４個以上の要求送
出元を含むように拡張したシステムについても明瞭に理
解できるようにし、そして説明自体も理解し易くする表
記法としてある。更に、以下に説明するものはバスのア
クセスのためのシステムであるが、ただしそれは、広く
一般的にシステム資源へのアクセスを要求する複数の要
求送出元を有する、その他のシステムにも応用可能なも
のである。

【００２０】本発明にかかるスター・アービトレーショ
ン・システムは、それが接続された処理装置が設定する
ことのできる、複数のプログラム可能な変数（variable
s）を有するものである。それらプログラム可能な特徴
（features）には、バス・マスタの各々に割当てるため
の優先順位割当値や、バス・ロック機能を制御する、バ
ス・マスタの各々に対応させる譲歩値が含まれる。この
システムは、２個以上のバス・マスタに対して同一の優
先順位を割当てていることに起因する衝突を解消するこ
とも、可能なものである。

【００２１】譲歩値は、優先順位がより高位にあるバス
・マスタが、バスへのアクセスを要求している他のバス
・マスタに譲らねばならない要求／授与サイクルの回数
を定めた値である。

【００２２】以下の説明においては、バス・マスタの個
数は４個に限定されている。また、それらの各々をＡ、
Ｂ、Ｃ、Ｄの記号で表わすと共に、それらを総括的にＸ
で表わしている。それらバス・マスタの各々は、個別の
要求ラインＲＥＱＸと、個別の授与ラインＧＮＴＸとを
備えている。それらバス・マスタの各々には優先順位値
ＰＸ(1、0) が割当てられており、この優先順位値は２ビ
ットの２進数である。

【００２３】１０進数の「０」に相当する「００」とい
う値で最高の優先順位を表わすようにしており、また、
１０進数の「３」に相当する「１１」という値が、最低
の優先順位を表わす値としてある。バス・マスタに割当
てるこれら優先順位値は、互いに同一の値がないように
する必要はない。即ち、異なったバス・マスタに対して
同一の優先順位値を割当てても良い。

【００２４】更に、バス・マスタの各々には、譲歩値
（降格値）ＢＸ(1、0) を割当ててあり、ここでは説明を
分かり易くするために、この値も２ビットの２進数値と
してある。あるバス・マスタに割当てた譲歩値は、その
他のバス・マスタからの要求が係属中である場合に限っ
て当該バス・マスタがその他のバス・マスタに譲らねば
ならない要求／授与サイクルの回数を定めたものであ
る。

【００２５】それら優先順位値並びに譲歩値は、処理装
置バスを介して制御処理装置から供給される。２相クロ
ックを用いてタイミングを取るようにしており、また、
マルチ・レベルのロジック・ネットワークを用いること
により、要求に応えて授与した優先権が１回の要求／授
与サイクルの中だけで完結するように、このシステムは
構成されている。

【００２６】優先順位値ＰＸと譲歩値ＢＸとは、２ビッ
トの値であるとして説明しているが、これらの値は任意
の個数のビットへと拡張することができる。優先権要求
に応えてＸに優先権が授与されたならば、信号ＧＰＸが
セット状態にされ、そしてこの信号ＧＰＸは、譲歩値Ｂ
Ｘ(1、0) によって示されている回数の要求／授与サイク
ルの間、そのままセット状態に保持される。信号ＧＰＸ
がセット状態とされると、それによって、当該信号に対
応したバス・マスタＸの優先順位値が順位１つ分降格
（即ち譲歩ダウン）されたのと（例えばレベル０からレ
ベル１へ降格されたのと）同じ効果が得られる。別のバ
ス・マスタがバスの制御権を獲得したならば、この譲歩
値は毎回の要求／授与サイクルごとにデクリメントされ
てついには「０」になり、それによって、この譲歩値が
割当てられているバス・マスタは再びバスの制御権を獲
得できるようになり、また、そのときには、アクセスを
要求している他のバス・マスタも同一の優先順位にまで
降格されている。換言すれば、この譲歩値は、個々のバ
ス・マスタが行なう連続したアクセスの間に、そのバス
・マスタ以外のバス・マスタがバスの制御権を獲得する
ことができる、要求／授与サイクルの回数を定めたもの
である。このＢＸの値は、 1) 新たに別のバス・マスタがバスの制御権を獲得した
ときには、デクリメントされ、 2) いずれのバス・マスタもバスの制御権を要求しなか
ったときには、「０」に設定され、そして、 3) このＢＸの値が割当てられているバス・マスタがバ
スの制御権を獲得したときには、このＢＸの初期値に設
定される。

【００２７】２個のバス・マスタに対して同一の優先順
位が割当てられており、そのために衝突が発生したとき
には、優先権はアルファベット順に従って授与される。
即ち、ＡはＢに優先し、ＢはＣに優先し、以下同様であ
る。このような決定がなされるようにするためには、夫
々の要求ラインを本ロジックに接続する際の接続位置を
適当に定めるようにすれば良い。

【００２８】２種類のプログラム可能な動作モードが用
意されている。その１つはノンオーバラップ・モード
（ＡＣＭＯＤＥ＝１のとき）であり、これは、処理装置
がバスをより頻繁にアクセスすることができるモードで
ある。もう１つはオーバラップ・モード（ＡＣＭＯＤＥ
＝０のとき）であり、これは、連続して到来する優先権
要求をより効率的に処理することのできるモードであ
る。モードの設定は、処理装置によるメモリへのアクセ
スが多数回行なわれることになると予想されるか、或い
は、多数の優先権要求が送出されることになるか、に応
じて行なうようにすれば良く、後者のようになるのは、
例えば、ページ・バッファのように大量のデータのロー
ドが行なわれる場合等である。

【００２９】以下の説明において、「＆」は論理積演算
（ＡＮＤ）を表わし、「ｖ」は論理和演算（ＯＲ）を表
わし、「＠」は排他的論理和演算（Ｅｘｃｌｕｓｉｖｅ
−ＯＲ）を表わし、また、「’」は論理否定演算（ＮＯ
Ｔ）を表わす。

【００３０】本好適実施例においては、文字「Ｘ」によ
って複数の変数識別子Ａ、Ｂ、Ｃ、及びＤを表わすよう
にしている。例えばＲＥＱＸは、４つの信号、ＲＥＱ
Ａ、ＲＥＱＢ、ＲＥＱＣ、及びＲＥＱＤを表わしてい
る。これによって、完全に一般化された、任意の個数の
変数識別子を包含する表記法を使用することが可能とな
っている。例えば、要求優先順位を８段階とする必要が
ある実施例であれば、ＲＥＱＸによって、ＲＥＱＡから
ＲＥＱＨまでを表わすことができる。優先順位値と譲歩
値とについても、２ビット以上（２進数）のビット数を
採用することができる。ここで用いる表記法は更に、本
発明をより容易に理解し得るようにもするものである。

【００３１】２つのタイム・パルスＴ１とＴ２とが交互
に発生されるようにしてあり、これらのパルスによっ
て、タイミングを取るための２相クロックを構成してい
る。

【００３２】図１は、アービトレーション・ネットワー
クのロジック図を示すものである。バス・ラッチ１０１
は複数のフリップフロップから構成されており、ＳＴＡ
ＲＴ信号（開始信号）を、ＡＮＤゲート１０３を介して
タイム・パルスＴ１によってゲーティングして得られる
出力信号に応答して、処理装置のバスから供給されてい
るビットがこのバス・ラッチ１０１に記憶されるように
しており、この記憶動作によってプロセスが開始され
る。ＡＮＤゲート１０３から出力されるその出力信号
は、更に、制御ロジックによって、ＲＳＴ信号としても
利用される。

【００３３】ここに説明する実施例では、８個のビット
（１個のバス・マスタにつき２ビットづつ）によって複
数の譲歩値を形成するようにしており、それらの譲歩値
はマルチプレクサ１０５を介してゲーティングされ、８
ビットのレジスタ１０９へ入力される。更に詳しく説明
すると、レジスタ１０１に記憶されたビットは、そこか
らマルチプレクサ１０５を介して、タイム・パルスＴ２
によってゲーティングされて、このレジスタ１０９へ入
力される。またこれと同時に、複数の優先順位割当値を
表わす８個のビットが、ゲーティングされてレジスタ１
１１へ入力される。タイム・パルスＴ１の発生時に、レ
ジスタ１０９の内容はゲーティングされてレジスタ１１
９へ入力され、また、レジスタ１１１の内容はゲーティ
ングされてレジスタ１１５へ入力される。

【００３４】更にそれと同じＴ１のタイム・パルスによ
って、４ビットのレジスタ１１７の中へ、活性状態にあ
る優先権要求信号、ＲＥＱＡ、ＲＥＱＢ、ＲＥＱＣ、ま
たはＲＥＱＤが記憶される。これらの信号は総括的にＲ
ＥＱＸで表わしてある。またこれらの信号の論理和（Ｏ
Ｒ）を取ることによって信号ＶＲＥＱＸが発生され、こ
の信号ＶＲＥＱＸは、制御ロジックによって使用される
信号である。

【００３５】タイム・パルスＴ１の発生時刻とそれに続
くタイム・パルスＴ２の発生時刻との間に、レジスタ１
１５、レジスタ１１７、及びレジスタ１１９からの信号
は、４つのレベルから成る組合せロジックを通過する。
この組合せロジックの第４レベル１２７からは、タイミ
ング信号ＰＧＮＴによってゲーティングされて、新たな
優先権授与信号が送出される。組合せロジックの第４レ
ベルから出力されるこの出力信号は、タイム・パルスＴ
２によってゲーティングされて、フリップフロップ１３
１、１３３、１３５、及び１３７へ入力される。

【００３６】組合せロジックの第１レベル１２１は、譲
歩値のビットＢＸ(1、0) とＲＥＱＸ信号のビットとを結
合し、それによってＸＲＥＱで表わされる４つの出力信
号を発生するものである。即ち、 XREQ = REQX & (GPX & LR)' であり、 ( 1) ここで、GPX = BX1 v BX0、且つ、 ( 2) LR = v(REQX & GPX') である。 ( 3) GPXはBXのビットが（00)であるとき0である。その他の
値のBXについてGPXは1である。

【００３７】論理式の左辺が「Ｘ」を含んでいる場合に
は、その論理式の右辺を成している部分の評価をするに
際して、そのＸに論理変数識別子Ａ、Ｂ、Ｃ、及びＤを
次々と代入しつつ、その評価を４回繰り返して実行する
ことを表わしている。

【００３８】例えば、式(1)は４つの論理信号が発生さ
れることを表わしており、それら４つの信号はＡＲＥ
Ｑ、ＢＲＥＱ、ＣＲＥＱ、及びＤＲＥＱである。これら
信号成分の各々は、同一の変数識別子を式(1)の右辺に
代入することによって導出される。例えば、 AREQ = REQA & (GPA & LR)'、 BREQ = REQB & (GPB & LR)'、以下同様である。

【００３９】ＬＲを得るための式(3)は、その左辺には
「Ｘ」という変数識別子は含まれていないが、その右辺
の部分に「Ｘ」が使われている。この式(3)に用いられ
ている表記法は、Ｘの値であるＡ、Ｂ、Ｃ、及びＤの全
てについて、括弧の中の項の論理和（ＯＲ）を取ること
を表わしている。即ち、 LR = (REQA & GPA') v (REQB & GPB') v (REQC & GPC') v (REQD & GPD') である。

【００４０】LRは譲歩値が0である要求信号REQXが存在
するときに1である。式(1)により、XREQはGPXまたはLR
のどちらかが0であるときに1となる。つまり、REQXの譲
歩値が00であるとき、または譲歩値が00であるREQXが１
つもないときにXREQは1となる。組合せロジックの第１
レベル１２１からの、ＸＲＥＱで表わされるそれら複数
の信号は、この組合せロジックの続く２つのレベル１２
３と１２５とへ、それらの入力信号として供給される。

【００４１】ＸＲＥＱで表わされるそれら複数の信号は
更に、それらの論理和（ＯＲ）が取られ、それによって
ＶＸＲＥＱ信号が発生される。このＶＸＲＥＱ信号はコ
ントローラへ供給されて、後に詳述するようにして用い
られる。

【００４２】組合せロジックの第２レベル１２３は、Ｘ
ＲＥＱで表わされる複数の信号と、ＰＸ(1、0) で表わさ
れる複数の優先順位信号とを組み合わせて、４つの出力
信号ＧＮＴ(0-3) を発生させており、これは次のとおり
である。 GNT0 = REQ0、 ( 4) GNT1 = REQ1 & REQ0'、 ( 5) GNT2 = REQ2 & (REQ1 v REQ0)'、 ( 6) GNT3 = REQ3 & (REQ2 v REQ1 v REQ0)'、 ( 7) ここで、REQn = v(XREQ & PX(1、0)=n)、n=0、1、2、3 である。 ( 8) 式(8)は、ＸＲＥＱと、復号化することによって指定さ
れたｎの値になる優先順位ビットＰＸ(1、0) との間の、
論理積（ＡＮＤ）である複数の値の、論理和（ＯＲ）を
取るものであると解釈できる。つまり、指定された値の
優先順位ビットを持つREQXの発生を求めるものである。
例えば、 REQ0は優先順位0のREQXの発生、 REQ1は優先順位1のREQXの発生、 REQ2は優先順位2のREQXの発生、 REQ3は優先順位3のREQXの発生、をそれぞれ示す。

【００４３】式(8)を具体的にあらわすと、 REQ0 = v(XREQ & PX1' & PX0') ( 9) = v(XREQ & (PX1 v PX0)') (10) 式(10)は、ド・モルガンの公式を用いて式(9)から導出
したものである。ｎ＝０については、 REQ0 = (AREQ & (PA1 v PA0)') v (BREQ & (PB1 v PB0)') v (CREQ & (PC1 v PC0)') v (DREQ & (PD1 v PD0)') ｎ＝１については、 REQ1 = (AREQ & (PA1 v PA0')') v (BREQ & (PB1 v PB0')') v (CREQ & (PC1 v PC0')') v (DREQ & (PD1 v PD0')') ｎ＝２については、 REQ2 = (AREQ & (PA1' v PA0)') v (BREQ & (PB1' v PB0)') v (CREQ & (PC1' v PC0)') v (DREQ & (PD1' v PD0)') ｎ＝３については、 REQ3 = (AREQ & (PA1' v PA0')') v (BREQ & (PB1' v PB0')') v (CREQ & (PC1' v PC0')') v (DREQ & (PD1' v PD0')') (11) となる。

【００４４】式(4)から式(7)までは、以下のように一般
化することができる。GNTn = REQn & v(REQi)' ただし
i=0、1、...、n-1 である。従って、GNTnは優先順位nの要
求信号があり、かつこれより高い優先順位の要求信号が
ないことを示す。

【００４５】組合せロジックの第３レベル１２５では、
ＸＲＥＱ、ＧＮＴ(0-3) 、それにＰＸ(0、1) で表わされ
る信号が組み合わされて、ＸＧＮＴで表わされる４つの
出力信号が発生され、これは以下のようにして行なわれ
る。 XGNT = XREQ & v(GNTn & PX(1、0)=n) (12) 例えば、X=Aについては、 AGNT = AREQ & ((GNT0 & PA(1、0)=0) v (GNT1 & PA(1、0)=1) v (GNT2 & PA(1、0)=2) v (GNT3 & PA(1、0)=3)) つまり、Aの優先順位が0であり、かつ優先順位0の要求
があるか、 Aの優先順位が1であり、かつ優先順位1の要求がありそ
れより上の順位の要求はないか、 Aの優先順位が2であり、かつ優先順位2の要求がありそ
れより上の順位の要求はないか、 Aの優先順位が3であり、かつ優先順位3の要求がありそ
れより上の順位の要求はないか、の何れかが成立し、AREQが発生していればAGNTが生じ
る。

【００４６】これらの、ＸＧＮＴで表わされる複数の信
号が、制御信号ＰＧＮＴ（この制御信号ＰＧＮＴについ
ては後に詳述する）によってゲーティングされることに
よって、最終的な優先権授与信号であるＧＮＴＸ信号が
発生され、このＧＮＴＸ信号は、タイム・パルスＴ２の
発生時に、複数のフリップフロップ１３１、１３３、１
３５、または１３７のうちの該当するフリップフロップ
に記憶される。優先権授与信号は以下のようにして発生
される。 GNTX = PGNT & XGNT & (v(YGNT))'、ただし Y=A、B、...、X-1 (13) ここでＹは、Ｘの代わりをする代用変数、即ちダミー変
数であり、Ｘの１つ手前までの複数個の論理変数識別子
の論理和（ＯＲ）を取った値を表わすために使用してい
る。例を挙げるならば、 GNTB = PGNT & BGNT & AGNT' GNTC = PGNT & CGNT & (AGNT v BGNT)' GNTD = PGNT & DGNT & (AGNT v BGNT v CGNT)'である。 (14) ＧＮＴＸで表わされる複数の信号は制御ロジックで使用
され、また更に、それら複数の信号の論理和（ＯＲ）が
取られることによって、コントローラで使用されるＶＧ
ＮＴＸ信号が発生される。

【００４７】マルチプレクサ１０５は互いに並列な８個
のマルチプレクサを表わしており、それら複数のマルチ
プレクサの各々は、信号ＸＫ０及びＸＫ１によって制御
されるものである。更に詳しく説明すると、Ａ、Ｂ、
Ｃ、及びＤの、各チャネルごとに２ビットの譲歩値が存
在している。それら複数のマルチプレクサは、ＸＫの値
が「０」であるときには、論理値「０」をゲーティング
して送出することによって、複数のレジスタ１０９をリ
セットすることができ、ＸＫの値が「１」であるときに
は、レジスタ１０１からのビットが、ゲーティングされ
てレジスタ１０９へ入力され、ＸＫの値が「２」である
ときには現譲歩値が減分されてレジスタ１０９に入れら
れ、ＸＫの値が「３」であれば以前の譲歩値がレジスタ
１１９からレジスタ１０９へ、リサイクルされる。

【００４８】図３は、譲歩制御ロジックのブロック図を
示すものである。この制御ロジック３０１は、Ｘの値
（ここで説明している実施例ではＸの値には４つある）
の各々に対して１つづつ設けられるものである。このロ
ジック３０１への諸々の入力信号のうち、信号ＧＮＴＸ
以外の全ての入力信号は、Ｘの各々の値のいずれについ
ても同じ信号となっている。状態Ｃ信号とＤＭＡＲＥＱ
信号とは、後に詳述するようにコントローラから供給さ
れる信号である。ＶＸＲＥＱ信号とＶＲＥＱＸ信号と
は、既に説明したとおりである。ＨＯＬＤ信号は、制御
用処理装置から供給され、図１のレジスタ１０１の中の
処理装置ビンからある補助ラッチの中に記憶することが
できるようにした信号である。

【００４９】この譲歩制御ロジック３０１から出力され
る出力信号ＸＫ１とＸＫ０とが、このロジック３０１に
対応した、図１に示されているマルチプレクサ１０５を
制御するのである。

【００５０】マルチプレクサ１０５の動作を規定する論
理式は次のとおりである。 XK=0: v(REQX)' v RST (15) REQXがないかまたはリセットのとき、レジスタ１０９は
０にリセットされる、 XK=1: PRI & XGNT (16) PRIのときに授与信号XGNTが生じたらレジスタ１０１の
値をレジスタ１０９にセットする、 XK=2: PRI & XGNT' (17) PRIのときに授与信号XGNTが生じないならレジスタ１０
９にある現譲歩値が減分されてレジスタ１０９に入れら
れる、 XK=3: v(REQX) & RST' & PRI' (18) PRIでもRSTでもないときにREQXが生じたら譲歩値がレジ
スタ１１９からレジスタ１０９に戻される。ここで、PRI = 状態Ｃ & VXREQ & DMAREQ & HOLD' である。 (19) 図４に関してこの後説明するように、PRIはＰＧＮＴを
生じる条件でもあり、式(16)、(17)はＰＧＮＴが生じて
優先授与するときにXGNT例えばAGNTがあればAKを１と
し、なければ２とすることを意味している。PRIのとき
にAGNTがないということは他のXGNTが優先授与されたこ
とになり、譲歩値は減分されることになる。

【００５１】式(15)〜式(18)から、以下のようにして、
個々の制御ビットの論理式が導出される。 XK1 = (PRI & GNTX') v (v(REQX) & RST' & PRI') (20) XK0 = v(REQX)' v RST v (PRI & GNTX) (21) これらの式は、譲歩制御ロジック３０１のロジック・ネ
ットワークを完全に且つ明確に規定している式である。

【００５２】図１のデクリメンタ１０７は、譲歩値の各
組ごとに１つづつ備えられるものであり、以下の論理式
に従って動作する。

【００５３】 BX1* = (BX1 @ BX0)' (22) BX0* = BX0' (23) ここでBX*は、タイム・パルスＴ１によってゲーティン
グされて、レジスタ１０９へ入力される、デクリメンタ
１０７からの出力信号であり、式(22)及び(23)から判る
ようにBX1,BX0を１つ減分する。

【００５４】式(19)の中に示されているＰＲＩ信号を形
成する成分である夫々の信号の発生源はコントローラで
あり、そのコントローラについて以下に詳細に説明す
る。

【００５５】処理装置から供給される優先順位割当値Ｐ
Ｘと譲歩値ＢＸとに加え、この処理装置から出力される
その他の重要な信号に、ＬＳＰ（Load/Store Pending）
信号があり、このＬＳＰ信号は、その中央処理装置がバ
スへのアクセスを必要としていることを表示する信号で
ある。このＬＳＰ信号によって、中央処理装置がその必
要とするバスへのアクセスを完了するまで、優先権要求
に対する授与信号の送出が禁止される。

【００５６】あるバス・マスタが、２回以上の要求／授
与サイクルに亙るバスの制御権を必要とする場合には、
即ち、例えば数回の要求／授与サイクルに亙るＤＭＡバ
ーストが行なわれる場合等には、そのバス・マスタはＨ
ＯＬＤ信号を送出する。同様に、ある資源が数回の連続
した要求／授与サイクルを必要とする場合には、その資
源がＨＯＬＤ信号を送出することも可能としてある。

【００５７】以上のそれら信号は、図２に示す、コント
ローラである状態機械を制御するものである。このコン
トローラのロジックは、４つの状態を有する順次状態機
械として構成されている。このコントローラから出力さ
れる重要な信号に、ＰＧＮＴ信号とＤＭＡＲＥＱ信号と
がある。

【００５８】ＤＭＡＲＥＱ信号は、要求に対する授与が
行なわれたときに、このコントローラから送出される信
号であり、この信号によりその授与によってアクセス権
を授与されたバス・マスタがバスの制御権を実際に手に
入れるまでの間に、状態機械であるこのコントローラが
その状態を変えたり、或いは、別の要求に授与を行った
りすることがないようにする。ＤＭＡＲＥＱ信号は、バ
ス・マスタがバスの制御権を手に入れたときにリセット
される。このコントローラのロジックにおいては、制御
ロジックから出力される出力信号がフリップフロップ２
０３をセット状態にし、そしてこのフリップフロップ２
０３から、ＤＭＡＲＥＱ信号が供給されるようにしてい
る。このフリップフロップ２０３は、バス・マスタの１
つにバスの制御権が与えられた（ＶＧＮＴＸ信号によっ
て通知される）ときに、リセットされる。

【００５９】このコントローラのロジック２０１へ入力
される入力信号のうちには、現在の状態信号、処理装置
からの信号（ＨＯＬＤ、ＬＳＰ、ＡＣＭＯＤＥ）、それ
に図１のアービトレーション・ロジックからのＶＸＲＥ
Ｑ信号が含まれている。

【００６０】このコントローラのロジック２０１から出
力される出力信号には、ＰＧＮＴ信号があり、また、Ｄ
ＭＡＲＥＱ信号をセット状態にする信号がある。完全な
システムとするためには、その他の出力信号も必要とさ
れる可能性があるが、しかしながら、それらその他の出
力信号は、本発明を説明する上では、重要でもなく、ま
た必要でもない信号である。

【００６１】このコントローラのロジックは、図４の表
によって、完全に且つ明確に示されている。図４の、上
側の９本の横列は、コントローラへの入力信号並びにコ
ントローラの状態信号を表わしている。また、図４の、
下側の６本の横列は、それら入力信号並びに状態信号に
よって定まる出力信号を表わしている。最上部の４本
の横列は、可能な機械状態を表わしている（Ａ、Ｂ、
Ｃ、及びＤという状態を表わす記号は、バス・マスタを
表わす記号とは無関係であり、全く別のものである）。
オーバラップ・モードでは、コントローラはこれら４つ
の状態の全てを利用する。一方、ノンオーバラップ・モ
ードにおいては、状態Ａと状態Ｃとだけが利用される。

【００６２】状態Ａは、この機械に最初に電源が投入さ
れたときに入る状態であり、また、動作中におけるアイ
ドル状態でもある。状態Ｂは、待機状態即ちホールド・
オフ状態である。状態Ｃはゴー状態であり、この状態に
あるときにはハードウェアの動作が、主としてＰＧＮＴ
信号の発生によって制御されている。状態Ｄはギャップ
状態であり、状態Ｃからの制御信号を維持して、アイド
ル状態への遷移が滑らかに行なわれるようにするもので
ある。

【００６３】上側の９本の横列の中の縦列に関し、
「１」という値は、この機械の状態が、その「１」が書
き込まれている横列が表わしている状態にあること、な
いしは、その横列が表わしている論理信号が真（活性状
態）になっていることを表示するものである。「０」
は、それに対応する論理信号が偽（非活性状態）になっ
ていることを表わす。空欄のままとしてあるのは、その
論理信号の値が必要でなく、一般に言うところの「どう
でも良い値」であることを意味している。

【００６４】下側の６本の横列の中の縦列に関し、
「Ｘ」は、その「Ｘ」が書き込まれている横列に対応し
た信号を発生するという動作を表示している。この動作
は、同一の縦列の中にある、上側の９本の横列の中の変
数の、論理積（ＡＮＤ）演算の演算結果となっている。

【００６５】例えば、左端の第１番目の縦列は、このコ
ントローラである機械が状態Ａにあり、ＬＳＰ信号が活
性化しており、かつＡＣＭＯＤＥ信号が非活性化してい
る、ということを示している。この信号の組合せによっ
て決定される動作は選択Ａであり、これは即ち、次の状
態は、状態Ａにするというものである。この第１番目の
縦列によって表わされている論理式は、選択Ａ = 状態Ａ & LSP & ACMODE' である。 (24) 第２番目の縦列が表わしているのは、状態Ａにあり、Ａ
ＣＭＯＤＥ信号は活性化しておらず、ＤＭＡＲＥＱ信号
とＨＯＬＤ信号の両方は活性化しており、またそれと同
時に、ＬＳＰ信号は非活性化しているという場合に、実
行される動作である。この場合、次の状態として選択さ
れるのは状態Ｂである。即ち、選択Ｂ = 状態Ａ & LSP' & ACMODE' & DMAREQ & HOLD (25) である。右辺の信号が同一で、ただし状態だけは状態Ｂ
であるという場合にも、次の状態として状態Ｂが選択さ
れることになる。これは即ち、コントローラは待機状態
へ入ったならば、その待機状態に留まるということであ
る。

【００６６】一方、状態Ｂにあるときに、ＬＳＰ信号は
活性化したがＡＣＭＯＤＥ信号は非活性状態のままであ
るという場合には、状態Ａが選択されることになる。

【００６７】図４のコントローラの状態に関する重要な
動作は、状態ＣにあってＶＸＲＥＱ信号が活性化したと
き、及び状態ＤにあってＶＸＲＥＱ信号が活性化したと
きに実行される動作である。これらの状況においては、
ＤＭＡＲＥＱ信号とＰＧＮＴ信号とが発生される。これ
ら２つの信号は、そのときの状態とＶＸＲＥＱ信号との
２つだけに応じて発生されるものである。

【００６８】最後の６本の縦列は、ＡＣＭＯＤＥ信号が
活性状態にあるときの状態の遷移を表わしている。出力
信号である、ＤＭＡＲＥＱ信号とＰＧＮＴ信号とが発生
されるのは、状態ＣにあってはＶＸＲＥＱ信号が活性化
したときだけであるが、しかしながら、中間状態である
状態Ｂと状態Ｄとがなかったならば、このコントローラ
である機械は、続けざまに到来する連続した複数の要求
信号に応答してしまうおそれがある。

【００６９】以上に本発明をその好適実施例に基づいて
具体的に図示し説明したが、当業者には理解されるよう
に、本発明の概念並びに範囲から逸脱することなくその
形態並びに細部に関して様々な改変ないし変更を加える
ことが可能である。

【図面の簡単な説明】

【図１】アービトレーション・システムのロジックのブ
ロック図である。

【図２】前記アービトレーション・システムを制御する
ためのコントローラのブロック図である。

【図３】譲歩制御ロジックのブロック図である。

【図４】前記アービトレーション・システムのロジック
を制御する状態機械を規定した表である。

【符号の説明】

１０１バス・ラッチ１０５マルチプレクサ１０９レジスタ１１１レジスタ１１５レジスタ１１７レジスタ１１９レジスタ１２１組合せロジックの第１レベル１２３組合せロジックの第２レベル１２５組合せロジックの第３レベル１２７組合せロジックの第４レベル１３１フリップフロップ１３３フリップフロップ１３５フリップフロップ１３７フリップフロップ２０１コントローラ・ロジック２０３フリップフロップ３０１譲歩制御ロジック

───────────────────────────────────────────────────── フロントページの続き (72)発明者スティーブン・デイル・ハンナアメリカ合衆国コロラド州80303，ボウルダー，イサカ・ドライブ 1550 (56)参考文献特開昭55−41039（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】複数の要求手段を有し、それら要求手段
の各々がアクセス要求信号を送出し且つアクセス授与信
号を受け取るための手段であり、更に、それら要求手段
の各々に優先順位値が割当てられている、優先権要求ア
ービトレーション・システムであって、前記要求手段の各々にアクセス優先順位を割当てるため
の割当手段と、前記要求手段の各々に譲歩値を設定するための設定手段
と、前記要求手段の各々に設定された譲歩値を保持するため
の保持手段と、複数のアクセス要求を受け取るための要求受取手段と、前記受け取られた要求の内前記保持手段に保持された譲
歩値がゼロであるものを識別する第１識別手段と、前記識別された要求の内前記割当られたアクセス優先順
位が最も高いものを識別する第２識別手段と、前記第２識別手段で識別された要求が複数あるときその
１つを選択してこれに対応する要求手段にアクセス授与
信号を与える手段と、前記アクセス授与信号が与えられた要求に関して前記保
持手段に保持された譲歩値を前記設定された値にセット
し、前記アクセス授与信号が与えられなかった要求に関
して前記保持手段に保持された譲歩値を減分する譲歩値
変更手段と、を含んでいるアクセス優先権アービトレーション・シス
テム。
【請求項２】前記第１識別手段が譲歩値がゼロである要
求を識別しないとき、その代わりに譲歩値が非ゼロであ
る要求を識別することを特徴とする請求項１のアクセス
優先権アービトレーション・システム。
【請求項３】前記第１識別手段が要求を１つも識別しな
いとき、前記保持手段に保持された譲歩値をゼロにリセ
ットする手段を更に有する請求項２のアクセス優先権ア
ービトレーション・システム。
【請求項４】複数の要求手段を有し、それら要求手段の
各々がアクセス要求信号を送出し且つアクセス授与信号
を受け取るための手段であり、更に、それら要求手段の
各々に優先順位値が割当てられているシステムにおけ
る、優先権要求アービトレーション方法であって、前記要求手段の各々にアクセス優先順位を割当てるステ
ップと、前記要求手段の各々に譲歩値を設定するステップと、前記要求手段の各々に設定された譲歩値を保持するステ
ップと、複数のアクセス要求を受け取るステップと、前記受け取られた要求の内前記保持手段に保持された譲
歩値がゼロであるものを識別する第１識別ステップと、前記識別された要求の内前記割当られたアクセス優先順
位が最も高いものを識別する第２識別ステップと、前記第２識別ステップで識別された要求が複数あるとき
その１つを選択してこれに対応する要求手段にアクセス
授与信号を与えるステップと、前記アクセス授与信号が与えられた要求に関して保持さ
れた前記譲歩値を前記設定された値にセットし、前記ア
クセス授与信号が与えられなかった要求に関して保持さ
れた前記譲歩値を減分するステップと、を含んでいるアクセス優先権アービトレーション方法。
【請求項５】前記第１識別ステップが譲歩値がゼロであ
る要求を識別しないとき、その代わりに譲歩値が非ゼロ
である要求を識別することを特徴とする請求項３のアク
セス優先権アービトレーション方法。
【請求項６】前記第１識別ステップが要求を１つも識別
しないとき、前記保持手段に保持された譲歩値をゼロに
リセットするステップを更に有する請求項２のアクセス
優先権アービトレーション方法。