JPH0193854A

JPH0193854A - バス・アービタ

Info

Publication number: JPH0193854A
Application number: JP24999887A
Authority: JP
Inventors: Tadashi Hanada; 正花田; Osamu Suzuki; 修鈴木; Hirobumi Tatsuta; 立田　博文
Original assignee: Fujitsu Ltd; PFU Ltd
Current assignee: Fujitsu Ltd; PFU Ltd
Priority date: 1987-10-05
Filing date: 1987-10-05
Publication date: 1989-04-12

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔目　次〕概要産業上の利用分野従来の技術、および発明が解決しようとする問題点問題を解決するための手段作用実施例システム構成例（第７図）要求信号サンプリング部（第２図）要求信号頻度検出部（第３図）許可信号発生部（第４図）サンプリング・タイミング発生部（第５図）第１〜５図
の構成の動作例（第６図）まとめ発明の効果〔概　要〕バス・アービタに関し、特定のバス使用装置のみにバス支配権が集中することを
避け、また、システム変更をも容易にすることを目的と
し、バスに接続された複数のバス使用装置の各々からの該バ
スの使用に関する要求信号の有効・無効をサンプリング
し、該要求信号が無効になったときには該サンプリング
された要求信号の対応するものをクリアする要求信号サ
ンプリング部と、直前の所定の回数のサンプリングにお
ける該バス使用装置の各々からの有効な要求信号の回数
を検出する要求信号頻度検出部と、１回のサンプリング
においてサンプリングされた要求信号が有効であるバス
使用装置のうち、前記要求信号頻度検出部３において検
出された前記回数の多いものから順に該バスの使用に関
する許可信号を与える許可信号発生部と、サンプリング
された要求信号が有効であった全てのバス使用装置によ
る該バスの使用が終了したことを認識して前記要求信号
サンプリング部および前記要求信号頻度検出部に対して
次のサンプリング・タイミング信号を発生するサンプリ
ング・タイミング発生部とを備えるように構成する。

〔産業上の利用分野〕

本発明はバス・アービタに関する。

１つのバスに複数のアダプタ等のバス使用装置が接続さ
れてなるシステムにおいては、バス上で複数のバス使用
装置から出力された信号が衝突しないようにバスの使用
権を調停するバス・アービタが設けられている。

従来のバス・アービタは、各バス使用装置に与えられた
固定の優先順位に基づいて各ハス接続装置間の調停を行
ない、各バス使用装置にバスの使用権を与えていた。し
かし、従来のバス・アービタにおいては、各バス使用装
置のバス使用頻度が考慮されていないため、しばしばシ
ステムが有効に利用されなくなるという問題があり、バ
スの使用頻度を考慮に入れた、固定的でない優先順位を
有するバス・アービタが要望されていた。

〔従来の技術、および発明が解決しようとする問題点〕

従来のバス・アービタにおいてはバスに接続されるバス
使用装置の各々に対し固定的な優先順位が設定されてい
た。このため、常に優先順位の高イハス使用装置に優先
権があるためバス使用装置の接続数が多くなればなるほ
ど、特定のバス使用装置のみにバス支配権が集中し、優
先順位の低いバス使用装置はバス使用頻度が多くてもバ
ス支配権が得られず待たされる可能性が大となり、シス
テムが有効に利用されず、またシステム変更も容易でな
いという問題があった。

本発明は上記の問題点に鑑み、なされたもので、特定の
バス使用装置のみにバス支配権が集中することを避け、
また、システム変更をも容易にするバス・アービタを提
供することを目的とするものである。

〔問題点を解決するための手段〕

第１図は本発明によるバス・アービタの基本構成図であ
る。本図において１はサンプリング・タイミング発生部
、２は要求信号サンプリング部、３は要求信号頻度検出
部、４は許可信号発生部である。

要求信号サンプリング部２は、バス５に接続された複数
のバス使用装置７０、・・・７７の各々からの該バス５
の使用に関する要求信号の有効・無効をサンプリングし
、該要求信号が無効になったときには該サンプリングさ
れた要求信号の対応するものをクリアする。

要求信号頻度検出部３は、直前の所定の回数のサンプリ
ングにおける該バス使用装置７０、・・・７ｎの各々か
らの有効な要求信号の回数を検出する。

許可信号発生部４は、１回のサンプリングにおいてサン
プリングされた要求信号が有効であるバス使用装置７０
、・・・７ｎのうち、前記要求信号頻度検出部３にて検
出された前記回数の多いものから順に該バス５の使用に
関する許可信号Ａ　Ｃｏ・・・ＡＣｎを与える。

サンプリング・タイミング発生部１は、サンプリングさ
れた要求信号が有効であった全てのバス使用装置７０、
・・・７７による該バス５の使用が終了したことを認識
して前記要求信号サンプリング部２および前記要求信号
頻度検出部３に対して次のサンプリング・タイミング信
号ｓｃを送出する。

〔作　用〕

以下第１図の構成の動作を説明する。

要求信号サンプリング部２および要求信号頻度検出部３
の各々の入力端子にはバス５の使用に関する要求信号Ｒ
Ｑｎ、・・・Ｒ−Ｑ０、が印加されており、該要求信号
サンプリング部２および要求信号頻度検出部３はサンプ
リング・タイミング発生部１からのサンプリング・タイ
ミング信号ＳＣを受けると、上記の印加されていた要求
信号を入力（サンプリング）する。ここで要求信号頻度
検出部３には常に直前の所定回数のサンプリングにおけ
る有効な要求信号の回数が記憶されており、許可信号発
生部４は、該要求信号サンプリング部２においてサンプ
リングされた要求信号が有効であったハス使用装置のう
ち前記の記憶された有効な要求信号の回数の大きいもの
から順に該バス使用装置７ｏ　、・・・７７の各々に対
してバス５の使用に関する許可信号ＡＣｎ，・・・ＡＣ
ｎを与えて行く。各バス使用装置７０、・・・７ｎ、の
各々は、バス５の使用が終了すると前記の要求信号を有
効状態から無効状態に戻す。該要求信号サンプリング部
２においては、各バス使用装置７０、・・・７ｎからの
要求信号ＲＱｎ、・・・ＲＱｎが有効から無効に変化す
ると、先にサンプリングされた要求信号ＳＲＱｎ、・・
・ＳＲＱｎ、の対応するものをクリアし無効にする。

サンプリング・タイミング発生部１はこれらのサンプリ
ングされた要求信号ＳＲＱｎ、・・・ＳＲＱ。

を監視しており、これらが全て無効になると全てのバス
使用装置７０、・・・７ｎによるバス５の使用が終了し
たことを認識して次のサンプリング・タイミング信号Ｓ
Ｃを再び要求信号サンプリング部２および要求信号頻度
検出部３に対して送出する。

このように、第１図の構成のバス・アービタを用いれば
、特定の装置にのみバス支配権が集中することなく、ま
た、優先順位の低いバス使用装置が異常に待たされるこ
ともない。

また、予め特定のバス使用装置に優先順位を固定的に定
めていないので、システム設計の変更、もしくはバス使
用装置の増設等によるシステムの変更によって再度全体
の構成を見直す必要が生じても、ハス・アービトレーシ
ョンの構成を変更することが比較的容易である。

〔実施例〕

〔システム構成例〕　（第７図）第７図は本発明のバス・アービタが使用されるシステム
の構成例を示す図である。本図において５はハス、６は
中央処理装置（ＣＰＵ）、８は主記憶装置、７ｏ　、・
・・７ｏはバス使用装置、そして１００が本発明による
バス・アービタである。バス使用装置７０、・・・７ｎ
は、例えばフロ・７ピー・ディスク装置等の周辺入出力
装置であって、上記４．１装置８にデータを転送する等
のためにバス５を使用しようとして、バス・アービタ１
００に対してハ゛ス５の使用に関する要求信号ＲＱｎ、
・・・ＲＱＬｌを所定の制御線（バス５の中の各１ビツ
トが割当てられている）を介して送出する。バス・アー
ビタ１００はこれらの要求信号の間の調停をとって、を
効な要求信号を送出するバス使用装置７０、・・・７７
の１つにバス５の使用に関する許可信号ＡＣ８（ｉ＝０
．・・・ｎ）を送出する。対応するバス使用装置７＝　
　（ｉ＝０．・・・ｎ）はこの許可信号を受けると、バ
ス５を使用して所定の作業を行ない、これを終えると要
求信号ＲＱ＋　　（ｉ＝０、・・・ｎ）を有効なレベル
から無効なレベルへ戻し、これに応じてバス・アービタ
１００からの許可信号ＡＣ。

（ｉ＝０、・・・ｎ）も無効なレベルに戻される。

第７図の本発明によるバス・アービタ１００は先に述べ
たように、第１図に示される基本構成を有している。以
下においては、第１図のハス・アービタを構成するサン
プリング・タイミング発生部１、要求信号サンプリング
部２、要求信号頻度検出部３、そして、許可信号発生部
４の各々の具体的構成例を示す。

〔要求信号サンプリング部〕　（第２図）第２図は、第
１図の要求信号サンプリング部２の実施例の構成図であ
る。本図において２１゜、・・・２１゜はそれぞれＤフ
リップフロップ回路であって、各バス使用装置７０、・
・・７０に対応して設けられ、各ハス使用装置７０、・
・・７７からのハス５の使用に関する要求信号ＲＱｎ）
、・・・ＲＱｎ、をそれぞれのデータ入力端子りに印加
し、該要求信号ＲＱｎ。

・・・ＲＱｎ、の各々を反転したものをそれぞれのクリ
ア入力端子ＣＬＲに印加し、それぞれのエツジ・トリガ
・入力端子には第１図のサンプリング・タイミング発生
部１の出力であるサンプリング・タイミング信号ＳＣを
印加する。そして、これらのＤフリップフロップ２１゜
、・・・２１ｎの出力端子Ｑが、サンプリングされた要
求信号５ＲＱ（０、・・・ＳＲＱｎ１を出力する。

第２図の構成は、要求信号ＲＱｎ、・・・ＲＱｎを入力
端子に印加され、サンプリング・タイミング信号ＳＣの
立上りに同期して、これらの入力端子に印加されていた
要求信号ＲＱｎ、・・・ＲＱｎを取込んで、前記のサン
プリングされた要求信号５ＲＱｏ　、・・・ＳＲＱｎ、
として出力する。そして、“ｌ”レベルの（有効な）要
求信号ＲＱｎがサンプリングされたＤフリップフロップ
２１．において、対応するバス使用装置７ｎによるバス
５の使用が終って該要求信号ＲＱｎが“０”レベル（無
効）になると、該要求信号ＲＱｎを反転したものがクリ
ア入力端子ＣＬＲに印加されていることにより、このＤ
フリップフロップ２１．の出力ＳＲＱｎは“０”に戻る
。こうして、第２図の構成は先に述べたような第１図の
要求信号サンプリング部２としての機能を実現する。

〔要求信号頻度検出部〕　（第３図）第３図は第１図の要求信号頻度検出部３の実施例の構成
図である。本図において３０８．・・・３０ｎはそれぞ
れｍビットからなるシフトレジスタであり、各ビットは
第３図中、１−ｊ（ｉ＝１．・・・ｎ。

ｊ−１，・・・ｍ）で示されている。すなわちシフトレ
ジスタ３０．はｉ−０，・・・ｉ−ｍのｍビットからな
る。第３図の３１０、・・・３１ｎはそれぞれ加算器で
あってシフトレジスタ３０．の各ビット１−ｊ（ｊ＝１
．・・・ｍ）の出力の和Ｃ３（ｉ−１，・・・ｎ）を求
めて出力する。

シフトレジスタ３００、・・・３０ｎはそれぞれ１−０
（ｉ＝１．・・・ｎ）ピントに前記要求信号ＲＱｎ。

・・・ＲＱｎ、を印加し、前記サンプリング・タイミン
グ信号ＳＣに同期して該要求信号ＲＱｎ、・・・ＲＱｎ
、をｉ−０（ｉ＝１　、・　ｎ）ビットに入力すると共
に各ビットｉ−ｊ　　（ｊ＝１　、ｍ　　１）の内容を
１ビツトずつ第３図の下方ヘシフトさせる。

このときｉ−ｍ（ｉ＝１．・・・ｎ）ビットに保持され
ていた、ｍ回前にサンプリングされた要求信号のデータ
は棄てられる。こうして第３図のシフトレジスタ３００
、・・・３０ｎは常に、直前のｍ回のサンプリングによ
って入力された要求信号ＲＱ０、・・・ＲＱｎ、の内容
を記憶している。そして加算器３１０。

・・・３１、は各シフトレジスタ３００、・・・３０ｎ
におけるそれぞれｍビットに記憶される有効な要求信号
の数Ｃ６，・・・Ｃｎ、を求めるもので、直前のｍ回の
サンプリング時において各バス使用装置７０、・・・７
０が何回有効な要求信号を出力したかを示す。

このように、第３図の構成は第１図の要求信号頻度検出
部３を実現している。

なお、図示はしないが第３図の係数Ｃ８，・・・Ｃｎを
求めるには第３図の加算器３１０、・・・３１ｎの代わ
りにシフトレジスタ３０＋（ｉ＝１．・・・ｎ）のビッ
トｉ−０に“１”が入力されるときカウントアンプされ
、ビットｉ−ｍから“１”が出力されるときカンウドダ
ウンされるアップ・ダウン・カウンタを各シフトレジス
タ３００、・・・３０ｎ毎に設けることによってもよい
。

〔許可信号発生部〕　（第４図）第４図は第１図の許可信号発生部４の構成の概略を示す
ものである。本図において、４０．　　、・・・４００
はゲート回路、そして４１は比較回路である。ゲート回
路４０＋（ｉ＝０．・・・ｎ）の各々は前記要求信号頻
度検出部３の出力データＣ８，・・・Ｃゎのうち対応す
るものＣ８を入力し、前記要求信号サンプリング部２の
出力、すなわちサンプリングされた要求信号ＳＲＱｎ、
・・・ＳＲＱｎの対応するもの（ここで「対応」とは全
て前記ハス使用装置７０。

・・・７ｎの各々との対応を意味する）ＳＲＱｉが有効
ならば該出力データＣ８をそのまま出力データＣ％とし
て出力させ、有効でないならばデータ“０”を出力デー
タＣｎ′とするものである。

これらゲート回路４００、・・・４０ｆｉの出力データ
Ｃｏ　’　＋・・・Ｃｎｌは比較回路４１に入力される
。

比較回路４１は、これらの出力データ００　′、・・・
Ｃゎ　′の大小を比較し、最も大きいものを選択し、も
しそれが複数存在するならば、それらの間で予め定めら
れている序列（どのような順序士もよい）の最上位のも
のＣ８を工つ選択して、この出力データＣ８に対応する
出力端子より、対応するバス使用装置７ｉに対し、バス
５の許可信号ＡＣｎを出力する。また、比較回路４工の
出力は対応する入力ＳＲＱｎ力（ｌｌＯｆ＋となること
により直ちにクリアされて“Ｏ”となるリセット機能を
有しており、要求信号ＲＱｎが“０”となると対応する
許可信号ＡＣｎも“０″となる。

なお、ｎ＝２の場合の第４図の比較回路４１の機能につ
いて以下の真理値表に示す。下の表において×はＯまた
は１のどちらでもよいことを示し、■は許可信号が有効
であることを示す。

以下余白このように第４図の構成により第１図の許可信号出力部
４が実現される。

〔サンプリング・タイミング発生部〕　（第５図）第５
図は第１図のサンプリング・タイミング発生部１の実施
例の構成図である。本図において、１１は遅延回路、１
２はＮＯＲ回路である。

ＮＯＲ回路１２は前記要求信号サンプリング部２の出力
、すなわち、前記サンプリングされた要求信号５ＲＱｏ
　　、・・・ＳＲＱｎ１の全てを入力とし、その出力を
遅延回路１１に印加する。該サンプリングされた要求信
号５ＲＱＯ，・・・ＳＲＱｎ、が全て“０”レベルに（
無効に）なったときＮＯＲ回路１２の出力は立上る。遅
延回路１１は、この立上りを入力して以下の時間を下限
とする所定の遅延を与えて出力する。上記の下限となる
時間とは、前記要求信号ＲＱ０　、・・・ＲＱｎの任意
の１つＲＱ。

の有効から無効への変化による第１図の要求信号サンプ
リング部２の出力ＳＲＱｎの変化が、許可信号サンプリ
ング部４に印加されて、該許可信号サンプリング部４の
対応する出力ＡＣｎを有効から無効に変化せしめるに要
する時間（許可信号サンプリング部４における遅延時間
）である。すなわち、先のサンプリング時の許可信号Ａ
Ｃ０、・・・ＡＣｎが全て無効になるのに必要な時間、
次のサンプリングのタイミングを遅延させている。前記
の遅延回路１．１の出力は、第２図の要求信号サンプリ
ング部を構成するＤフリップフロップのエツジ・トリガ
入力端子に、サンプリング・タイミング信号ＳＣとして
印加される。

このように、第５図の構成により第１図のサンプリング
・タイミング部１は実現される。

〔第１〜５図の構成の動作例〕　（第６図）第６図は以
上の第１〜５図の構成により実現される本発明のバス・
アービタの動作の一例を示すタイミング図である。図中
、ｔＩ＋２＋Ｌ１＋およびＣ４で示される時刻がサンプ
リングのタイミングである。

第１回目のサンプリング・タイミングｔ１までに要求信
号ＲＱｎおよびＲＱ２が有効となっている。これらに応
じて、時刻ｔ、において第１図の要求信号サンプリング
部２の出力であるサンプリングされた要求信号のうちの
前記ＲＱｎおよびＲＱｎに対応するもの、５ＲＱ（、お
よび５ＲＱ２が立上る。このとき同時に要求信号頻度検
出部３を構成する第３図のシフトレジスタ３００、・・
・３００各々の１ビット目０−０　、１−０　、・・・
ｎ−０にも上記の要求信号が入力されて、これらのうち
、ピッ＋−０−０および２−０が立上る。ここで要求信
号が有効であるバス使用装置７０および７ｔに対応する
要求信号頻度検出部３の出力データＣ０およびＣ２は、
第６図（３）〜（５）から理解されるように共に“１”
である。他の出力データＣ１（ｉ≠０，２）は“０”で
あるので、Ｃ０およびＣ２共に最大値である。先に第４
図の比較回路４１の動作説明において述べた予め定めら
れた序列を０．１．・・・ｎの順とすると、第６図（６
）に示されるように第１図の許可信号発生部４の出力の
うち、バス使用装置７０に対して送出される許可信号Ａ
　Ｃｏが“１”となる。これにより、該バス使用装置７
０がバス５を使用し、該使用が終了すると、該バス使用
装置７０は要求信号ＲＱ　ｏを“０”とし、前記のよう
に、これに対応して５ＲＱＯが“０″となり、さらにＡ
Ｃｎが０”となる。５ＲＱ６となったことにより許可信
号発生部４において要求サンプリング部２からの入力は
５ＲＱ２のみが有効となるので、対応する出力ＡＣ２が
“１”となり、上記と同様に、有効な許可信号ＡＣ２を
受けたバス使用装置７□によるハス５の使用が終了する
と、ＲＱ２−“０”、５ＲＱ２→“０′、そしてＡ　Ｃ
２→“０”となって第１回目のサンプリング・タイミン
グｔ１でサンフ。

リングされた要求信号に対応するバス５の使用は全て終
了したことになる。サンプリング・タイミング発生部１
はこのことを認識して次の第２回のサンプリング・タイ
ミング信号を時刻ｔ２に送出する。

時刻ｔ２においても、先の時刻ｔ、におけると同様に要
求信号ＲＱ　ｏおよびＲＱ２のみが“ｌ”となっており
、前回のサンプリング時とほぼ同様の手順の処理が行な
われる。第１回のサンプリング時と異なるのは、時刻ｔ
１〜ｔ２間で第３図の要求信号頻度検出部３のシフトレ
ジスタ３００、・・・３００、の１ビット目０−０．−
ｎ−０（第６図（３））に保持されていた内容が、時刻
ｔ２において該シフトレジスタ３００、・・・３０ｎ各
々の２ビット目０−１、・・・ｎ−１（第６図（４））
にシフトされ、新たに該１ビツト目０−０．・・・ｎ−
０に入力された第２回目のサンプリングによる要求信号
と合わせて要求信号頻度検出部３の出力データはＣ０お
よびＣ２が“２”でＣｒ　　（ｉ≠０，２）が“Ｏ”と
なることである。しかし、この場合もＣｏ＝Ｃｚである
ので、許可信号発生部４の出力は第１回目のサンプリン
グ時と同じである。

第３回目のサンプリング・タイミング、時刻ｔ、におい
ては要求信号ＲＱｎ、ＲＱｎおよびＲＱｎが有効（“１
”）となっている。このとき第３図の要求信号頻度検出
部３のシフトレジスタ３００、・・・３０ｎの各々ビッ
トの内容は第３図の下方に１ビツトシフトされ、該要求
信号頻度検出部３の出力データはＣ８＝“３”、ＣＩ＝
“１”。

Ｃ２＝“３”となる。許可信号発生部４においては要求
信号サンプリング部２からの入力のうちＳ　ＲＱ　ｏ　
　、　Ｓ　ＲＱ　＋および５ＲＱｚのみが有効であり、
要求信号頻度検出部３からの入力データのうち最大のも
のはＣ０およびＣ２であるので、先に述べた予め定めら
れている序列に従って、まず、Ｃ０に対応する出力ＡＣ
ｎが“１”となり、これを受けたバス使用装置７０によ
るバス５の使用が終ってＲＱｎ−“０”、ＳＲＱｎ→“
０”、ＡＣ。

−“０”となると次に、もう１つの最大計数０２に対応
する出力ＡＣ２が“１”となる。これに応じて、有効な
許可信号Ａ　Ｃｚを受けたバス使用装置７２によるハス
５の使用が終ってＡ　Ｃ２が０″となると、次により小
さい計数Ｃ１に対応する出力ＡＣｎがを効となり、これ
を受けたバス使用装置７ｎによるバス５の使用が行なわ
れる。この使用も終了してＡ　Ｃｚが“０”となると、
第３回目のサンプリングによる要求信号に対する処理は
全て終了し、次の第４回目のサンプリング・タイミング
信号が時刻ｔ４に送出される。

（まとめ〕このように第１〜５図の構成のバス・アービタを用いれ
ば、特定の装置にのみハス支配権が集中することなく、
優先順位の低いハス使用装置が異常に待たされることも
ない。

また、予め特定のバス使、用装置に優先順位を固定的に
定めていないので、システム設計の変更、もしくはバス
使用装置の増設等によるシステムの変更によって再度全
体の構成を見直す必要が生じても変更することが比較的
容易である。

〔発明の効果〕

本発明のバス・アービタによれば、特定のハス使用装置
のみにバス支配権が集中することを避け、また、システ
ム変更をも容易にする。

【図面の簡単な説明】

第１図は本発明によるハス・アービタの基本構成図、第２図は要求信号サンプリング部２の実施例の構成図、第３図は要求信号頻度検出部３の実施例の構成図、第４図は許可信号発生部４の実施例の構成図、第５図は
サンプリング・タイミング発生部１の実施例の構成図、第６図は本発明の実施例のタイミング図、そして、第７図は本発明のハス・アービタが使用されるシステム
の構成例を示す図である。〔符号の説明〕１・・・サンプリング・タイミング発生部、２・・・要
求信号サンプリング部、３・・・要求信号頻度検出部、４・・・許可信号発生部、５・・・バス、６・・・中央処理装置（ＣＰＵ）、７８〜７ｎ、・・・バス使用装置、８・・・主記憶装置、１１・・・遅延回路、１２・・・ＮＯＲ回路、２１、〜２１．．・・・Ｄフリップフロップ回路、３０
０〜３０．ｌ・・・シフトレジスタ、３１０〜３１．．
・・・加算器、４０、〜４０．．・・・ゲート回路、４１・・・比較回路、１００・・・バス・アービタ。許可信号発生部の実施例の構成図第４図す／プリング・タイミング発生部１の実施例の購成図第
５図

Claims

【特許請求の範囲】１、バス（５）に接続された複数のバス使用装置（７＿
０、・・・７＿ｎ）の各々からの該バス（５）の使用に
関する要求信号の有効・無効をサンプリングし、該要求
信号が無効になったときには該サンプリングされた要求
信号の対応するものをクリアする要求信号サンプリング
部（２）と、直前の所定の回数のサンプリングにおける該バス使用装
置（７＿０、・・・７＿ｎ）の各々からの有効な要求信
号の回数（Ｃ＿０、・・・Ｃ＿ｎ）を検出する要求信号
頻度検出部（３）と、１回のサンプリングにおいてサンプリングされた要求信
号（ＳＲＱ＿０、・・・ＳＲＱ＿ｎ）が有効であるバス
使用装置（７＿０、・・・７＿ｎ）のうち、前記要求信
号頻度検出部（３）において検出された前記回数の多い
ものから順に該バス（５）の使用に関する許可信号（Ａ
Ｃ＿０、・・・ＡＣ＿ｎ）を与える許可信号発生部（４
）と、サンプリングされた要求信号が有効であった全てのバス
使用装置（７＿０、・・・７＿ｎ）による該バス（５）
の使用が終了したことを認識して前記要求信号サンプリ
ング部（２）および前記要求信号頻度検出部（３）に対
して次のサンプリング・タイミング信号（ＳＣ）を送出
するサンプリング・タイミング発生部（１）とを備えて
なることを特徴とするバス・アービタ。２、前記要求信号サンプリング部（１）は、前記各バス
使用装置（７＿０、・・・７＿ｎ）毎に設けられ各々に
対応するバス使用装置からの前記要求信号（ＲＱ＿０、
・・・ＲＱ＿ｎ）を各々のデータ入力端子（Ｄ）に受け
、該要求信号を反転したものを各々のクリア入力端子に
受け、各々のエッジトリガ入力端子には前記サンプリン
グ・タイミング信号（ＳＣ）を受け、それぞれの出力端
子からはサンプリングされた要求信号（ＳＲＱ＿０、・
・・ＳＲＱ＿ｎ）を出力する複数のフリップフロップ回
路（２１＿０、・・・２１＿ｎ）からなる特許請求の範
囲第１項記載のバス・アービタ。３、前記要求信号頻度検出部（３）は、前記バス使用装
置の各々からの要求信号（ＲＱ＿０、・・・ＲＱ＿ｎ）
に対応して設けられ各々のシリアル入力端子に印加され
る要求信号（ＲＱ＿０、・・・ＲＱ＿ｎ）を前記サンプ
リング・タイミング信号（ＳＣ）に同期してシリアルに
入力して常に直前の過去の所定回数のサンプリング時に
おける要求信号の有効・無効を記憶する複数段のシフト
レジスタ（３０＿０、・・・３０＿ｎ）と、該シフトレ
ジスタ（３０＿０、・・・３０＿ｎ）の各々において該
所定回数のサンプリングにおいて有効な要求信号が検出
された回数（Ｃ＿０、・・・Ｃ＿ｎ）を求める加算器（
３１＿０、・・・３１＿ｎ）とからなる特許請求の範囲
第１項記載のバス・アービタ。４、前記要求信号頻度検出部（３）は、前記バス使用装
置の各々からの要求信号（ＲＱ＿０、・・・ＲＱ＿ｎ）
に対応して設けられ各々のシリアル入力端子に印加され
る要求信号（ＲＱ＿０、・・・ＲＱ＿ｎ）を前記サンプ
リング・タイミング信号（ＳＣ）に同期してシリアルに
入力して常に直前の過去の所定回数のサンプリング時に
おける要求信号の有効・無効を記憶する複数段のシフト
レジスタ（３０＿０、・・・３０＿ｎ）と、該シフトレ
ジスタ（３０＿０、・・・３０＿ｎ）の各々に対応して
設けられ該シフトレジスタ（３０＿０、・・・３０＿ｎ
）の各々における入力側先頭ビットへ有効な信号が入力
されるタイミングでカウントアップされ該シフトレジス
タの該各々の入力側からの最終ビットから有効な内容が
シフトアウトされるときにカウントダウンされる複数の
アップ・ダウン・カウンタとを有する特許請求の範囲第
１項記載のバス・アービタ。５、前記許可信号発生部（４）は、前記要求信号頻度検
出部（３）の出力データ（Ｃ＿０、・・・Ｃ＿ｎ）の各
々の通過を、前記要求信号サンプリング部（２）の出力
（ＳＲＱ＿０、・・・ＳＲＱ＿ｎ）のうち前記要求信号
頻度検出部（３）の出力データ（Ｃ＿０、・・・Ｃ＿ｎ
）の各々に対応するものが有効か否かによってそれぞれ
制御するゲート回路（４０＿０、・・・４０＿ｎ）と、
該ゲート回路（４０＿０、・・・４０＿ｎ）の出力デー
タ（Ｃ＿０′、・・・Ｃ′＿ｎ）を入力して互いの大小
を比較し、最も大きいもののうち予め定められた序列の
最上位のものに対応する出力端子より前記許可信号（Ａ
Ｃ＿ｉ）を出力する比較回路（４１）とからなる特許請
求の範囲第１項記載のバス・アービタ。６、前記サンプリング・タイミング発生部（１）は、前
記のサンプリングされた要求信号（ＳＲＱ＿０、・・・
ＳＲＱ＿ｎ）の全てを入力するゲート回路（１２）を有
する特許請求の範囲第１項記載のバス・アービタ。７、前記ゲート回路（１２）の出力を遅延させる遅延回
路（１１）を有する特許請求の範囲第６項記載のバス・
アービタ。