JPH04260954A - アービトレーション・システム及び方法 - Google Patents
アービトレーション・システム及び方法Info
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- JPH04260954A JPH04260954A JP90408611A JP40861190A JPH04260954A JP H04260954 A JPH04260954 A JP H04260954A JP 90408611 A JP90408611 A JP 90408611A JP 40861190 A JP40861190 A JP 40861190A JP H04260954 A JPH04260954 A JP H04260954A
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
- G06F13/364—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control using independent requests or grants, e.g. using separated request and grant lines
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- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、システム資源へのアク
セスを要求する複数の優先権要求の間のアービトレーシ
ョン（仲裁）に関し、より詳しくは、バス・アービトレ
ーション、特にスター・バス・アービトレーションに関
するものであり、このアービトレーションとは、システ
ム資源（通常はシステム・バスである）へのアクセス要
求を互いに同時に送出した複数の要求送出元のうちの１
つへの、権利付与を決定するためのプロセスである。あ
る要求送出元（要求送出元はデバイスやプロセッサ等で
ある）へ資源の制御権が授与されたならば、その要求送
出元はタスクが完了するまで、あるいは予め定められて
いる時間の間だけ、その資源を占有することができる。
セスを要求する複数の優先権要求の間のアービトレーシ
ョン（仲裁）に関し、より詳しくは、バス・アービトレ
ーション、特にスター・バス・アービトレーションに関
するものであり、このアービトレーションとは、システ
ム資源（通常はシステム・バスである）へのアクセス要
求を互いに同時に送出した複数の要求送出元のうちの１
つへの、権利付与を決定するためのプロセスである。あ
る要求送出元（要求送出元はデバイスやプロセッサ等で
ある）へ資源の制御権が授与されたならば、その要求送
出元はタスクが完了するまで、あるいは予め定められて
いる時間の間だけ、その資源を占有することができる。
【０００２】
【従来の技術及び発明が解決しようとする課題】電子計
算機（コンピュータ）システムを有効に機能させるため
には、通常、その処理装置に、入力デバイス並びに出力
デバイスへのアクセス機能を持たせておく必要がある。 また、動作効率を高めるためには、それら入出力デバイ
スが中央処理装置からは独立して動作するようにしてお
く必要もある。初期のコンピュータ・システムでは、そ
れら入出力デバイスは中央処理装置によって制御されて
いたが、現代の設計はそのような初期のコンピュータ・
システムとは異なり、処理機能をそれらデバイスの中へ
移管しており、それによって、中央処理装置とそれらデ
バイスとが、同時にしかも独立して機能することができ
るようにしている。しかしながら、時にそれらのデバイ
スは、他のデバイスや中央処理装置との間で共用してい
る資源にアクセスしなければならないことがある。例え
ば、主メモリはしばしば、システム・バスを介してアク
セスされる共用資源とされている。この場合、中央処理
装置は、この主メモリに記憶されているデータに対して
演算を行ない、また、幾つかのデバイスが、システムの
外部からこの主メモリの中へ、処理のためのデータを記
憶させるために用いられ、一方、更に別のデバイスが、
データをシステムの外部で利用するために（例えば計算
結果や処理結果をプリントするため等に）この主メモリ
からデータを読み出すために用いられる。
算機（コンピュータ）システムを有効に機能させるため
には、通常、その処理装置に、入力デバイス並びに出力
デバイスへのアクセス機能を持たせておく必要がある。 また、動作効率を高めるためには、それら入出力デバイ
スが中央処理装置からは独立して動作するようにしてお
く必要もある。初期のコンピュータ・システムでは、そ
れら入出力デバイスは中央処理装置によって制御されて
いたが、現代の設計はそのような初期のコンピュータ・
システムとは異なり、処理機能をそれらデバイスの中へ
移管しており、それによって、中央処理装置とそれらデ
バイスとが、同時にしかも独立して機能することができ
るようにしている。しかしながら、時にそれらのデバイ
スは、他のデバイスや中央処理装置との間で共用してい
る資源にアクセスしなければならないことがある。例え
ば、主メモリはしばしば、システム・バスを介してアク
セスされる共用資源とされている。この場合、中央処理
装置は、この主メモリに記憶されているデータに対して
演算を行ない、また、幾つかのデバイスが、システムの
外部からこの主メモリの中へ、処理のためのデータを記
憶させるために用いられ、一方、更に別のデバイスが、
データをシステムの外部で利用するために（例えば計算
結果や処理結果をプリントするため等に）この主メモリ
からデータを読み出すために用いられる。
【０００３】中央処理装置の仕事をなるべく妨げないよ
うにするために、ダイレクト・メモリ・アクセス（ＤＭ
Ａ）という名称で知られている技法が用いられており、
それによれば、中央処理装置が介在する必要なく、デバ
イスがメモリからの読み出しやメモリへの書き込みを行
なうことができる。この技法は、メモリ内のデータ記憶
位置のアドレスを、デバイスの中に（あるいは、デバイ
スがそれを介して動作するところのチャネルの中に）記
憶させておき、そのアドレスを利用して、中央処理装置
や他のデバイスがメモリへのアクセスを禁止されている
１回ないし複数回のサイクルの中で、そのメモリをアド
レスするというものである。このＤＭＡプロセスは、い
わゆる割込プロシージャとして行なわれるものであり、
その理由は、このプロセスは、メモリへのアクセスを必
ずしも定期的、周期的に必要とするものではなく、むし
ろ、非同期的に中央システムに割り込むものだからであ
る。この種のプロセスはまた、サイクル・スチーリング
（ｃｙｃｌｅ ｓｔｅａｌｉｎｇ）とも呼ばれている。
うにするために、ダイレクト・メモリ・アクセス（ＤＭ
Ａ）という名称で知られている技法が用いられており、
それによれば、中央処理装置が介在する必要なく、デバ
イスがメモリからの読み出しやメモリへの書き込みを行
なうことができる。この技法は、メモリ内のデータ記憶
位置のアドレスを、デバイスの中に（あるいは、デバイ
スがそれを介して動作するところのチャネルの中に）記
憶させておき、そのアドレスを利用して、中央処理装置
や他のデバイスがメモリへのアクセスを禁止されている
１回ないし複数回のサイクルの中で、そのメモリをアド
レスするというものである。このＤＭＡプロセスは、い
わゆる割込プロシージャとして行なわれるものであり、
その理由は、このプロセスは、メモリへのアクセスを必
ずしも定期的、周期的に必要とするものではなく、むし
ろ、非同期的に中央システムに割り込むものだからであ
る。この種のプロセスはまた、サイクル・スチーリング
（ｃｙｃｌｅ ｓｔｅａｌｉｎｇ）とも呼ばれている。
【０００４】中央処理装置をも含めたあらゆる種類のデ
バイスは、互いに同時にメモリ・バスにアクセスするこ
とはできず、その理由は、もし互いに同時にアクセスし
たならば、個々の信号の識別ができないからである。従
って、複数の資源要求が送出されたならばそれらの要求
に対して、全てのデバイスの夫々の必要条件が満足され
る方法で、アービトレーションが行なわれるようにする
必要がある。即ち、デバイスのうちには、他のデバイス
より高速のデータ速度で動作するものがある。例えば、
ディスク記憶装置は、紙テープ装置よりも高速でデータ
の読み書きを行なうことができる。従って、高速のデバ
イスは、低速のデバイスよりも、より高速で、より頻繁
に、メモリへアクセスする必要がある。それゆえ、複数
のデバイスの間における、アクセスの優先順位を設定し
ておく必要がある。
バイスは、互いに同時にメモリ・バスにアクセスするこ
とはできず、その理由は、もし互いに同時にアクセスし
たならば、個々の信号の識別ができないからである。従
って、複数の資源要求が送出されたならばそれらの要求
に対して、全てのデバイスの夫々の必要条件が満足され
る方法で、アービトレーションが行なわれるようにする
必要がある。即ち、デバイスのうちには、他のデバイス
より高速のデータ速度で動作するものがある。例えば、
ディスク記憶装置は、紙テープ装置よりも高速でデータ
の読み書きを行なうことができる。従って、高速のデバ
イスは、低速のデバイスよりも、より高速で、より頻繁
に、メモリへアクセスする必要がある。それゆえ、複数
のデバイスの間における、アクセスの優先順位を設定し
ておく必要がある。
【０００５】１つのシステムの中の個々のデバイスへの
優先順位の割当は、単に動作速度だけを考慮して行なわ
れるのではない。次のような事態を防止することも必要
である。即ち、１個ないし数個の、優先順位がより高位
にあるデバイスによるアクセスが混み合うことによって
、優先順位がより低位にあるデバイスがはじき出されて
しまい、しかもその程度が、それら低優先順位のデバイ
スが充分なシステム資源へのアクセスが得られないため
に適切な動作ができなかったり、あるいは、しばしば充
分なアクセスが得られないためにデータが失われてしま
うという結果になったりする程になるのを、防止する必
要がある。
優先順位の割当は、単に動作速度だけを考慮して行なわ
れるのではない。次のような事態を防止することも必要
である。即ち、１個ないし数個の、優先順位がより高位
にあるデバイスによるアクセスが混み合うことによって
、優先順位がより低位にあるデバイスがはじき出されて
しまい、しかもその程度が、それら低優先順位のデバイ
スが充分なシステム資源へのアクセスが得られないため
に適切な動作ができなかったり、あるいは、しばしば充
分なアクセスが得られないためにデータが失われてしま
うという結果になったりする程になるのを、防止する必
要がある。
【０００６】固定した優先順位規定をハードウェアに実
装して利用するという方法は、中央処理装置の動作を妨
げることなく、高速でアービトレーションを行なえると
いう利点を持つ。一方、中央処理装置によって制御され
る可変の優先順位規定を利用するという方法は、より柔
軟性に富んだ方法ではあるが、速度が低下し、また、中
央処理装置の介在を必要とする。
装して利用するという方法は、中央処理装置の動作を妨
げることなく、高速でアービトレーションを行なえると
いう利点を持つ。一方、中央処理装置によって制御され
る可変の優先順位規定を利用するという方法は、より柔
軟性に富んだ方法ではあるが、速度が低下し、また、中
央処理装置の介在を必要とする。
【０００７】優先権の割当が固定してしまわないように
するための方法が幾つか開発されており、それらの方法
の中には、複数のデバイスの間で優先権を回り持ちさせ
るという方法や、シリアル・プロシージャまたはポーリ
ング・プロシージャを採用した方法、それにその他の複
雑な方法などもある。
するための方法が幾つか開発されており、それらの方法
の中には、複数のデバイスの間で優先権を回り持ちさせ
るという方法や、シリアル・プロシージャまたはポーリ
ング・プロシージャを採用した方法、それにその他の複
雑な方法などもある。
【０００８】米国特許第４２２９７９１号には、複数個
の互いに独立したアービトレーション回路を用いて、コ
モン・バスへのアクセスを制御するという方法が開示さ
れている。それらアービトレーション回路の各々には、
予め優先順位が割当てられているが、ただし、各アービ
トレーション回路は、他のユニットの動作に影響を及ぼ
すことなく、システムへ加え、またはシステムから抜き
取り、或いはディスエーブルすることができるものとさ
れている。
の互いに独立したアービトレーション回路を用いて、コ
モン・バスへのアクセスを制御するという方法が開示さ
れている。それらアービトレーション回路の各々には、
予め優先順位が割当てられているが、ただし、各アービ
トレーション回路は、他のユニットの動作に影響を及ぼ
すことなく、システムへ加え、またはシステムから抜き
取り、或いはディスエーブルすることができるものとさ
れている。
【０００９】米国特許第４２５７０９５号には、システ
ム・バスの制御権を握っている優先順位がより高位にあ
るデバイスがアイドル状態にある間に、或いはそのデバ
イスがシステム・バス以外のバスにアクセスしている間
に、優先順位がより低位にあるデバイスがシステムにア
クセスし得るようにするアービトレーション回路を備え
た、共用システム・バスが開示されている。
ム・バスの制御権を握っている優先順位がより高位にあ
るデバイスがアイドル状態にある間に、或いはそのデバ
イスがシステム・バス以外のバスにアクセスしている間
に、優先順位がより低位にあるデバイスがシステムにア
クセスし得るようにするアービトレーション回路を備え
た、共用システム・バスが開示されている。
【００１０】米国特許第４４９９５３８号には、複数の
アクセス要求の間の並行的且つ非同期的なアービトレー
ションであって、固定優先順位方式とすることもでき、
周期的順次優先方式とすることもでき、また、それらの
折衷方式とすることもできるアービトレーションが開示
されている。
アクセス要求の間の並行的且つ非同期的なアービトレー
ションであって、固定優先順位方式とすることもでき、
周期的順次優先方式とすることもでき、また、それらの
折衷方式とすることもできるアービトレーションが開示
されている。
【００１１】米国特許第４７１６５２３号には、データ
転送をＤＭＡモードと割込駆動式モードとのいずれのモ
ードにもすることのできる、プログラム選択式としたデ
ータ転送モードが開示されている。ＤＭＡ要求とキャラ
クタ割込要求との間でアービトレーションが行なわれ、
それによって、制御権がＤＭＡコントローラか、または
キャラクタ割込コントローラかの、いずれかに渡される
ようにしている。
転送をＤＭＡモードと割込駆動式モードとのいずれのモ
ードにもすることのできる、プログラム選択式としたデ
ータ転送モードが開示されている。ＤＭＡ要求とキャラ
クタ割込要求との間でアービトレーションが行なわれ、
それによって、制御権がＤＭＡコントローラか、または
キャラクタ割込コントローラかの、いずれかに渡される
ようにしている。
【００１２】米国特許第４４１８９７４号には、割当て
るべき複数の優先順位値を所定の複数の記憶位置に記憶
しておくようにした優先権システムであって、それら記
憶位置を周期的にアドレスして、それら割当てるべき優
先順位値と共に記憶されている情報に基づいて優先権を
授与するというアドレス方式を備えた、優先権システム
が開示されている。
るべき複数の優先順位値を所定の複数の記憶位置に記憶
しておくようにした優先権システムであって、それら記
憶位置を周期的にアドレスして、それら割当てるべき優
先順位値と共に記憶されている情報に基づいて優先権を
授与するというアドレス方式を備えた、優先権システム
が開示されている。
【００１３】本発明は、ソフトウェアのみで構成された
システムの欠点と、ハードウェアのみで構成されたシス
テムの欠点とのいずれをも、それら両種のシステムの利
点を組み合わせることによって、除去したものである。 本発明は更に、高優先順位の要求送出元に対して授与さ
れるアクセス権の連続授与回数を制限することによって
、低速の、低優先順位の要求送出元が締め出されたまま
になってしまうという問題を解決するものである。
システムの欠点と、ハードウェアのみで構成されたシス
テムの欠点とのいずれをも、それら両種のシステムの利
点を組み合わせることによって、除去したものである。 本発明は更に、高優先順位の要求送出元に対して授与さ
れるアクセス権の連続授与回数を制限することによって
、低速の、低優先順位の要求送出元が締め出されたまま
になってしまうという問題を解決するものである。
【００１４】本発明は、複数の要求送出元に対して同一
の優先順位の割当てを行なえ、また、衝突を解消するこ
とができ、更には、要求送出元の連続したアクセスの回
数に限界を与えることができ、しかもこれら全てを１回
の要求／授与サイクルの間に行なうことのできる能力を
有するものである。
の優先順位の割当てを行なえ、また、衝突を解消するこ
とができ、更には、要求送出元の連続したアクセスの回
数に限界を与えることができ、しかもこれら全てを１回
の要求／授与サイクルの間に行なうことのできる能力を
有するものである。
【００１５】
【課題を解決するための手段】本発明によれば、システ
ムが、アクセス優先順位を割当てると共に、それに対応
させたバンプ値を設定する。複数のアクセス要求を受け
取ったときには、それら複数の要求の間のアービトレー
ションを、割当てられている優先順位と、バンプ値と、
受け取ったアクセス要求とに応じて行なう。ある高優先
順位のアクセス要求に対してアクセス権を授与したなら
ば、それに続く、バンプ値によって設定された回数の連
続するアクセス権授与が行なわれている間、その要求送
出元からの要求をオフ状態に保持する。２回以上の連続
した要求／授与サイクルに亙って行なわれるアクセスが
必要とされた場合には、必要なだけの長さに亙って、優
先順位に基づいたアクセスが継続されるようにすること
もできる。
ムが、アクセス優先順位を割当てると共に、それに対応
させたバンプ値を設定する。複数のアクセス要求を受け
取ったときには、それら複数の要求の間のアービトレー
ションを、割当てられている優先順位と、バンプ値と、
受け取ったアクセス要求とに応じて行なう。ある高優先
順位のアクセス要求に対してアクセス権を授与したなら
ば、それに続く、バンプ値によって設定された回数の連
続するアクセス権授与が行なわれている間、その要求送
出元からの要求をオフ状態に保持する。２回以上の連続
した要求／授与サイクルに亙って行なわれるアクセスが
必要とされた場合には、必要なだけの長さに亙って、優
先順位に基づいたアクセスが継続されるようにすること
もできる。
【００１６】
【実施例】以下に示す定義は、好適実施例の説明をより
明瞭に且つ簡明にするために提示するものである。
明瞭に且つ簡明にするために提示するものである。
【００１７】バス・マスタとは、それが関係している少
なくとも１つのバスにアクセスしてそのバスを制御する
能力を備えた回路であって、しかも、システムの処理装
置が介在しなくとも、バスにアクセスして、例えばシス
テム・メモリと入出力デバイスとの間のデータ交換のた
めのダイレクト・メモリ転送（ＤＭＡ）等の、適切な動
作を行なうことのできる回路のことである。
なくとも１つのバスにアクセスしてそのバスを制御する
能力を備えた回路であって、しかも、システムの処理装
置が介在しなくとも、バスにアクセスして、例えばシス
テム・メモリと入出力デバイスとの間のデータ交換のた
めのダイレクト・メモリ転送（ＤＭＡ）等の、適切な動
作を行なうことのできる回路のことである。
【００１８】スター・アービトレーションとは、複数の
アクセス要求を並列的に受け取り、そして、互いに並列
な幾つかの要求のうちの１つにアクセス権を授与する、
優先権要求システムであって、そのアクセス権の授与は
、最高優先順位の要求送出元に対して授与するようにし
たものもあり、或いは、その他の何らかの規定に従って
決定した要求送出元に対して授与するようにしたものも
ある。
アクセス要求を並列的に受け取り、そして、互いに並列
な幾つかの要求のうちの１つにアクセス権を授与する、
優先権要求システムであって、そのアクセス権の授与は
、最高優先順位の要求送出元に対して授与するようにし
たものもあり、或いは、その他の何らかの規定に従って
決定した要求送出元に対して授与するようにしたものも
ある。
【００１９】以下に説明するスター・アービトレーショ
ン・システムは、４個のバス・マスタを備えたシステム
である。それらのバス・マスタは、バスの制御権を獲得
するために互いに競争するものであり、競争に参加する
バス・マスタの組み合わせには、あらゆる組み合わせが
あり得る。バス・マスタの個数をこのように４個に限っ
たのは、システムの説明を理解し易くするためであるが
、ただしこのシステムは、任意の個数のバス・マスタを
含むように拡張することのできるものである。以下の説
明で使用する記号による表記法は、４個以上の要求送出
元を含むように拡張したシステムについても明瞭に理解
できるようにし、そして説明自体も理解し易くする表記
法としてある。更に、以下に説明するものはバスのアク
セスのためのシステムであるが、ただしそれは、広く一
般的にシステム資源へのアクセスを要求する複数の要求
送出元を有する、その他のシステムにも応用可能なもの
である。
ン・システムは、４個のバス・マスタを備えたシステム
である。それらのバス・マスタは、バスの制御権を獲得
するために互いに競争するものであり、競争に参加する
バス・マスタの組み合わせには、あらゆる組み合わせが
あり得る。バス・マスタの個数をこのように４個に限っ
たのは、システムの説明を理解し易くするためであるが
、ただしこのシステムは、任意の個数のバス・マスタを
含むように拡張することのできるものである。以下の説
明で使用する記号による表記法は、４個以上の要求送出
元を含むように拡張したシステムについても明瞭に理解
できるようにし、そして説明自体も理解し易くする表記
法としてある。更に、以下に説明するものはバスのアク
セスのためのシステムであるが、ただしそれは、広く一
般的にシステム資源へのアクセスを要求する複数の要求
送出元を有する、その他のシステムにも応用可能なもの
である。
【００２０】本発明にかかるスター・アービトレーショ
ン・システムは、それが接続された処理装置が設定する
ことのできる、複数のプログラム可能な変数（ｖａｒｉ
ａｂｌｅｓ）を有するものである。それらプログラム可
能な特徴（ｆｅａｔｕｒｅｓ）には、バス・マスタの各
々に割当てるための優先順位割当値や、バス・ロック機
能を制御する、バス・マスタの各々に対応させるバンプ
値が含まれる。このシステムは、２個以上のバス・マス
タに対して同一の優先順位を割当てていることに起因す
る衝突を解消することも、可能なものである。
ン・システムは、それが接続された処理装置が設定する
ことのできる、複数のプログラム可能な変数（ｖａｒｉ
ａｂｌｅｓ）を有するものである。それらプログラム可
能な特徴（ｆｅａｔｕｒｅｓ）には、バス・マスタの各
々に割当てるための優先順位割当値や、バス・ロック機
能を制御する、バス・マスタの各々に対応させるバンプ
値が含まれる。このシステムは、２個以上のバス・マス
タに対して同一の優先順位を割当てていることに起因す
る衝突を解消することも、可能なものである。
【００２１】バンプ値は、優先順位がより高位にあるバ
ス・マスタが、バスへのアクセスを要求している他のバ
ス・マスタに譲らねばならない要求／授与サイクルの回
数を定めた値である。
ス・マスタが、バスへのアクセスを要求している他のバ
ス・マスタに譲らねばならない要求／授与サイクルの回
数を定めた値である。
【００２２】以下の説明においては、バス・マスタの個
数は４個に限定されている。また、それらの各々をＡ、
Ｂ、Ｃ、Ｄの記号で表わすと共に、それらを総括的にＸ
で表わしている。それらバス・マスタの各々は、個別の
要求ラインＲＥＱＸと、個別の授与ラインＧＮＴＸとを
備えている。それらバス・マスタの各々には優先順位値
ＰＸ（１、０） が割当てられており、この優先順位値
は２ビットの２進数である。１０進数の「０」に相当す
る「００」という値で最高の優先順位を表わすようにし
ており、また、１０進数の「３」に相当する「１１」と
いう値が、最低の優先順位を表わす値としてある。バス
・マスタに割当てるこれら優先順位値は、互いに同一の
値がないようにする必要はない。即ち、異なったバス・
マスタに対して同一の優先順位値を割当てても良い。
数は４個に限定されている。また、それらの各々をＡ、
Ｂ、Ｃ、Ｄの記号で表わすと共に、それらを総括的にＸ
で表わしている。それらバス・マスタの各々は、個別の
要求ラインＲＥＱＸと、個別の授与ラインＧＮＴＸとを
備えている。それらバス・マスタの各々には優先順位値
ＰＸ（１、０） が割当てられており、この優先順位値
は２ビットの２進数である。１０進数の「０」に相当す
る「００」という値で最高の優先順位を表わすようにし
ており、また、１０進数の「３」に相当する「１１」と
いう値が、最低の優先順位を表わす値としてある。バス
・マスタに割当てるこれら優先順位値は、互いに同一の
値がないようにする必要はない。即ち、異なったバス・
マスタに対して同一の優先順位値を割当てても良い。
【００２３】更に、バス・マスタの各々には、バンプ値
（降格値）ＢＸ（１、０） を割当ててあり、ここでは
説明を分かり易くするために、この値も２ビットの２進
数値としてある。あるバス・マスタに割当てたバンプ値
は、その他のバス・マスタからの要求が係属中である場
合に限って当該バス・マスタがその他のバス・マスタに
譲らねばならない要求／授与サイクルの回数を定めたも
のである。
（降格値）ＢＸ（１、０） を割当ててあり、ここでは
説明を分かり易くするために、この値も２ビットの２進
数値としてある。あるバス・マスタに割当てたバンプ値
は、その他のバス・マスタからの要求が係属中である場
合に限って当該バス・マスタがその他のバス・マスタに
譲らねばならない要求／授与サイクルの回数を定めたも
のである。
【００２４】それら優先順位値並びにバンプ値は、処理
装置バスを介して制御処理装置から供給される。２相ク
ロックを用いてタイミングを取るようにしており、また
、マルチ・レベルのロジック・ネットワークを用いるこ
とにより、要求に応えて授与した優先権が１回の要求／
授与サイクルの中だけで完結するように、このシステム
は構成されている。
装置バスを介して制御処理装置から供給される。２相ク
ロックを用いてタイミングを取るようにしており、また
、マルチ・レベルのロジック・ネットワークを用いるこ
とにより、要求に応えて授与した優先権が１回の要求／
授与サイクルの中だけで完結するように、このシステム
は構成されている。
【００２５】優先順位値ＰＸとバンプ値ＢＸとは、２ビ
ットの値であるとして説明しているが、これらの値は任
意の個数のビットへと拡張することができる。優先権要
求に応えてＸに優先権が授与されたならば、信号ＧＰＸ
がセット状態にされ、そしてこの信号ＧＰＸは、バンプ
値ＢＸ（１、０） によって示されている回数の要求／
授与サイクルの間、そのままセット状態に保持される。 信号ＧＰＸがセット状態とされると、それによって、当
該信号に対応したバス・マスタＸの優先順位値が順位１
つ分降格（即ちバンプ・ダウン）されたのと（例えばレ
ベル０からレベル１へ降格されたのと）同じ効果が得ら
れる。 別のバス・マスタがバスの制御権を獲得したならば、こ
のバンプ値は毎回の要求／授与サイクルごとにデクリメ
ントされてついには「０」になり、それによって、この
バンプ値が割当てられているバス・マスタは再びバスの
制御権を獲得できるようになり、また、そのときには、
アクセスを要求している他のバス・マスタも同一の優先
順位にまで降格されている。換言すれば、このバンプ値
は、個々のバス・マスタが行なう連続したアクセスの間
に、そのバス・マスタ以外のバス・マスタがバスの制御
権を獲得することができる、要求／授与サイクルの回数
を定めたものである。このＢＸの値は、１） 新たに別
のバス・マスタがバスの制御権を獲得したときには、デ
クリメントされ、２） いずれのバス・マスタもバスの
制御権を要求しなかったときには、「０」に設定され、
そして、３） このＢＸの値が割当てられているバス・
マスタがバスの制御権を獲得したときには、このＢＸの
初期値に設定される。
ットの値であるとして説明しているが、これらの値は任
意の個数のビットへと拡張することができる。優先権要
求に応えてＸに優先権が授与されたならば、信号ＧＰＸ
がセット状態にされ、そしてこの信号ＧＰＸは、バンプ
値ＢＸ（１、０） によって示されている回数の要求／
授与サイクルの間、そのままセット状態に保持される。 信号ＧＰＸがセット状態とされると、それによって、当
該信号に対応したバス・マスタＸの優先順位値が順位１
つ分降格（即ちバンプ・ダウン）されたのと（例えばレ
ベル０からレベル１へ降格されたのと）同じ効果が得ら
れる。 別のバス・マスタがバスの制御権を獲得したならば、こ
のバンプ値は毎回の要求／授与サイクルごとにデクリメ
ントされてついには「０」になり、それによって、この
バンプ値が割当てられているバス・マスタは再びバスの
制御権を獲得できるようになり、また、そのときには、
アクセスを要求している他のバス・マスタも同一の優先
順位にまで降格されている。換言すれば、このバンプ値
は、個々のバス・マスタが行なう連続したアクセスの間
に、そのバス・マスタ以外のバス・マスタがバスの制御
権を獲得することができる、要求／授与サイクルの回数
を定めたものである。このＢＸの値は、１） 新たに別
のバス・マスタがバスの制御権を獲得したときには、デ
クリメントされ、２） いずれのバス・マスタもバスの
制御権を要求しなかったときには、「０」に設定され、
そして、３） このＢＸの値が割当てられているバス・
マスタがバスの制御権を獲得したときには、このＢＸの
初期値に設定される。
【００２６】２個のバス・マスタに対して同一の優先順
位が割当てられており、そのために衝突が発生したとき
には、優先権はアルファベット順に従って授与される。 即ち、ＡはＢに優先し、ＢはＣに優先し、以下同様であ
る。このような決定がなされるようにするためには、夫
々の要求ラインを本ロジックに接続する際の接続位置を
適当に定めるようにすれば良い。
位が割当てられており、そのために衝突が発生したとき
には、優先権はアルファベット順に従って授与される。 即ち、ＡはＢに優先し、ＢはＣに優先し、以下同様であ
る。このような決定がなされるようにするためには、夫
々の要求ラインを本ロジックに接続する際の接続位置を
適当に定めるようにすれば良い。
【００２７】２種類のプログラム可能な動作モードが用
意されている。その１つはノンオーバラップ・モード（
ＡＣＭＯＤＥ＝１のとき）であり、これは、処理装置が
バスをより頻繁にアクセスすることができるモードであ
る。もう１つはオーバラップ・モード（ＡＣＭＯＤＥ＝
０のとき）であり、これは、連続して到来する優先権要
求をより効率的に処理することのできるモードである。 モードの設定は、処理装置によるメモリへのアクセスが
多数回行なわれることになると予想されるか、或いは、
多数の優先権要求が送出されることになるか、に応じて
行なうようにすれば良く、後者のようになるのは、例え
ば、ページ・バッファのように大量のデータのロードが
行なわれる場合等である。
意されている。その１つはノンオーバラップ・モード（
ＡＣＭＯＤＥ＝１のとき）であり、これは、処理装置が
バスをより頻繁にアクセスすることができるモードであ
る。もう１つはオーバラップ・モード（ＡＣＭＯＤＥ＝
０のとき）であり、これは、連続して到来する優先権要
求をより効率的に処理することのできるモードである。 モードの設定は、処理装置によるメモリへのアクセスが
多数回行なわれることになると予想されるか、或いは、
多数の優先権要求が送出されることになるか、に応じて
行なうようにすれば良く、後者のようになるのは、例え
ば、ページ・バッファのように大量のデータのロードが
行なわれる場合等である。
【００２８】以下の説明において、「＆」は論理積演算
（ＡＮＤ）を表わし、「ｖ」は論理和演算（ＯＲ）を表
わし、「＠」は排他的論理和演算（Ｅｘｃｌｕｓｉｖｅ
−ＯＲ）を表わし、また、「’」は論理否定演算（ＮＯ
Ｔ）を表わす。
（ＡＮＤ）を表わし、「ｖ」は論理和演算（ＯＲ）を表
わし、「＠」は排他的論理和演算（Ｅｘｃｌｕｓｉｖｅ
−ＯＲ）を表わし、また、「’」は論理否定演算（ＮＯ
Ｔ）を表わす。
【００２９】本好適実施例においては、文字「Ｘ」によ
って複数の変数識別子Ａ、Ｂ、Ｃ、及びＤを表わすよう
にしている。例えばＲＥＱＸは、４つの信号、ＲＥＱＡ
、ＲＥＱＢ、ＲＥＱＣ、及びＲＥＱＤを表わしている。 これによって、完全に一般化された、任意の個数の変数
識別子を包含する表記法を使用することが可能となって
いる。例えば、要求優先順位を８段階とする必要がある
実施例であれば、ＲＥＱＸによって、ＲＥＱＡからＲＥ
ＱＨまでを表わすことができる。優先順位値とバンプ値
とについても、２ビット以上（２進数）のビット数を採
用することができる。ここで用いる表記法は更に、本発
明をより容易に理解し得るようにもするものである。
って複数の変数識別子Ａ、Ｂ、Ｃ、及びＤを表わすよう
にしている。例えばＲＥＱＸは、４つの信号、ＲＥＱＡ
、ＲＥＱＢ、ＲＥＱＣ、及びＲＥＱＤを表わしている。 これによって、完全に一般化された、任意の個数の変数
識別子を包含する表記法を使用することが可能となって
いる。例えば、要求優先順位を８段階とする必要がある
実施例であれば、ＲＥＱＸによって、ＲＥＱＡからＲＥ
ＱＨまでを表わすことができる。優先順位値とバンプ値
とについても、２ビット以上（２進数）のビット数を採
用することができる。ここで用いる表記法は更に、本発
明をより容易に理解し得るようにもするものである。
【００３０】２つのタイム・パルスＴ１とＴ２とが交互
に発生されるようにしてあり、これらのパルスによって
、タイミングを取るための２相クロックを構成している
。
に発生されるようにしてあり、これらのパルスによって
、タイミングを取るための２相クロックを構成している
。
【００３１】図１は、アービトレーション・ネットワー
クのロジック図を示すものである。バス・ラッチ１０１
は複数のフリップフロップから構成されており、ＳＴＡ
ＲＴ信号（開始信号）を、ＡＮＤゲート１０３を介して
タイム・パルスＴ１によってゲーティングして得られる
出力信号に応答して、処理装置のバスから供給されてい
るビットがこのバス・ラッチ１０１に記憶されるように
しており、この記憶動作によってプロセスが開始される
。ＡＮＤゲート１０３から出力されるその出力信号は、
更に、制御ロジックによって、ＲＳＴ信号としても利用
される。
クのロジック図を示すものである。バス・ラッチ１０１
は複数のフリップフロップから構成されており、ＳＴＡ
ＲＴ信号（開始信号）を、ＡＮＤゲート１０３を介して
タイム・パルスＴ１によってゲーティングして得られる
出力信号に応答して、処理装置のバスから供給されてい
るビットがこのバス・ラッチ１０１に記憶されるように
しており、この記憶動作によってプロセスが開始される
。ＡＮＤゲート１０３から出力されるその出力信号は、
更に、制御ロジックによって、ＲＳＴ信号としても利用
される。
【００３２】ここに説明する実施例では、８個のビット
（１個のバス・マスタにつき２ビットづつ）によって複
数のバンプ値を形成するようにしており、それらのバン
プ値はマルチプレクサ１０５を介してゲーティングされ
、８ビットのレジスタ１０９へ入力される。更に詳しく
説明すると、レジスタ１０１に記憶されたビットは、そ
こからマルチプレクサ１０５を介して、タイム・パルス
Ｔ２によってゲーティングされて、このレジスタ１０９
へ入力される。またこれと同時に、複数の優先順位割当
値を表わす８個のビットが、ゲーティングされてレジス
タ１１１へ入力される。タイム・パルスＴ１の発生時に
、レジスタ１０９の内容はゲーティングされてレジスタ
１１９へ入力され、また、レジスタ１１１の内容はゲー
ティングされてレジスタ１１５へ入力される。
（１個のバス・マスタにつき２ビットづつ）によって複
数のバンプ値を形成するようにしており、それらのバン
プ値はマルチプレクサ１０５を介してゲーティングされ
、８ビットのレジスタ１０９へ入力される。更に詳しく
説明すると、レジスタ１０１に記憶されたビットは、そ
こからマルチプレクサ１０５を介して、タイム・パルス
Ｔ２によってゲーティングされて、このレジスタ１０９
へ入力される。またこれと同時に、複数の優先順位割当
値を表わす８個のビットが、ゲーティングされてレジス
タ１１１へ入力される。タイム・パルスＴ１の発生時に
、レジスタ１０９の内容はゲーティングされてレジスタ
１１９へ入力され、また、レジスタ１１１の内容はゲー
ティングされてレジスタ１１５へ入力される。
【００３３】更にそれと同じＴ１のタイム・パルスによ
って、４ビットのレジスタ１１７の中へ、活性状態にあ
る優先権要求信号、ＲＥＱＡ、ＲＥＱＢ、ＲＥＱＣ、ま
たはＲＥＱＤが記憶される。これらの信号は総括的にＲ
ＥＱＸで表わしてある。またこれらの信号の論理和（Ｏ
Ｒ）を取ることによって信号ＶＲＥＱＸが発生され、こ
の信号ＶＲＥＱＸは、制御ロジックによって使用される
信号である。
って、４ビットのレジスタ１１７の中へ、活性状態にあ
る優先権要求信号、ＲＥＱＡ、ＲＥＱＢ、ＲＥＱＣ、ま
たはＲＥＱＤが記憶される。これらの信号は総括的にＲ
ＥＱＸで表わしてある。またこれらの信号の論理和（Ｏ
Ｒ）を取ることによって信号ＶＲＥＱＸが発生され、こ
の信号ＶＲＥＱＸは、制御ロジックによって使用される
信号である。
【００３４】タイム・パルスＴ１の発生時刻とそれに続
くタイム・パルスＴ２の発生時刻との間に、レジスタ１
１５、レジスタ１１７、及びレジスタ１１９からの信号
は、４つのレベルから成る組合せロジックを通過する。 この組合せロジックの第４レベル１２７からは、タイミ
ング信号ＰＧＮＴによってゲーティングされて、新たな
優先権授与信号が送出される。組合せロジックの第４レ
ベルから出力されるこの出力信号は、タイム・パルスＴ
２によってゲーティングされて、フリップフロップ１３
１、１３３、１３５、及び１３７へ入力される。
くタイム・パルスＴ２の発生時刻との間に、レジスタ１
１５、レジスタ１１７、及びレジスタ１１９からの信号
は、４つのレベルから成る組合せロジックを通過する。 この組合せロジックの第４レベル１２７からは、タイミ
ング信号ＰＧＮＴによってゲーティングされて、新たな
優先権授与信号が送出される。組合せロジックの第４レ
ベルから出力されるこの出力信号は、タイム・パルスＴ
２によってゲーティングされて、フリップフロップ１３
１、１３３、１３５、及び１３７へ入力される。
【００３５】組合せロジックの第１レベル１２１は、バ
ンプ値のビットＢＸ（１、０） とＲＥＱＸ信号のビッ
トとを結合し、それによってＸＲＥＱで表わされる４つ
の出力信号を発生するものである。即ち、 ＸＲＥＱ ＝ ＲＥＱＸ ＆ （ＧＰＸ
＆ ＬＲ）’ であり、
（ １）ここで、ＧＰＸ ＝ ＢＸ１ ｖ
ＢＸ０、 且つ、
（ ２） Ｌ
Ｒ ＝ ｖ（ＲＥＱＸ ＆ ＧＰＸ’） である。
（ ３）
ンプ値のビットＢＸ（１、０） とＲＥＱＸ信号のビッ
トとを結合し、それによってＸＲＥＱで表わされる４つ
の出力信号を発生するものである。即ち、 ＸＲＥＱ ＝ ＲＥＱＸ ＆ （ＧＰＸ
＆ ＬＲ）’ であり、
（ １）ここで、ＧＰＸ ＝ ＢＸ１ ｖ
ＢＸ０、 且つ、
（ ２） Ｌ
Ｒ ＝ ｖ（ＲＥＱＸ ＆ ＧＰＸ’） である。
（ ３）
【００３６】論理式の左辺が「Ｘ」を含んでいる場合に
は、その論理式の右辺を成している部分の評価をするに
際して、そのＸに論理変数識別子Ａ、Ｂ、Ｃ、及びＤを
次々と代入しつつ、その評価を４回繰り返して実行する
ことを表わしている。
は、その論理式の右辺を成している部分の評価をするに
際して、そのＸに論理変数識別子Ａ、Ｂ、Ｃ、及びＤを
次々と代入しつつ、その評価を４回繰り返して実行する
ことを表わしている。
【００３７】例えば、式（１）は４つの論理信号が発生
されることを表わしており、それら４つの信号はＡＲＥ
Ｑ、ＢＲＥＱ、ＣＲＥＱ、及びＤＲＥＱである。これら
信号成分の各々は、同一の変数識別子を式（１）の右辺
に代入することによって導出される。例えば、ＡＲＥＱ
＝ ＲＥＱＡ ＆ （ＧＰＡ ＆ ＬＲ）’、ＢＲＥ
Ｑ ＝ ＲＥＱＢ ＆ （ＧＰＢ ＆ ＬＲ）’、以下
同様である。
されることを表わしており、それら４つの信号はＡＲＥ
Ｑ、ＢＲＥＱ、ＣＲＥＱ、及びＤＲＥＱである。これら
信号成分の各々は、同一の変数識別子を式（１）の右辺
に代入することによって導出される。例えば、ＡＲＥＱ
＝ ＲＥＱＡ ＆ （ＧＰＡ ＆ ＬＲ）’、ＢＲＥ
Ｑ ＝ ＲＥＱＢ ＆ （ＧＰＢ ＆ ＬＲ）’、以下
同様である。
【００３８】ＬＲを得るための式（３）は、その左辺に
は「Ｘ」という変数識別子は含まれていないが、その右
辺の部分に「Ｘ」が使われている。この式（３）に用い
られている表記法は、Ｘの値であるＡ、Ｂ、Ｃ、及びＤ
の全てについて、括弧の中の項の論理和（ＯＲ）を取る
ことを表わしている。即ち、ＬＲ ＝ （ＲＥＱＡ ＆
ＧＰＡ’） ｖ （ＲＥＱＢ ＆ ＧＰＢ’） ｖ
（ＲＥＱＣ ＆ ＧＰＣ’） ｖ （ＲＥＱＤ ＆ Ｇ
ＰＤ’）である。
は「Ｘ」という変数識別子は含まれていないが、その右
辺の部分に「Ｘ」が使われている。この式（３）に用い
られている表記法は、Ｘの値であるＡ、Ｂ、Ｃ、及びＤ
の全てについて、括弧の中の項の論理和（ＯＲ）を取る
ことを表わしている。即ち、ＬＲ ＝ （ＲＥＱＡ ＆
ＧＰＡ’） ｖ （ＲＥＱＢ ＆ ＧＰＢ’） ｖ
（ＲＥＱＣ ＆ ＧＰＣ’） ｖ （ＲＥＱＤ ＆ Ｇ
ＰＤ’）である。
【００３９】組合せロジックの第１レベル１２１からの
、ＸＲＥＱで表わされるそれら複数の信号は、この組合
せロジックの続く２つのレベル１２３と１２５とへ、そ
れらの入力信号として供給される。
、ＸＲＥＱで表わされるそれら複数の信号は、この組合
せロジックの続く２つのレベル１２３と１２５とへ、そ
れらの入力信号として供給される。
【００４０】ＸＲＥＱで表わされるそれら複数の信号は
更に、それらの論理和（ＯＲ）が取られ、それによって
ＶＸＲＥＱ信号が発生される。このＶＸＲＥＱ信号はコ
ントローラへ供給されて、後に詳述するようにして用い
られる。
更に、それらの論理和（ＯＲ）が取られ、それによって
ＶＸＲＥＱ信号が発生される。このＶＸＲＥＱ信号はコ
ントローラへ供給されて、後に詳述するようにして用い
られる。
【００４１】組合せロジックの第２レベル１２３は、Ｘ
ＲＥＱで表わされる複数の信号と、ＰＸ（１、０） で
表わされる複数の優先順位信号とを組み合わせて、４つ
の出力信号ＧＮＴ（０−３） を発生させており、これ
は次のとおりである。 ＧＮＴ０ ＝ ＲＥＱ０、
（ ４） ＧＮＴ１ ＝
ＲＥＱ１ ＆ ＲＥＱ０’、
（ ５）
ＧＮＴ２ ＝ ＲＥＱ２ ＆ （ＲＥＱ１
ｖ ＲＥＱ０）’、
（ ６） ＧＮＴ３ ＝ Ｒ
ＥＱ３ ＆ （ＲＥＱ２ ｖ ＲＥＱ１ ｖ ＲＥＱ０
）’、 （ ７）ここ
で、ＲＥＱｎ ＝ ｖ（ＸＲＥＱ ＆ ＰＸ（１、０）
＝ｎ）、ｎ＝０、１、２、３ である。 （
８）
ＲＥＱで表わされる複数の信号と、ＰＸ（１、０） で
表わされる複数の優先順位信号とを組み合わせて、４つ
の出力信号ＧＮＴ（０−３） を発生させており、これ
は次のとおりである。 ＧＮＴ０ ＝ ＲＥＱ０、
（ ４） ＧＮＴ１ ＝
ＲＥＱ１ ＆ ＲＥＱ０’、
（ ５）
ＧＮＴ２ ＝ ＲＥＱ２ ＆ （ＲＥＱ１
ｖ ＲＥＱ０）’、
（ ６） ＧＮＴ３ ＝ Ｒ
ＥＱ３ ＆ （ＲＥＱ２ ｖ ＲＥＱ１ ｖ ＲＥＱ０
）’、 （ ７）ここ
で、ＲＥＱｎ ＝ ｖ（ＸＲＥＱ ＆ ＰＸ（１、０）
＝ｎ）、ｎ＝０、１、２、３ である。 （
８）
【００４２】 式（８）は、ＸＲＥＱと、復号化
することによって指定されたｎの値になる優先順位ビッ
トＰＸ（１、０） との間の、論理積（ＡＮＤ）である
複数の値の、論理和（ＯＲ）を取るものであると解釈で
きる。例えば、 ＲＥＱ０ ＝ ｖ（ＸＲＥＱ ＆ ＰＸ１
’ ＆ ＰＸ０’）
（ ９） ＝
ｖ（ＸＲＥＱ ＆ （ＰＸ１ ｖ ＰＸ０）’）
（１０
）式（１０）は、ド・モルガンの公式を用いて式（９）
から導出したものである。
することによって指定されたｎの値になる優先順位ビッ
トＰＸ（１、０） との間の、論理積（ＡＮＤ）である
複数の値の、論理和（ＯＲ）を取るものであると解釈で
きる。例えば、 ＲＥＱ０ ＝ ｖ（ＸＲＥＱ ＆ ＰＸ１
’ ＆ ＰＸ０’）
（ ９） ＝
ｖ（ＸＲＥＱ ＆ （ＰＸ１ ｖ ＰＸ０）’）
（１０
）式（１０）は、ド・モルガンの公式を用いて式（９）
から導出したものである。
【００４３】式（８）の別の例として、ｎ＝２とした例
を挙げると、 ＲＥＱ２ ＝ （ＡＲＥＱ ＆ （ＰＡ１’ ｖ ＰＡ
０）’） ｖ（ＢＲＥＱ ＆ （ＰＢ１’ ｖ ＰＢ０
）’） ｖ（ＣＲＥＱ ＆ （ＰＣ１’ ｖ ＰＣ０）
’） ｖ（ＤＲＥＱ ＆ （ＰＤ１’ ｖ ＰＤ０）’
） となる。 （１１）
を挙げると、 ＲＥＱ２ ＝ （ＡＲＥＱ ＆ （ＰＡ１’ ｖ ＰＡ
０）’） ｖ（ＢＲＥＱ ＆ （ＰＢ１’ ｖ ＰＢ０
）’） ｖ（ＣＲＥＱ ＆ （ＰＣ１’ ｖ ＰＣ０）
’） ｖ（ＤＲＥＱ ＆ （ＰＤ１’ ｖ ＰＤ０）’
） となる。 （１１）
【００４４】式（４
）から式（７）までは、以下のように一般化することが
できる。 ＧＮＴｎ ＝ ＲＥＱｎ ＆ ｖ（ＲＥＱｉ）’ ただ
し ｉ＝０、１、．．．、ｎ−１ である。
）から式（７）までは、以下のように一般化することが
できる。 ＧＮＴｎ ＝ ＲＥＱｎ ＆ ｖ（ＲＥＱｉ）’ ただ
し ｉ＝０、１、．．．、ｎ−１ である。
【００４５】組合せロジックの第３レベル１２５では、
ＸＲＥＱ、ＧＮＴ（０−３） 、それにＰＸ（０、１）
で表わされる信号が組み合わされて、ＸＧＮＴで表わ
される４つの出力信号が発生され、これは以下のように
して行なわれる。 ＸＧＮＴ ＝ ＸＲＥＱ ＆ ｖ（ＧＮＴ
ｎ ＆ ＰＸ（１、０）＝ｎ）
（１２）
ＸＲＥＱ、ＧＮＴ（０−３） 、それにＰＸ（０、１）
で表わされる信号が組み合わされて、ＸＧＮＴで表わ
される４つの出力信号が発生され、これは以下のように
して行なわれる。 ＸＧＮＴ ＝ ＸＲＥＱ ＆ ｖ（ＧＮＴ
ｎ ＆ ＰＸ（１、０）＝ｎ）
（１２）
【００４６】これらの、Ｘ
ＧＮＴで表わされる複数の信号が、制御信号ＰＧＮＴ（
この制御信号ＰＧＮＴについては後に詳述する）によっ
てゲーティングされることによって、最終的な優先権授
与信号であるＧＮＴＸ信号が発生され、このＧＮＴＸ信
号は、タイム・パルスＴ２の発生時に、複数のフリップ
フロップ１３１、１３３、１３５、または１３７のうち
の該当するフリップフロップに記憶される。優先権授与
信号は以下のようにして発生される。 ＧＮＴＸ ＝ ＰＧＮＴ ＆ ＸＧＮＴ
＆ （ｖ（ＹＧＮＴ））’、ただし Ｙ＝Ａ、Ｂ、．．
．、Ｘ−１ （１３）ここでＹは、Ｘの代わりをする
代用変数、即ちダミー変数であり、Ｘの１つ手前までの
複数個の論理変数識別子の論理和（ＯＲ）を取った値を
表わすために使用している。例を挙げるならば、 ＧＮＴＣ ＝ ＰＧＮＴ ＆ ＣＧＮＴ
＆ （ＡＧＮＴ ｖ ＢＧＮＴ）’ である。
（１４）
ＧＮＴで表わされる複数の信号が、制御信号ＰＧＮＴ（
この制御信号ＰＧＮＴについては後に詳述する）によっ
てゲーティングされることによって、最終的な優先権授
与信号であるＧＮＴＸ信号が発生され、このＧＮＴＸ信
号は、タイム・パルスＴ２の発生時に、複数のフリップ
フロップ１３１、１３３、１３５、または１３７のうち
の該当するフリップフロップに記憶される。優先権授与
信号は以下のようにして発生される。 ＧＮＴＸ ＝ ＰＧＮＴ ＆ ＸＧＮＴ
＆ （ｖ（ＹＧＮＴ））’、ただし Ｙ＝Ａ、Ｂ、．．
．、Ｘ−１ （１３）ここでＹは、Ｘの代わりをする
代用変数、即ちダミー変数であり、Ｘの１つ手前までの
複数個の論理変数識別子の論理和（ＯＲ）を取った値を
表わすために使用している。例を挙げるならば、 ＧＮＴＣ ＝ ＰＧＮＴ ＆ ＣＧＮＴ
＆ （ＡＧＮＴ ｖ ＢＧＮＴ）’ である。
（１４）
【００４７】ＧＮＴＸで表わされる
複数の信号は制御ロジックで使用され、また更に、それ
ら複数の信号の論理和（ＯＲ）が取られることによって
、コントローラで使用されるＶＧＮＴＸ信号が発生され
る。
複数の信号は制御ロジックで使用され、また更に、それ
ら複数の信号の論理和（ＯＲ）が取られることによって
、コントローラで使用されるＶＧＮＴＸ信号が発生され
る。
【００４８】マルチプレクサ１０５は互いに並列な８個
のマルチプレクサを表わしており、それら複数のマルチ
プレクサの各々は、信号ＸＫ０及びＸＫ１によって制御
されるものである。更に詳しく説明すると、Ａ、Ｂ、Ｃ
、及びＤの、各チャネルごとに２ビットのバンプ値が存
在している。それら複数のマルチプレクサは、ＸＫ１及
びＸＫ０の値が「０」であるときには、論理値「０」を
ゲーティングして送出することによって、複数のレジス
タ１０９をリセットすることができる。ＸＫ１及びＸＫ
０の値が「１」であるときには、レジスタ１０１からの
ビットが、ゲーティングされてレジスタ１０９へ入力さ
れる。ＸＫ１及びＸＫ２の値が「３」であれば以前のバ
ンプ値がレジスタ１１９からレジスタ１０９へ、リサイ
クルされる。
のマルチプレクサを表わしており、それら複数のマルチ
プレクサの各々は、信号ＸＫ０及びＸＫ１によって制御
されるものである。更に詳しく説明すると、Ａ、Ｂ、Ｃ
、及びＤの、各チャネルごとに２ビットのバンプ値が存
在している。それら複数のマルチプレクサは、ＸＫ１及
びＸＫ０の値が「０」であるときには、論理値「０」を
ゲーティングして送出することによって、複数のレジス
タ１０９をリセットすることができる。ＸＫ１及びＸＫ
０の値が「１」であるときには、レジスタ１０１からの
ビットが、ゲーティングされてレジスタ１０９へ入力さ
れる。ＸＫ１及びＸＫ２の値が「３」であれば以前のバ
ンプ値がレジスタ１１９からレジスタ１０９へ、リサイ
クルされる。
【００４９】図３は、バンプ制御ロジックのブロック図
を示すものである。この制御ロジック３０１は、Ｘの値
（ここで説明している実施例ではＸの値には４つある）
の各々に対して１つづつ設けられるものである。このロ
ジック３０１への諸々の入力信号のうち、信号ＧＮＴＸ
以外の全ての入力信号は、Ｘの各々の値のいずれについ
ても同じ信号となっている。状態Ｃ信号とＤＭＡＲＥＱ
信号とは、後に詳述するようにコントローラから供給さ
れる信号である。ＶＸＲＥＱ信号とＶＲＥＱＸ信号とは
、既に説明したとおりである。ＨＯＬＤ信号は、制御用
処理装置から供給され、図１のレジスタ１０１の中の処
理装置ビンからある補助ラッチの中に記憶することがで
きるようにした信号である。
を示すものである。この制御ロジック３０１は、Ｘの値
（ここで説明している実施例ではＸの値には４つある）
の各々に対して１つづつ設けられるものである。このロ
ジック３０１への諸々の入力信号のうち、信号ＧＮＴＸ
以外の全ての入力信号は、Ｘの各々の値のいずれについ
ても同じ信号となっている。状態Ｃ信号とＤＭＡＲＥＱ
信号とは、後に詳述するようにコントローラから供給さ
れる信号である。ＶＸＲＥＱ信号とＶＲＥＱＸ信号とは
、既に説明したとおりである。ＨＯＬＤ信号は、制御用
処理装置から供給され、図１のレジスタ１０１の中の処
理装置ビンからある補助ラッチの中に記憶することがで
きるようにした信号である。
【００５０】このバンプ制御ロジック３０１から出力さ
れる出力信号ＸＫ１とＸＫ０とが、このロジック３０１
に対応した、図１に示されているマルチプレクサ１０５
を制御するのである。
れる出力信号ＸＫ１とＸＫ０とが、このロジック３０１
に対応した、図１に示されているマルチプレクサ１０５
を制御するのである。
【００５１】マルチプレクサ１０５の動作を規定する論
理式は次のとおりである。 ＸＫ＝０： ｖ（ＲＥＱＸ）’ ｖ Ｒ
ＳＴ
（１５） ＸＫ＝１：
ＰＲＩ ＆ ＸＧＮＴ
（１６
） ＸＫ＝２： ＰＲＩ ＆ ＸＧＮＴ’
（１７） ＸＫ＝３：
ｖ（ＲＥＱＸ） ＆ ＲＳＴ’ ＆ ＰＲＩ’
（１
８）ここで、ＰＲＩ ＝ 状態Ｃ ＆ ＶＸＲＥＱ ＆
ＤＭＡＲＥＱ ＆ ＨＯＬＤ’ である。
（１９）
理式は次のとおりである。 ＸＫ＝０： ｖ（ＲＥＱＸ）’ ｖ Ｒ
ＳＴ
（１５） ＸＫ＝１：
ＰＲＩ ＆ ＸＧＮＴ
（１６
） ＸＫ＝２： ＰＲＩ ＆ ＸＧＮＴ’
（１７） ＸＫ＝３：
ｖ（ＲＥＱＸ） ＆ ＲＳＴ’ ＆ ＰＲＩ’
（１
８）ここで、ＰＲＩ ＝ 状態Ｃ ＆ ＶＸＲＥＱ ＆
ＤＭＡＲＥＱ ＆ ＨＯＬＤ’ である。
（１９）
【００５２】式（１５）〜式（１８）から、以
下のようにして、個々の制御ビットの論理式が導出され
る。 ＸＫ１ ＝ （ＰＲＩ ＆ ＧＮＴＸ’）
ｖ （ｖ（ＲＥＱＸ） ＆ ＲＳＴ’ ＆ ＰＲＩ’
） （２０） ＸＫ０ ＝
ｖ（ＲＥＱＸ）’ ｖ ＲＳＴ ｖ （ＰＲＩ ＆ Ｇ
ＮＴＸ） （２１
）
下のようにして、個々の制御ビットの論理式が導出され
る。 ＸＫ１ ＝ （ＰＲＩ ＆ ＧＮＴＸ’）
ｖ （ｖ（ＲＥＱＸ） ＆ ＲＳＴ’ ＆ ＰＲＩ’
） （２０） ＸＫ０ ＝
ｖ（ＲＥＱＸ）’ ｖ ＲＳＴ ｖ （ＰＲＩ ＆ Ｇ
ＮＴＸ） （２１
）
【００５３】これらの式は、バンプ制御ロジック３０
１のロジック・ネットワークを完全に且つ明確に規定し
ている式である。
１のロジック・ネットワークを完全に且つ明確に規定し
ている式である。
【００５４】図１のデクリメンタ１０７は、バンプ値の
各組ごとに１つづつ備えられるものであり、以下の論理
式に従って動作する。 ＢＸ１＊ ＝ （ＢＸ１ ＠ ＢＸ０）’
（２２） ＢＸ０＊ ＝
ＢＸ０’
（２３
）ここでＢＸｎ＊は、タイム・パルスＴ１によってゲー
ティングされて、レジスタ１０９へ入力される、デクリ
メンタ１０７からの出力信号である。
各組ごとに１つづつ備えられるものであり、以下の論理
式に従って動作する。 ＢＸ１＊ ＝ （ＢＸ１ ＠ ＢＸ０）’
（２２） ＢＸ０＊ ＝
ＢＸ０’
（２３
）ここでＢＸｎ＊は、タイム・パルスＴ１によってゲー
ティングされて、レジスタ１０９へ入力される、デクリ
メンタ１０７からの出力信号である。
【００５５】式（１９）の中に示されているＰＲＩ信号
を形成する成分である夫々の信号の発生源はコントロー
ラであり、そのコントローラについて以下に詳細に説明
する。
を形成する成分である夫々の信号の発生源はコントロー
ラであり、そのコントローラについて以下に詳細に説明
する。
【００５６】処理装置から供給される優先順位割当値Ｐ
Ｘとバンプ値ＢＸとに加え、この処理装置から出力され
るその他の重要な信号に、ＬＳＰ（Ｌｏａｄ／Ｓｔｏｒ
ｅ Ｐｅｎｄｉｎｇ）信号があり、このＬＳＰ信号は、
その中央処理装置がバスへのアクセスを必要としている
ことを表示する信号である。このＬＳＰ信号によって、
中央処理装置がその必要とするバスへのアクセスを完了
するまで、優先権要求に対する授与信号の送出が禁止さ
れる。
Ｘとバンプ値ＢＸとに加え、この処理装置から出力され
るその他の重要な信号に、ＬＳＰ（Ｌｏａｄ／Ｓｔｏｒ
ｅ Ｐｅｎｄｉｎｇ）信号があり、このＬＳＰ信号は、
その中央処理装置がバスへのアクセスを必要としている
ことを表示する信号である。このＬＳＰ信号によって、
中央処理装置がその必要とするバスへのアクセスを完了
するまで、優先権要求に対する授与信号の送出が禁止さ
れる。
【００５７】あるバス・マスタが、２回以上の要求／授
与サイクルに亙るバスの制御権を必要とする場合には、
即ち、例えば数回の要求／授与サイクルに亙るＤＭＡバ
ーストが行なわれる場合等には、そのバス・マスタはＨ
ＯＬＤ信号を送出する。同様に、ある資源が数回の連続
した要求／授与サイクルを必要とする場合には、その資
源がＨＯＬＤ信号を送出することも可能としてある。
与サイクルに亙るバスの制御権を必要とする場合には、
即ち、例えば数回の要求／授与サイクルに亙るＤＭＡバ
ーストが行なわれる場合等には、そのバス・マスタはＨ
ＯＬＤ信号を送出する。同様に、ある資源が数回の連続
した要求／授与サイクルを必要とする場合には、その資
源がＨＯＬＤ信号を送出することも可能としてある。
【００５８】以上のそれら信号は、図２に示す、コント
ローラである状態機械を制御するものである。このコン
トローラのロジックは、４つの状態を有する順次状態機
械として構成されている。このコントローラから出力さ
れる重要な信号に、ＰＧＮＴ信号とＤＭＡＲＥＱ信号と
がある。
ローラである状態機械を制御するものである。このコン
トローラのロジックは、４つの状態を有する順次状態機
械として構成されている。このコントローラから出力さ
れる重要な信号に、ＰＧＮＴ信号とＤＭＡＲＥＱ信号と
がある。
【００５９】ＤＭＡＲＥＱ信号は、要求に対する授与が
行なわれたときに、このコントローラから送出される信
号であり、この信号によりその授与によってアクセス権
を授与されたバス・マスタがバスの制御権を実際に手に
入れるまでの間に、状態機械であるこのコントローラが
その状態を変えたり、或いは、別の要求に授与を行った
りすることがないようにする。ＤＭＡＲＥＱ信号は、バ
ス・マスタがバスの制御権を手に入れたときにリセット
される。このコントローラのロジックにおいては、制御
ロジックから出力される出力信号がフリップフロップ２
０３をセット状態にし、そしてこのフリップフロップ２
０３から、ＤＭＡＲＥＱ信号が供給されるようにしてい
る。このフリップフロップ２０３は、バス・マスタの１
つにバスの制御権が与えられた（ＶＧＮＴＸ信号によっ
て通知される）ときに、リセットされる。
行なわれたときに、このコントローラから送出される信
号であり、この信号によりその授与によってアクセス権
を授与されたバス・マスタがバスの制御権を実際に手に
入れるまでの間に、状態機械であるこのコントローラが
その状態を変えたり、或いは、別の要求に授与を行った
りすることがないようにする。ＤＭＡＲＥＱ信号は、バ
ス・マスタがバスの制御権を手に入れたときにリセット
される。このコントローラのロジックにおいては、制御
ロジックから出力される出力信号がフリップフロップ２
０３をセット状態にし、そしてこのフリップフロップ２
０３から、ＤＭＡＲＥＱ信号が供給されるようにしてい
る。このフリップフロップ２０３は、バス・マスタの１
つにバスの制御権が与えられた（ＶＧＮＴＸ信号によっ
て通知される）ときに、リセットされる。
【００６０】このコントローラのロジック２０１へ入力
される入力信号のうちには、現在の状態信号、処理装置
からの信号（ＨＯＬＤ、ＬＳＰ、ＡＣＭＯＤＥ）、それ
に図１のアービトレーション・ロジックからのＶＸＲＥ
Ｑ信号が含まれている。
される入力信号のうちには、現在の状態信号、処理装置
からの信号（ＨＯＬＤ、ＬＳＰ、ＡＣＭＯＤＥ）、それ
に図１のアービトレーション・ロジックからのＶＸＲＥ
Ｑ信号が含まれている。
【００６１】このコントローラのロジック２０１から出
力される出力信号には、ＰＧＮＴ信号があり、また、Ｄ
ＭＡＲＥＱ信号をセット状態にする信号がある。完全な
システムとするためには、その他の出力信号も必要とさ
れる可能性があるが、しかしながら、それらその他の出
力信号は、本発明を説明する上では、重要でもなく、ま
た必要でもない信号である。
力される出力信号には、ＰＧＮＴ信号があり、また、Ｄ
ＭＡＲＥＱ信号をセット状態にする信号がある。完全な
システムとするためには、その他の出力信号も必要とさ
れる可能性があるが、しかしながら、それらその他の出
力信号は、本発明を説明する上では、重要でもなく、ま
た必要でもない信号である。
【００６２】このコントローラのロジックは、図４の表
によって、完全に且つ明確に示されている。図４の、上
側の９本の横列は、コントローラへの入力信号並びにコ
ントローラの状態信号を表わしている。図４の、下側の
６本の横列は、それら入力信号並びに状態信号によって
定まる出力信号を表わしている。最上部の４本の横列は
、可能な機械状態を表わしている（Ａ、Ｂ、Ｃ、及びＤ
という状態を表わす記号は、バス・マスタを表わす記号
とは無関係であり、全く別のものである）。オーバラッ
プ・モードでは、コントローラはこれら４つの状態の全
てを利用する。一方、ノンオーバラップ・モードにおい
ては、状態Ａと状態Ｃとだけが利用される。
によって、完全に且つ明確に示されている。図４の、上
側の９本の横列は、コントローラへの入力信号並びにコ
ントローラの状態信号を表わしている。図４の、下側の
６本の横列は、それら入力信号並びに状態信号によって
定まる出力信号を表わしている。最上部の４本の横列は
、可能な機械状態を表わしている（Ａ、Ｂ、Ｃ、及びＤ
という状態を表わす記号は、バス・マスタを表わす記号
とは無関係であり、全く別のものである）。オーバラッ
プ・モードでは、コントローラはこれら４つの状態の全
てを利用する。一方、ノンオーバラップ・モードにおい
ては、状態Ａと状態Ｃとだけが利用される。
【００６３】状態Ａは、この機械に最初に電源が投入さ
れたときに入る状態であり、また、動作中におけるアイ
ドル状態でもある。状態Ｂは、待機状態即ちホールド・
オフ状態である。状態Ｃはゴー状態であり、この状態に
あるときにはハードウェアの動作が、主としてＰＧＮＴ
信号の発生によって制御されている。状態Ｄはギャップ
状態であり、状態Ｃからの制御信号を維持して、アイド
ル状態への遷移が滑らかに行なわれるようにするもので
ある。
れたときに入る状態であり、また、動作中におけるアイ
ドル状態でもある。状態Ｂは、待機状態即ちホールド・
オフ状態である。状態Ｃはゴー状態であり、この状態に
あるときにはハードウェアの動作が、主としてＰＧＮＴ
信号の発生によって制御されている。状態Ｄはギャップ
状態であり、状態Ｃからの制御信号を維持して、アイド
ル状態への遷移が滑らかに行なわれるようにするもので
ある。
【００６４】上側の９本の横列の中の縦列に関し、「１
」という値は、この機械の状態が、その「１」が書き込
まれている横列が表わしている状態にあること、ないし
は、その横列が表わしている論理信号が真（活性状態）
になっていることを表示するものである。「０」は、そ
れに対応する論理信号が偽（非活性状態）になっている
ことを表わす。空欄のままとしてあるのは、その論理信
号の値が必要でなく、一般に言うところの「どうでも良
い値」であることを意味している。
」という値は、この機械の状態が、その「１」が書き込
まれている横列が表わしている状態にあること、ないし
は、その横列が表わしている論理信号が真（活性状態）
になっていることを表示するものである。「０」は、そ
れに対応する論理信号が偽（非活性状態）になっている
ことを表わす。空欄のままとしてあるのは、その論理信
号の値が必要でなく、一般に言うところの「どうでも良
い値」であることを意味している。
【００６５】下側の６本の横列の中の縦列に関し、「Ｘ
」は、その「Ｘ」が書き込まれている横列に対応した信
号を発生するという動作を表示している。この動作は、
同一の縦列の中にある、上側の９本の横列の中の変数の
、論理積（ＡＮＤ）演算の演算結果となっている。
」は、その「Ｘ」が書き込まれている横列に対応した信
号を発生するという動作を表示している。この動作は、
同一の縦列の中にある、上側の９本の横列の中の変数の
、論理積（ＡＮＤ）演算の演算結果となっている。
【００６６】例えば、左端の第１番目の縦列は、このコ
ントローラである機械が状態Ａにあり、ＬＳＰ信号が活
性化しており、かつＡＣＭＯＤＥ信号が非活性化してい
る、ということを示している。この信号の組合せによっ
て決定される動作は選択Ａであり、これは即ち、次の状
態は、状態Ａにするというものである。この第１番目の
縦列によって表わされている論理式は、 選
択Ａ ＝ 状態Ａ ＆ ＬＳＰ ＆ ＡＣＭＯＤＥ’
である。 （２４）
ントローラである機械が状態Ａにあり、ＬＳＰ信号が活
性化しており、かつＡＣＭＯＤＥ信号が非活性化してい
る、ということを示している。この信号の組合せによっ
て決定される動作は選択Ａであり、これは即ち、次の状
態は、状態Ａにするというものである。この第１番目の
縦列によって表わされている論理式は、 選
択Ａ ＝ 状態Ａ ＆ ＬＳＰ ＆ ＡＣＭＯＤＥ’
である。 （２４）
【００６
７】第２番目の縦列が表わしているのは、状態Ａにあり
、ＡＣＭＯＤＥ信号は活性化しておらず、ＤＭＡＲＥＱ
信号とＨＯＬＤ信号の両方は活性化しており、またそれ
と同時に、ＬＳＰ信号は非活性化しているという場合に
、実行される動作である。この場合、次の状態として選
択されるのは状態Ｂである。即ち、 選択Ｂ
＝ 状態Ａ ＆ ＬＳＰ’ ＆ ＡＣＭＯＤＥ’ ＆
ＤＭＡＲＥＱ ＆ ＨＯＬＤ （２５）であ
る。右辺の信号が同一で、ただし状態だけは状態Ｂであ
るという場合にも、次の状態として状態Ｂが選択される
ことになる。これは即ち、コントローラは待機状態へ入
ったならば、その待機状態に留まるということである。
７】第２番目の縦列が表わしているのは、状態Ａにあり
、ＡＣＭＯＤＥ信号は活性化しておらず、ＤＭＡＲＥＱ
信号とＨＯＬＤ信号の両方は活性化しており、またそれ
と同時に、ＬＳＰ信号は非活性化しているという場合に
、実行される動作である。この場合、次の状態として選
択されるのは状態Ｂである。即ち、 選択Ｂ
＝ 状態Ａ ＆ ＬＳＰ’ ＆ ＡＣＭＯＤＥ’ ＆
ＤＭＡＲＥＱ ＆ ＨＯＬＤ （２５）であ
る。右辺の信号が同一で、ただし状態だけは状態Ｂであ
るという場合にも、次の状態として状態Ｂが選択される
ことになる。これは即ち、コントローラは待機状態へ入
ったならば、その待機状態に留まるということである。
【００６８】一方、状態Ｂにあるときに、ＬＳＰ信号は
活性化したがＡＣＭＯＤＥ信号は非活性状態のままであ
るという場合には、状態Ａが選択されることになる。
活性化したがＡＣＭＯＤＥ信号は非活性状態のままであ
るという場合には、状態Ａが選択されることになる。
【００６９】図４のコントローラの状態に関する重要な
動作は、状態ＣにあってＶＸＲＥＱ信号が活性化したと
き、及び状態ＤにあってＶＸＲＥＱ信号が活性化したと
きに実行される動作である。これらの状況においては、
ＤＭＡＲＥＱ信号とＰＧＮＴ信号とが発生される。これ
ら２つの信号は、そのときの状態とＶＸＲＥＱ信号との
２つだけに応じて発生されるものである。
動作は、状態ＣにあってＶＸＲＥＱ信号が活性化したと
き、及び状態ＤにあってＶＸＲＥＱ信号が活性化したと
きに実行される動作である。これらの状況においては、
ＤＭＡＲＥＱ信号とＰＧＮＴ信号とが発生される。これ
ら２つの信号は、そのときの状態とＶＸＲＥＱ信号との
２つだけに応じて発生されるものである。
【００７０】最後の６本の縦列は、ＡＣＭＯＤＥ信号が
活性状態にあるときの状態の遷移を表わしている。出力
信号である、ＤＭＡＲＥＱ信号とＰＧＮＴ信号とが発生
されるのは、状態ＣにあってはＶＸＲＥＱ信号が活性化
したときだけであるが、しかしながら、中間状態である
状態Ｂと状態Ｄとがなかったならば、このコントローラ
である機械は、続けざまに到来する連続した複数の要求
信号に応答してしまうおそれがある。
活性状態にあるときの状態の遷移を表わしている。出力
信号である、ＤＭＡＲＥＱ信号とＰＧＮＴ信号とが発生
されるのは、状態ＣにあってはＶＸＲＥＱ信号が活性化
したときだけであるが、しかしながら、中間状態である
状態Ｂと状態Ｄとがなかったならば、このコントローラ
である機械は、続けざまに到来する連続した複数の要求
信号に応答してしまうおそれがある。
【００７１】以上に本発明をその好適実施例に基づいて
具体的に図示し説明したが、当業者には理解されるよう
に、本発明の概念並びに範囲から逸脱することなくその
形態並びに細部に関して様々な改変ないし変更を加える
ことが可能である。
具体的に図示し説明したが、当業者には理解されるよう
に、本発明の概念並びに範囲から逸脱することなくその
形態並びに細部に関して様々な改変ないし変更を加える
ことが可能である。
【図１】アービトレーション・システムのロジックのブ
ロック図である。
ロック図である。
【図２】前記アービトレーション・システムを制御する
ためのコントローラのブロック図である。
ためのコントローラのブロック図である。
【図３】バンプ制御ロジックのブロック図である。
【図４】前記アービトレーション・システムのロジック
を制御する状態機械を規定した表である。
を制御する状態機械を規定した表である。
１０１ バス・ラッチ
１０５ マルチプレクサ
１０９ レジスタ
１１１ レジスタ
１１５ レジスタ
１１７ レジスタ
１１９ レジスタ
１２１ 組合せロジックの第１レベル１２３ 組合
せロジックの第２レベル１２５ 組合せロジックの第
３レベル１２７ 組合せロジックの第４レベル１３１
フリップフロップ １３３ フリップフロップ １３５ フリップフロップ １３７ フリップフロップ ２０１ コントローラ・ロジック ２０３ フリップフロップ ３０１ バンプ制御ロジック
せロジックの第２レベル１２５ 組合せロジックの第
３レベル１２７ 組合せロジックの第４レベル１３１
フリップフロップ １３３ フリップフロップ １３５ フリップフロップ １３７ フリップフロップ ２０１ コントローラ・ロジック ２０３ フリップフロップ ３０１ バンプ制御ロジック
Claims (20)
- 【請求項１】 アクセス優先権アービトレーション・
システムであって、アクセス優先順位を割当てるための
手段と、バンプ値を設定するための手段と、複数のアク
セス要求を受け取るための手段と、割当てられているア
クセス優先順位と、アクセス要求と、バンプ値とに応答
して、複数の割込要求の間のアービトレーションを行な
うための手段と、を含んでいるアクセス優先権アービト
レーション・システム。 - 【請求項２】 多数のアクセス要求が予想されるとき
にはアービトレーションをより高速で実行し得るように
、動作モードを制御するための手段を含んでいる請求項
１のシステム。 - 【請求項３】 前記バンプ値をデクリメントするため
の手段を含んでいる請求項１のシステム。 - 【請求項４】 前記バンプ値を「０」に設定するため
の手段を含んでいる請求項３のシステム。 - 【請求項５】 前記バンプ値を初期値に設定するため
の手段を含んでいる請求項４のシステム。 - 【請求項６】 資源へのアクセス要求を表わす要求信
号を供給するための複数本の要求ラインと、前記複数本
の要求ラインの各々に優先順位を割当てるための第１手
段と、前記複数本の要求ラインの各々にバンプ値を割当
てるための第２手段と、前記第１手段と、前記第２手段
と、前記要求信号とに応答して、前記複数本の要求ライ
ンのうちの１本へアクセス授与信号を送出するための出
力手段と、を含んでいるシステム。 - 【請求項７】 動作モードを設定するためのモード設
定手段と、前記モード設定手段に応答して、前記出力手
段にアクセス授与信号を異なった速度で送出させるため
の手段と、を含んでいる請求項６のシステム。 - 【請求項８】 前記アクセス授与信号と前記バンプ値
とに応答して、先行するアクセス授与信号の送出を受け
た要求ラインに付随するバンプ値が「０」より大きい場
合に、当該要求ラインへのアクセス授与信号の送出を禁
止するためのロックアウト手段を含んでいる請求項６の
システム。 - 【請求項９】 前記ロックアウト手段と前記アクセス
授与信号とに応答して、ある要求ラインに付随する「０
」以外のバンプ値を、それとは別の要求ラインにアクセ
ス授与信号が授与されたときにデクリメントするための
デクリメント手段を含んでいる請求項８のシステム。 - 【請求項１０】 前記要求信号の非存在状態に応答し
て、全てのバンプ値を前記第２手段によって設定された
値に設定する初期化手段を含んでいる請求項９のシステ
ム。 - 【請求項１１】 前記要求信号に応答して、ある要求
ラインが要求信号を送出しており且つその要求信号の他
には要求信号が存在していない場合に、その要求信号を
送出している当該要求ラインのバンプ値を「０」に設定
するための「０」設定手段を含んでいる請求項１０のシ
ステム。 - 【請求項１２】 複数の要求手段を有し、それら要求
手段の各々がアクセス要求信号を送出し且つアクセス授
与信号を受け取るための手段であり、更に、それら要求
手段の各々に優先順位値が割当てられている、優先権要
求アービトレーション・システムであって、前記複数の
要求手段の各々にバンプ値を割当てるための手段と、前
記アクセス要求信号と、前記優先順位値と、前記バンプ
値とに応答して、要求信号が活性化している要求ライン
のうちで、優先順位値が最も高位のものであり且つバン
プ値が「０」である要求ラインへアクセス授与信号を送
出するための手段と、を含んでいる優先権要求アービト
レーション・システム。 - 【請求項１３】 前記アクセス授与信号に応答して、
アクセス授与信号の送出を受けていない要求ラインに付
与されているバンプ値をデクリメントするための手段を
含んでいる請求項１２のシステム。 - 【請求項１４】 前記要求信号に応答して、ある要求
ラインが要求信号を送出しており且つその要求ライン以
外の要求ラインは要求信号を送出していない場合に、そ
の要求信号を送出している当該要求ラインのバンプ値を
「０」に設定するための手段を含んでいる請求項１３の
システム。 - 【請求項１５】 前記要求信号に応答して前記バンプ
値を設定するための手段を含んでいる請求項１４のシス
テム。 - 【請求項１６】 資源へアクセスする要求を表わす要
求信号を複数本の要求ラインから供給するステップと、
前記複数本の要求ラインの各々に優先順位を割当てるス
テップと、前記複数本の要求ラインの各々にバンプ値を
設定するステップと、前記優先順位と、前記バンプ値と
、前記要求信号とに応答して、前記複数本の要求ライン
のうちの１本へアクセス授与信号を送出するステップと
、を含んでいる方法。 - 【請求項１７】 先行するアクセス授与信号の送出を
受けた要求ラインに付随するバンプ値が「０」より大き
い場合に、当該要求ラインへのアクセス授与信号の送出
を禁止するステップを含んでいる請求項１６の方法。 - 【請求項１８】 ある要求ラインに付随する「０」以
外のバンプ値を、それとは別の要求ラインにアクセス授
与信号が与えられたときにデクリメントするステップを
含んでいる請求項１７の方法。 - 【請求項１９】 前記要求信号の非存在状態に応答し
て、全てのバンプ値を初期値に設定するステップを含ん
でいる請求項１７の方法。 - 【請求項２０】 ある要求ラインが要求信号を送出し
ており且つその要求信号の他には要求信号が存在してい
ない場合に、その要求信号を送出している当該要求ライ
ンのバンプ値を「０」に設定するステップを含んでいる
請求項１９の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US473014 | 1990-01-31 | ||
| US07/473,014 US5506989A (en) | 1990-01-31 | 1990-01-31 | Arbitration system limiting high priority successive grants |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04260954A true JPH04260954A (ja) | 1992-09-16 |
| JP2559906B2 JP2559906B2 (ja) | 1996-12-04 |
Family
ID=23877830
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2408611A Expired - Lifetime JP2559906B2 (ja) | 1990-01-30 | 1990-12-28 | アービトレーション・システム及び方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5506989A (ja) |
| EP (1) | EP0439987B1 (ja) |
| JP (1) | JP2559906B2 (ja) |
| DE (1) | DE69028017T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003131937A (ja) * | 2001-08-31 | 2003-05-09 | Koninkl Philips Electronics Nv | 集合的リソースに対する機能のダイナミック・アクセス制御 |
Families Citing this family (30)
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