JP2003131937A - 集合的リソースに対する機能のダイナミック・アクセス制御 - Google Patents

集合的リソースに対する機能のダイナミック・アクセス制御

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JP2003131937A
JP2003131937A JP2002253980A JP2002253980A JP2003131937A JP 2003131937 A JP2003131937 A JP 2003131937A JP 2002253980 A JP2002253980 A JP 2002253980A JP 2002253980 A JP2002253980 A JP 2002253980A JP 2003131937 A JP2003131937 A JP 2003131937A
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Perthuis Hugues De
ユグ、ド、ペルテュイ
Eric Desmicht
エリック、デスミヒト
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Koninklijke Philips Electronics NV
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  • Memory System (AREA)

Abstract

(57)【要約】 【課題】 集合的リソースに対する機能によってアクセ
スを制御する方法を提供する。 【解決手段】 この方法が、機能の２つの連続するアク
セス間でラテンシ［ＬＡＴ］と呼ばれる最少数のクロッ
ク・サイクルＣＬＫの間待機することを課すとともに、
所与の数の連続するアクセスが分離され、予め発生した
少なくともラテンシの値を含むときに、２つの連続する
アクセス間のラテンシよりも大きいペナルティ［ＰＥ
Ｎ］と呼ばれるサイクル数を課す。より詳細には、本発
明は各クロック・サイクルで減少（または増加）され、
また集合的リソースに対する機能の各アクセスで増加
（または減少）されるレジスタ［ＲＥＧ１、ＲＥＧ２］
を利用する。テスト［Ｔ１、Ｔ３、Ｔ４］がレジスタの
内容で構成され、集合的リソースにアクセスすることを
認証［ＧＲＴ］する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は集合的リソースに対
する機能へのアクセスを制御する方法に関する。本発明
は、例えば、極めて異なるメモリ・アクセスを必要とす
る種々の機能を含むデータ処理デバイスに適用される。
オーディオ、ビデオまたはグラフィック・データであっ
てもよいデータの処理ブロックにリンクされたプロセッ
サのような少なくとも１つの計算機能を含む回路が、こ
の種のデバイスの一例である。ある一定のオーディオ、
ビデオまたはグラフィック・データ処理ブロックは、実
時間特性（グラフィック・ユニット．．．）、従って、
実質的に連続メモリ・アクセスを必要とする。一方にお
いて、他のデータ処理ブロックは、それらに一定のアク
セス数が保証されている所与の時間周期を超える長さの
より少ない連続メモリ・アクセスで十分である。計算機
能は普通、アクセス・バーストによってメモリにアクセ
スして、例えばそのキャッシュ・メモリを満たす。計算
機能のアクセスが制限されていなければ、データ処理工
程がブロックされる。これは特に実時間処理のために問
題である。従って、計算機能のメモリ・アクセスを制御
することが必要である。
【０００２】
【従来の技術】インターフェース手段によって集合的リ
ソースへのアクセスを管理することができる。このイン
ターフェースは、２つのレベル、すなわち、アクセス自
体のレベルとサイクルのレベルでアクセス・スキームを
利用する。本発明は、アクセスのためのアービトレイシ
ョンに関する。
【０００３】あるアクセス・スキームは、機能の頻繁す
ぎるアクセスを禁止することによってメモリへの機能の
アクセスを限定する。実際において、レジスタがインタ
ーフェース内でプログラムされ、２つの連続するアクセ
ス間に最少数のクロック・サイクルを課す。２つのアク
セス間のサイクル数がレジスタに書き込まれた値よりも
小さければ、この値に達するまでアクセスは延期され
る。機能、例えば、アクセスを要求されている計算機能
は、承認される前に数サイクル待機することになる。レ
ジスタに書き込まれた値は、メモリを共有する他の機能
に必要な機能である。
【０００４】このアクセス・スキームについては、ヨー
ロッパ特許願第ＥＰ０９２１４６８号に開示されてい
る。この特許出願はメモリ・アクセス制御回路に関し、
明らかにレジスタは、２つの連続するアクセス間の固定
数のサイクルを集合的リソースに課すことなるラテンシ
の大きさを含めて使用されている。
【０００５】
【発明が解決しようとする課題】本発明の目的は、通過
帯域の動的使用を許容することである。本発明は次の観
点を考慮している。計算機能は、概してメモリへの特定
のアクセスを行う必要がある。ほとんどの時間、計算機
能はメモリにアクセスする必要がない、なぜなら必要な
データは、例えば、キャッシュ・メモリのような、これ
に属する別のメモリに記憶されているからである。時
々、計算機能はキャッシュ・メモリに存在しない命令に
アクセスする必要がある。この場合において、計算機能
は外部メモリにアクセスをバーストして、そのキャッシ
ュ・メモリを完成させる必要がある。このため、所与の
機能にアクセスするのための必要性は、限界的な態様で
時間を超えて変化する。これまでに説明した固定アクセ
ス・スキームは、アクセス容量に分散しており、その集
合的リソースは所定の態様で種々の機能に渡って提供さ
れる。これが、必要なデータにアクセスする本例におけ
る計算機能に対して長時間待機する原因となる。従っ
て、本発明はアクセスのバーストが必要とされるまで、
ある一定時間周期中、アクセスを必要としない機能によ
って集合的リソースにアクセスすることにある。
【０００６】
【課題を解決するための手段】実際に、冒頭の記載に基
づく集合的リソースに対する機能のアクセスを制御する
方法は、ラテンシと呼ばれる最少数のクロック・サイク
ルを、機能の２つの連続するアクセス間に課す工程と、
ラテンシに近い時間によって、また少なくともこのラテ
ンシと同じ値によって分離された所与の数の連続アクセ
スが、以前に発生したときに、ラテンシよりも大きいペ
ナルティと呼ばれるサイクル数を、２つの連続するアク
セス間に課す工程と、を含む本発明に従って特徴付けら
れる。
【０００７】本発明により、アクセスの許可を割り当て
るもしくは割り当てない機能の先行するアクセスを考慮
に入れることが可能となる。実際に、本発明は、近い過
去におけるこの数が所与の数よりも大きいときにラテン
シよりも長い２つの連続するアクセス間のサイクル数を
課すことによって、近い過去における計算機能へのアク
セス数を考慮に入れている。
【０００８】従って、本発明による方法は、アクセスの
固定条件にメモリへのアクセス条件を付加して、計算機
能のアクセスの大多数を表わす短いアクセス・バースと
を適正化する。好ましい実施形態において、新しい条件
が計算され、他の機能を適切な機能にするために適正に
された固定アクセス・スキームの場合と平均して同じ回
数の、計算機能へのアクセスをすることが提案される。
より詳しく説明すると、本発明では固定アクセス・スキ
ームによる２つの連続するアクセス間の最短インターバ
ルを決定するラテンシの大きさは、固定アクセス・スキ
ームの時間よりも短い。
【０００９】実際において、本発明はこの発明に基づく
方法を実行するコンピュータ・プログラム、メモリ・ア
クセス制御回路処理レジスタおよび本発明に基づく方法
を実行する比較手段、および、本発明に基づく回路が有
利に使用されるデータ処理デバイスにも関する。
【００１０】本発明のこれらの態様および他の態様は、
非制限的例により、また、以降に説明する実施形態を参
照することによって明白となり、、また解明されるであ
ろう。
【００１１】次の記述は参照符号に関する。同様の実体
は全図にわたり同一の文字によって示される。種々の同
様の実体は単一の図に見られる。この場合において、数
字またはサフィックスが参照文字に付加されて、同様の
実体間が区別される。数字およびサフィックスは便宜上
省略されることもある。これは請求の範囲と同様に詳細
な説明にも適用される。
【００１２】
【発明の実施の形態】図１は、本発明に基づく信号処理
デバイスを示す図である。この図は、本発明が有利に用
いられる好ましい実施形態に関する。アクセスが本発明
に基づいて制御される機能は、プロセッサＣＰＵのよう
な計算機能である。集合的リソース、ここではメモリＭ
ＥＭがＡＶＧと呼ばれる他の機能とで機能ＣＰＵによっ
て分担される。図１に示した好ましい実施形態によれ
ば、これらの他の機能はオーディオ、ビデオまたはグラ
フィック・データ処理機能ＡＶＧ［１］からＡＶＧ
［Ｎ］である。ユニットＣＤＵが、これらの機能とメモ
リＭＥＭへのアクセスの制御インターフェースＳＩＦ間
の第１インターフェースを具体化する。プロセッサＣＰ
Ｕが、周辺接続バスＢＵＳを介してそのリクエストをイ
ンターフェースＳＩＦに送る。好ましい実施形態のメモ
リＭＥＭである集合的リソースにアクセスするためのリ
クエストが、本発明に基づくメモリＭＥＭへのアクセス
を制御するインターフェースＳＩＦによって受信され
る。メモリＭＥＭは、種々の機能、例えばダイナミック
・メモリ（ＳＤＲＡＭ、ＤＲＡＭ）、スタティック・メ
モリ（ＳＲＡＭ）、不揮発性メモリ（ＦＬＡＳＨ、ＲＯ
Ｍ、．．． ）または大容量記憶ユニット（ＨＤＤ、Ｃ
Ｄ、．．． ）等によって分担されることが可能である
どんな種類のメモリであってもよい。
【００１３】図２は本発明に基づくメモリ・アクセス制
御方法の機能化を示す。図２は図１に示されたようなイ
ンターフェースＳＩＦが有利に実行される好ましい実施
形態を説明する。
【００１４】この好ましい実施形態において、ラテンシ
を課す工程が、各メモリ・サイクルで１だけ減少される
第１値のゼロとの比較によって達成され、計算要素はメ
モリにアクセスされず、また前記第１値はゼロよりも大
きく、前記第１値は計算要素の各アクセスでラテンシと
呼ばれる大きさだけ増加される。この好ましい実施形態
において、ペナルティを課す工程がアカウントと呼ばれ
るゼロとは異なる固定された大きさとの比較によって達
成され、計算要素がメモリにアクセスせず、また第２値
がゼロよりも大きい各メモリ・サイクルに対して１だけ
少なくされた前記第２値の所与の数の連続するアクセス
の機能として計算され、前記第２値が計算要素の各アク
セスでペナルティと呼ばれる大きさだけ増加される。こ
の好ましい実施形態において、計算要素によるリクエス
トがなされたときの計算要素のメモリに対するアクセス
認可は、前記第１値がゼロであれば、また前記第２値が
アカウントより小さいかまたはこれに等しければ、認め
られる。
【００１５】好ましい実施形態において、本発明に基づ
く原理は機能のアクセス制御回路中で各々の構成の大き
さを含む３つの構成レジスタ：すなわち、アカウントＡ
ＣＣ、ラテンシＬＡＴおよびペナルティＰＥＮを使用す
ることによって実際に集合的リソースに使用される。本
発明は値がすでにゼロでないときに、プロセッサがメモ
リにアクセスしない各サイクルで１だけ減少した値を含
んでいる２つの条件付きレジスタＲＥＧ１とＲＥＧ２も
使用する。本発明に基づく方法は図２で説明したように
一連のテストを各サイクルで始めるクロックＣＬＫによ
って制御される。各サイクルで、第１テストＴ１がレジ
スタＲＥＧ１に包含された値をゼロと比較する。この値
ＲＥＧ１がゼロでない場合において、プロセッサＣＰＵ
のメモリＭＥＭへのアクセスは、常に承認されるわけで
はない。従って、この段階でリクエストがプロセッサに
よって規格化されたかどうか知ることは問題ではない。
従って、このリクエストはマスクされたように見える。
一方、ペナルティＰＥＮはラテンシＬＡＴよりも大き
く、ＲＥＧ２はＲＥＧ１がゼロでなければ、ゼロになり
えないことに注意しなければならない。ここで２つのレ
ジスタがＡ１において１だけ減少され、その後システム
が次のサイクルのために待機する。
【００１６】図３は２つのレジスタの減少の別の態様を
提示し、ＲＥＧ１は鎖線で表し、またＲＥＧ２は実線で
表わす。リクエスト・ラインＲＥＱ上でプロセッサがＲ
ＥＧ１がゼロでないのにアクセスのためのリクエストが
行われたときに、このリクエストは、ＲＥＧ１がゼロに
なるまで、アクセス承認ラインＧＲＴで一致しない。こ
れは図３に示すアクセスＥＸ１のための第２リクエスト
の場合である。従って、ラテンシＬＡＴは、従来技術に
おいて開示されているように固定アクセス・スキームの
等価なものに対応する。ここで、ラテンシＬＡＴがペナ
ルティＰＥＮより大きくなければならないという必要性
が生じてくる。しかし、本発明により、短いアクセス・
バーストによりプロセッサによってアクセスするために
上述した利点を提供する一貫した方法で、固定されたラ
テンシの大きさを小さくすることができることがわか
る。
【００１７】ＲＥＧ１がゼロのときに、好ましい実施形
態はプロセッサのリクエストＲＥＱの有無に関するテス
トＴ２を実行する。現在のクロック・サイクルＣＬＫの
時点で、リクエストＲＥＱがプロセッサＣＰＵから到来
するバスＢＵＳ上に存在しなければ、ＲＥＧ２がゼロで
あるかどうかを見つけるようにテストＴ３が実行され
る。ＲＥＧ２がゼロであれば、システムが次のサイクル
のために待機して、本発明に基づく方法を再開する。Ｒ
ＥＧ２がゼロでなければ、ＲＥＧ２がＡ２において１だ
け減少され、次のサイクルのために待機する。これは図
３のＥＸ２の場合である。実際に、ＥＸ２中、ＲＥＧ１
がゼロであり、ＲＥＧ２はゼロでなく、また新しいリク
エストまで、またはＲＥＧ２がキャンセルされるまで、
各クロック・サイクルＣＬＫで減少される。リクエスト
ＲＥＱがプロセッサＣＰＵから到来するバスＢＵＳを介
してメモリ・インターフェースＳＩＦに提示される場
合、テストＴ４がＲＥＧ２を、カウントＡＣＣと呼ばれ
る構成の大きさと比較する。この構成の大きさは構成レ
ジスタに有利に記憶され、また簡単な比較器がレジスタ
に各々存在する２つの値を比較する。この構成の大きさ
がいかにして決定されるか次に理解できる。ＲＥＧ２が
アカウントＡＣＣよりも大きければ、アクセスが本発明
に基づいて認定されず、次にＲＥＧ２がＡ２で減少され
る。次にこのシステムは次のサイクルのために待機す
る。これは図３のＥＸ３の場合であり、ＲＥＧ２がＡＣ
Ｃよりも大きく、またアクセスは、ＲＥＧ１がゼロであ
っても認定されない。ＲＥＧ２がＡＣＣよりも小さいか
またはこれと同じであるとき、アクセスが工程ＧＲＴで
認定され、またＲＥＧ１とＲＥＧ２がＡ３においてラテ
ンシＬＡＴと、ペナルティＰＥＮによってそれぞれ増加
される。次に、システムが次のサイクルＣＬＫのために
待機する。図３においてこれは例えば、ＲＥＧ２がＡＣ
Ｃよりも小さいために、アクセスが認定されるＥＸ４の
場合に対応する。
【００１８】図２は単に好ましい実施形態を示す。他の
実施形態ではより多いかまたはより少ないレジスタが使
用され、異なる順序で値をテストし比較することができ
る。従って、例えば、値がゼロに達するまでに任意の間
だけレジスタ値を減少するよりもむしろ任意の値に達す
るまでこれらのレジスタを増加することが可能である。
この場合において、機能による集合的リソースへのアク
セスは、例えば、変化するレジスタ値を構成レジスタ値
と比較することによっても認定される。検索された原理
が同じであり、２つの条件、すなわち、最小ラテンシ条
件と、近い過去におけるアクセスの存在した条件に対す
るアクセスの認定に関係がある。本発明に基づく方法で
使用されたレジスタは、図１に示したようなメモリ・イ
ンターフェースＳＩＦ内部で有利に実現される。従っ
て、このインターフェースは本発明を実行することと意
図した３つの構成レジスタからなり、また１つまたは好
ましくは２つの変化するレジスタを含む。単一のレジス
タが使用される場合において、このメモリに書き込まれ
た値は、機能への各アクセスのために記憶された値を使
用すること、および書き込まれた現在の値と記憶された
値間の減算によってテストＴと同様のテストに使用され
る。同様に、このため、インターフェースは例えば大き
さのテストのための少なくとも１つの比較器と、加算器
と、例えばテスト結果に依存して各レジスタＲＥＧ１と
ＲＥＧ２に加算されるべき値（−１、ＬＡＴまたはＰＥ
Ｎ）を選択するためのマルチプレクサを含んでいる。こ
うして、加算器−マルチプレクサの組み合わせが、工程
Ａ１、Ａ２およびＡ３を実行を可能にする。
【００１９】概して、本発明に基づく方法を実行するた
めの制御回路は、図２に示したような本発明のために必
要とする大きさで動作を実行する、レジスタ、比較器、
マルチプレクサ、加算器を含む。これらの要素は当該技
術に習熟した人にとっては従来から知られており、これ
らを多数の方法で構成し、本発明に基づく方法を実行す
ることができる。当該技術に習熟した人は、この方法を
実行するソフトウエア要素またはハードウエア要素を利
用できる。有利なことに、構成の大きさはハードウエア
・レジスタ中のハードウエアとして規定される。ハード
ウエア構成レジスタの使用は、クロック・レートが課さ
れるソフトウエア手段が使用されたときよりも高速にな
る。本発明は明らかに処理の加速を許容する。これはプ
ロセッサＣＰＵが、より短い時間により延長されたメモ
リ・アクセスを有しているときに、プロセスの速度が固
定アクセス・スキームと比較して増加するからである。
従って、本発明が機能の動作の減速を阻止することがで
きるという事実を考慮すると、アクセス制御方法におけ
る速度は本発明の利点をなくさない重要なファクタであ
る。
【００２０】本発明は特に、データ・ストリームをコー
ド化し、デコード化し、圧縮しまた補正することでデジ
タル・ビデオ・データを処理することを意図した機器で
実行される（ＤＶＤ、レコーディング、チャネル・デコ
ーディングを伴うデジタルＴＶ、実時間レコーディン
グ、サブタイトルを付けるためのグラフィック・インタ
ーフェース等）。前記機器は、表示要素にデータを同時
に読取りおよび書込むためのハードディスクへのインタ
ーフェース有している。これらのインターフェースおよ
び機器の機能は、有利にこれらを再編成する特定回路の
内部で管理される。前記回路はデータ受信および処理周
辺機器とリンクされ、さらに回路の機能すべてのために
使用される集合的メモリとリンクされる。従って、回路
の一部がデータ処理回路中ある少なくともプロセッサと
集合的メモリ間のインターフェースを管理することに興
味深い。前記プロセッサのアクセスは、本発明に基づい
て有利に制御されるであろう。
【００２１】本発明をより正確に、また上述したデータ
処理を実行することを意図した回路の場合におけるラテ
ンシ、ペナルティおよびアカウントの大きさを特に計算
することにつき次に説明する。
【００２２】図１を参照して、メモリＭＥＭはここでは
ＳＤＲＡＭであり、ブロックＡＶＧは上述したようなオ
ーディオ、ビデオおよびグラフィック・データ処理ブロ
ックであり、ＣＰＵは有利にオーディオ、ビデオおよび
グラフィック・データのためのプロセッサである。この
種のＣＰＵが、リクエスト、アドレスおよび命令を含む
事前規定のフォーマットに基づいてマクロ命令を送る。
ＳＩＦがユニットＣＤＵを介してブロックＡＶＧによっ
て発生されたリクエストから到来するマクロ命令を規則
的に受信する。ブロックＡＶＧにおいて、データを受信
する時間が機器の動作に対して限界となる実時間ブロッ
クがある。これは、例えば表示ブロックを伴う場合であ
る。ＡＶＧ内で、データへのアクセス時間が動作に対し
て限界とならない他のブロックもあるが、それにもかか
わらず、比較的長い周期がある一定の数のデータを受信
または送信するのに必要とする。ブロックＡＶＧの数が
機器の可能な機能の数と使用された処理の複雑さに伴っ
て増大する。技術の発展に伴って、このことはますます
大きくなり、ブロックＡＶＧに対してますます多くの通
過帯域が与えられることを意味している。プロセッサの
ための利用可能な通過帯域がこれに応じて縮小される。
プロセッサのメモリへのアクセスを制御する方法が、従
来技術において提案されているような固定された方法で
構成されると、プロセッサはますます縮小されたアクセ
ス認証周波数を含むことになる。ＡＶＧからのリクエス
トのストリームは一般的に連続し、かつ規則正しい。実
際において、表示および他のデータ処理機能はメモリへ
のアクセスの連続性と規則性を含む必要がある。処理さ
れるべきために待機されるデータＡＶＧの記憶容量の制
限も関係がある。なぜなら、ＡＶＧのためのメモリへア
クセスする通過帯域は、ブロックＡＶＧの数が増えたと
きに、増大する。従って、簡単な構成において、５００
メガバイトの通過帯域が利用可能であると仮定し、ブロ
ックＡＶＧがの機能化のために４００メガバイトを必要
とすると仮定すると、ＣＰＵに対して１００メガバイト
が保持される。これが８−ワード・アクセスを含むＣＰ
Ｕのためのラテンシ・サイクル数を４０にする。このＣ
ＰＵは概して、アクセス・バーストによってメモリへの
アクセスをリクエストし、たいていそのキャシュ・メモ
リ内に多数のデータを既に有している。他方で、このキ
ャッシュ・メモリを完成する必要がある、残念なことに
ＣＰＵは４０サイクル毎にしかメモリにアクセスするこ
とができない。ＣＰＵの速度は同様の場合における限界
的な方法で下げることができる。本発明の使用は、ここ
では特に有利であり、一方ＣＰＵはめったにアクセスす
る必要がなく、概して比較的短時間アクセス・バースト
を有し、他方において実時間ブロック内のブロックＡＶ
Ｇの分割と、そう重要でない時間におけるブロックは、
その配列で付加的な通過帯域を含むことが許容される。
実際に簡単な場合において、実時間のブロックＡＶＧ機
能の半分、２００メガバイトのみが、適当な時間周期で
完全に必要となるが、これはアクセス・バーストに対応
するものである。ＣＰＵからのアクセスのためのリクエ
ストのピークの場合において、すなわち、短いアクセス
・バースト中、短い持続時間の間ＣＰＵに対して３００
メガバイトを割り当てる動作が損失とならずに可能であ
る。これは、実際に本発明が実現可能としていることで
ある。８−ワードのアクセスのために、ピーク時に１４
＝（５００＊８）／３００サイクル毎にアクセスを達成
することができる。従って、これは２つの連続するアク
セス間の最少サイクル数を規定するラテンシ値ＬＡＴの
ための最小リミットとなる。しかし、この値は一定であ
り、また１４に値を固定することはブロックＡＶＧが長
期にわたって正しく機能化するためにＣＰＵへのアクセ
スが非常に重要となり、さらに、通過帯域の対応する減
少を生ぜしめる回路の動作はある一定サイクル（例え
ば、５０サイクルで、毎５００が失われる）の損失を生
じることになる。先行システムが適用されれば、ラテン
シのための低い値（例えば１４）が取られ、ＣＰＵによ
って通過帯域の占有率は６０％である。これは多すぎ
る。さらに加えて、最終的に選ばれた値およびその相対
的比率は、非実時間ＡＶＧを遅延させることが可能な持
続時間に関して可能にしなければならない。この期間
中、ＣＰＵによって占有された通過帯域が、アクセスの
長さ（８、１６、３２ワード．．．）によるアクセス数
を乗算することによって計算され、一方アクセスの最大
数がこの時間中、すなわち、計算機能によってなされた
連続リクエストが得られる。約９０サイクルに等しい周
期中にプロセスＡＶＧの遅延部分が可能であれば、この
持続期間でＣＰＵに対する通過帯域の平均４０％が適当
に与えられる。従って、適正な使用と思われている迅速
なアクセス（すなわち、ラテンシから分離された）の数
が選択される。ここで適正化アクセス数は８ワードの４
つのアクセスとなる。９０サイクル中、ラテンシがメモ
リへのアクセスを制限することを考慮すれば、これが２
２サイクルのラテンシの値となる。従って、ペナルティ
の値は、ブロックＡＶＧの適切な動作のために、計算機
能（ここではＣＰＵ）によって占有されたパーセントが
再度約２０となる長時間で平均になる。これが４０に近
いペナルティの値を選択することにつながり、この値は
固定値であって、ＡＶＧの理想的な機能化がなされる。
アカウントＡＣＣが適正化しようとするピークのアクセ
ス数の機能として、非実時間アクセスＡＶＧを遅延する
ことが可能な間の時間が決定される。ＣＰＵによるメモ
リへのＮの連続するアクセスのピークを適正化すること
が望まれれば、ＡＣＣは次の式Ｎ＊（ＰＥＮ−ＬＡＴ）
からＡＣＣによって定義される必要がある。従って、こ
こでＡＣＣは４＊（４０−２２）＝７２となる。しか
し、値およびその相対的比率は、例えば図１を参照して
説明した本発明に基づくデバイスのデータ処理工程に本
質的に依存する。ブロックＡＶＧの必要条件に依存し
て、本発明の原理を除外したにもかかわらず、これらの
値はここで説明した値とは大きく異なることになる。
【００２３】当該技術に習熟した人にアクセス可能なソ
フトウエア手段および／またはハードウエア手段によっ
て本発明に基づいた方法の工程に示された機能化実体を
使用する多数の方法がある。従って、図は概略的であ
る。従って、図は種々のブロックによって実現された種
々の機能的実体を示すが、これは種々の機能的実体が単
一のソフトウエアおよび／またはハードウエア手段に表
されることを除外しない。これはソフトウエアおよび／
またはハードウエア手段の組み合わせが１つの機能的実
体の実現を許容することを除外もしない。
【００２４】本発明は図示した実施形態に基づいて説明
したが、当該技術に習熟した人は、図示した実施形態お
よび変形例が本発明の精神と範囲内にあると直ちに認識
できるであろう。特に、要素または工程に先行する語句
「単数の」は、これらの要素または工程が複数存在する
ことを除外しない。従って、多数の変形例が、前述の請
求項に規定された精神と範囲から逸脱することなく当該
技術に習熟した人によって実現することができる。
【図面の簡単な説明】
【図１】本発明に基づく信号処理デバイスを示す図であ
る。
【図２】本発明に基づくメモリ・アクセス制御回路の動
作を示す図である。
【図３】本発明に基づく集合的リソースに対する計算機
能のアクセスを示す図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ユグ、ド、ペルテュイ フランス国ガルセル、リュ、ド、ラ、クー ルト、デル、３ (72)発明者 エリック、デスミヒト フランス国カーン、リュ、デルマンビル、 12 Ｆターム(参考） 5B060 CD14 KA03 KA04

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】機能によって、ラテンシと呼ばれる最少数
    のクロック・サイクルを、２つの連続するアクセス間に
    課す工程と、 ラテンシに近い時間によって、かつ少なくともこのラテ
    ンシと同じ値によって分離された所与の数の連続アクセ
    スが、以前に発生したときに、ラテンシよりも大きいペ
    ナルティと呼ばれる多数のサイクルを、２つの連続する
    アクセス間に課す工程と、 を含む集合的リソースに対する機能へのアクセスを制御
    する方法。
  2. 【請求項２】機能が計算機能であることを特徴とする請
    求項１に記載のアクセス制御方法。
  3. 【請求項３】集合的リソースがメモリであることを特徴
    とする請求項１に記載のアクセス制御方法。
  4. 【請求項４】ラテンシを課す工程は、前記機能がメモリ
    にアクセスせずかつ第１の値がゼロよりも大きい各メモ
    リサイクルで１だけ減少される前記第１値のゼロとの比
    較によって実行され、前記第１値は計算要素の各アクセ
    スでラテンシと呼ばれる大きさだけ増加され、ペナルテ
    ィを課す工程は、前記機能が集合的リソースをアクセス
    せずかつ第２値がゼロよりも大きい各メモリサイクルで
    １だけ減少される前記第２値の前記所与の数の連続する
    アクセスの機能として計算される、アカウントと呼ばれ
    るゼロとは異なる固定の大きさとの比較を介して実現さ
    れ、前記第２値は、前記機能の各アクセスでペナルティ
    と呼ばれる大きさだけ増加され、前記第１値がゼロであ
    りかつ前記第２値が前記アカウント以下である場合に、
    前記機能の要求による前記集合的リソースに対する機能
    のアクセスの許可が得られる、請求項１から３の何れか
    一項に記載のアクセス制御方法。
  5. 【請求項５】ラテンシおよびペナルティと呼ばれる数
    が、集合的リソースに対する機能の平均アクセスの機能
    として計算され、前記平均アクセスが他の機能による集
    合的リソースに対するアカウントを考慮することを特徴
    とする請求項１から４のいずれか１項に記載のアクセス
    制御方法。
  6. 【請求項６】請求項１から５の１つに記載の、アクセス
    制御方法を実行するための命令を含むコンピュータ・プ
    ログラム製品。
  7. 【請求項７】アクセス制御回路へ接続される集合体リソ
    ースに対する、機能のアクセス制御回路であって、 ラテンシと呼ばれる最少数のクロック・サイクルを、２
    つの連続するアクセス間に課すラテンシ手段と呼ばれる
    手段と、 ラテンシに近い時間によって、かつ少なくともこのラテ
    ンシと同じ値によって分離された所与の数の連続アクセ
    スが、以前に発生したときに、ラテンシよりも大きいペ
    ナルティと呼ばれる多数のサイクルを、２つの連続する
    アクセス間に課すペナルティ手段と呼ばれる手段と、 を含むアクセス制御回路。
  8. 【請求項８】前記ラテンシ手段は、前記機能がメモリに
    アクセスせずかつ第１の値がゼロよりも大きい各メモリ
    サイクルで１だけ減少される前記第１値を含むようにプ
    ログラムされた第１レジスタを含み、前記第１値が前記
    機能の各アクセスでラテンシと呼ばれる大きさだけ増加
    され、前記ラテンシ手段は、更に、前記第１値をゼロに
    比較するための比較手段を含み、前記ペナルティ手段
    は、前記機能が集合的リソースせずかつ第２値がゼロよ
    りも大きい各メモリサイクルで１だけ減少される前記第
    ２値を含むようにプログラムされた第２のレジスタを含
    み、前記第２値は、前記機能の各アクセスでペナルティ
    と呼ばれる大きさだけ増加され、前記ペナルティ手段
    は、前記第２値を前記所与の数の連続するアクセスの機
    能として計算されたアカウントと呼ばれるゼロとは異な
    る固定された大きさに比較するための手段を更に含み、
    前記第１値がゼロでありかつ前記第２値が前記アカウン
    ト以下である場合に、前記機能の要求によって、前記集
    合的リソースに対する機能のアクセスが得られる、請求
    項７に記載のアクセス制御回路。
  9. 【請求項９】ペナルティと呼ばれる大きさが集合的リソ
    ースに対する機能の平均アクセスとして計算され、前記
    平均アクセスが集合的リソースに対する他の機能のアク
    セスを考慮することを特徴とする請求項７または８に記
    載のアクセス制御回路。
  10. 【請求項１０】種々の機能に分割された集合的リソース
    を含み、集合的リソースに対する前記機能の少なくとも
    １つのアクセスが請求項７から９のいずれか１項に記載
    されたアクセス制御回路の助けによって制御されるデー
    タ処理デバイス。
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