JP2806672B2 - ダイレクトメモリアクセス転送制御装置 - Google Patents
ダイレクトメモリアクセス転送制御装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、ダイレクトメモリアク
セス（以下、ＤＭＡという）方式によってメモリと周辺
装置との間でデータを高速転送するＤＭＡ転送制御装置
に関する。
セス（以下、ＤＭＡという）方式によってメモリと周辺
装置との間でデータを高速転送するＤＭＡ転送制御装置
に関する。
【０００２】
【従来の技術】ＤＭＡ方式は広く採用されている高速度
のデータ転送方式の一つであり、ＤＭＡ方式によりデー
タ転送するための制御装置は情報処理装置に不可欠なも
のとなっている。
のデータ転送方式の一つであり、ＤＭＡ方式によりデー
タ転送するための制御装置は情報処理装置に不可欠なも
のとなっている。
【０００３】図６は、従来のＤＭＡ転送制御装置を含む
情報処理装置の一例を示すブロック構成図である。ＤＭ
Ａ転送制御装置３００は周辺装置４０１〜４０４からの
ＤＭＡ要求信号ＤＲＱ１〜ＤＲＱ４を受信してから動作
を開始し、ＤＭＡ転送の実行サイクルにＤＭＡ応答信号
ＤＡＫ１〜ＤＡＫ４を対応する周辺装置４０１〜４０４
に送信する。ＤＭＡ転送には、メモリ２００内の指定さ
れたアドレスのデータを読み出して周辺装置４０１〜４
０４へ転送する場合と、周辺装置４０１〜４０４からの
データをメモリ２００内の指定されたアドレスへ転送し
て書き込む場合などがあり、いずれの場合も一連のデー
タ転送を終了すると周辺装置４０１〜４０４に対してＤ
ＭＡ終了信号ＤＥＮＤ１〜ＤＥＮＤ４を送信する。ＤＭ
Ａ転送制御装置３００はＤＭＡ要求信号ＤＲＱ１〜ＤＲ
Ｑ４を受け付けると、転送制御部３０１から中央処理装
置１００（以下、ＣＰＵという）のバス制御回路１０１
にバスの使用要求信号ＢＲＱを発信する。バス制御回路
１０１は演算処理回路１０２やリフレッシュ制御装置５
００などからのバスの使用要求を調停し、ＤＭＡ転送要
求より優先順位の高い要求がない場合にはバスの使用許
可信号ＢＡＫを返信し、ＤＭＡ転送制御装置３００にア
ドレスバス６００およびデータ入出力バス７００の使用
を許可する。バスの使用権が得られると、ＤＭＡ転送制
御装置３００の転送制御部３０１はアドレスバス６００
およびデータ入出力バス７００を介してデータ転送を連
続して実行する。
情報処理装置の一例を示すブロック構成図である。ＤＭ
Ａ転送制御装置３００は周辺装置４０１〜４０４からの
ＤＭＡ要求信号ＤＲＱ１〜ＤＲＱ４を受信してから動作
を開始し、ＤＭＡ転送の実行サイクルにＤＭＡ応答信号
ＤＡＫ１〜ＤＡＫ４を対応する周辺装置４０１〜４０４
に送信する。ＤＭＡ転送には、メモリ２００内の指定さ
れたアドレスのデータを読み出して周辺装置４０１〜４
０４へ転送する場合と、周辺装置４０１〜４０４からの
データをメモリ２００内の指定されたアドレスへ転送し
て書き込む場合などがあり、いずれの場合も一連のデー
タ転送を終了すると周辺装置４０１〜４０４に対してＤ
ＭＡ終了信号ＤＥＮＤ１〜ＤＥＮＤ４を送信する。ＤＭ
Ａ転送制御装置３００はＤＭＡ要求信号ＤＲＱ１〜ＤＲ
Ｑ４を受け付けると、転送制御部３０１から中央処理装
置１００（以下、ＣＰＵという）のバス制御回路１０１
にバスの使用要求信号ＢＲＱを発信する。バス制御回路
１０１は演算処理回路１０２やリフレッシュ制御装置５
００などからのバスの使用要求を調停し、ＤＭＡ転送要
求より優先順位の高い要求がない場合にはバスの使用許
可信号ＢＡＫを返信し、ＤＭＡ転送制御装置３００にア
ドレスバス６００およびデータ入出力バス７００の使用
を許可する。バスの使用権が得られると、ＤＭＡ転送制
御装置３００の転送制御部３０１はアドレスバス６００
およびデータ入出力バス７００を介してデータ転送を連
続して実行する。
【０００４】ここで、ＤＭＡ転送制御装置３００は複数
の転送経路（以下、チャネルという）を備えており、要
求元に応じたチャネルを選択して実行する。各チャネル
にはそれぞれＤＭＡ転送実行の優先順位が付けられてい
る。複数のＤＭＡ転送要求が同時期に発生した場合には
優先順位制御部３０２で優先順位を判定し、まず優先順
位の最も高いチャネルからＤＭＡ転送が行われる。この
優先順位の制御方法には、従来、優先順位をチャネルご
とに固定する方法と、直前にＤＭＡ転送を実行し終了し
たチャネルが次には最低の優先順位になるよう順位を回
転する方法とがある。しかし、いずれの方法にしても優
先順位の高いチャネルのＤＭＡ転送がいったん開始する
と、一連のＤＭＡ転送が終結するまで優先順位の低いチ
ャネルは全く実行されずに待たされていた。
の転送経路（以下、チャネルという）を備えており、要
求元に応じたチャネルを選択して実行する。各チャネル
にはそれぞれＤＭＡ転送実行の優先順位が付けられてい
る。複数のＤＭＡ転送要求が同時期に発生した場合には
優先順位制御部３０２で優先順位を判定し、まず優先順
位の最も高いチャネルからＤＭＡ転送が行われる。この
優先順位の制御方法には、従来、優先順位をチャネルご
とに固定する方法と、直前にＤＭＡ転送を実行し終了し
たチャネルが次には最低の優先順位になるよう順位を回
転する方法とがある。しかし、いずれの方法にしても優
先順位の高いチャネルのＤＭＡ転送がいったん開始する
と、一連のＤＭＡ転送が終結するまで優先順位の低いチ
ャネルは全く実行されずに待たされていた。
【０００５】
【発明が解決しようとする課題】このように、従来例で
は、ＤＭＡ転送の各チャネルの選択はハードウェア固定
の優先順位に従って行われ、ＤＭＡ転送の途中で順位を
変更することはできず、また、優先順位の高いチャネル
のＤＭＡ転送がいったん開始されると優先順位の低いチ
ャネルのＤＭＡ転送は長期間実行されない構成となって
いる。このために、チャネル間の優先順位を決定すると
きには、各チャネルに対するＤＭＡ要求の発生時期を十
分調整した上で行うか、または、優先順位の低いチャネ
ルが長時間待たされることのないよう途中で優先順位を
変更するなどの処置をＣＰＵで行わなければならない欠
点があった。また、優先順位の低いＤＭＡ転送が一定時
間以上待たされている場合などに優先順位の高いチャネ
ルのＤＭＡ転送を一時中断するために時間計測タイマな
どの特別なハードウェアを必要とする欠点があった。
は、ＤＭＡ転送の各チャネルの選択はハードウェア固定
の優先順位に従って行われ、ＤＭＡ転送の途中で順位を
変更することはできず、また、優先順位の高いチャネル
のＤＭＡ転送がいったん開始されると優先順位の低いチ
ャネルのＤＭＡ転送は長期間実行されない構成となって
いる。このために、チャネル間の優先順位を決定すると
きには、各チャネルに対するＤＭＡ要求の発生時期を十
分調整した上で行うか、または、優先順位の低いチャネ
ルが長時間待たされることのないよう途中で優先順位を
変更するなどの処置をＣＰＵで行わなければならない欠
点があった。また、優先順位の低いＤＭＡ転送が一定時
間以上待たされている場合などに優先順位の高いチャネ
ルのＤＭＡ転送を一時中断するために時間計測タイマな
どの特別なハードウェアを必要とする欠点があった。
【０００６】本発明は、アクセス裁定される複数のチャ
ネルを数組のグループに分け、各グループ間でＤＭＡ転
送実行の優先順位を設け、同一グループ内では特定のチ
ャネルのみにＤＭＡ転送が独占されることなく均一にＤ
ＭＡ転送することができ、グループ間では所定の優先順
位が存在して緊急にＤＭＡ転送を実行すべきものとそう
でないものとに使い分けることができ、かつＣＰＵにお
ける処理負担を大幅に軽減でき、また用途に応じて最適
設計が可能なＤＭＡ転送制御装置を提供することを目的
とする。
ネルを数組のグループに分け、各グループ間でＤＭＡ転
送実行の優先順位を設け、同一グループ内では特定のチ
ャネルのみにＤＭＡ転送が独占されることなく均一にＤ
ＭＡ転送することができ、グループ間では所定の優先順
位が存在して緊急にＤＭＡ転送を実行すべきものとそう
でないものとに使い分けることができ、かつＣＰＵにお
ける処理負担を大幅に軽減でき、また用途に応じて最適
設計が可能なＤＭＡ転送制御装置を提供することを目的
とする。
【０００７】
【課題を解決するための手段】本発明は、周辺装置から
のＤＭＡ要求信号を入力するＤＭＡ要求制御回路と、こ
の周辺装置にＤＭＡ応答信号およびＤＭＡ終了信号を出
力する応答制御回路とを備えたＤＭＡ転送制御装置にお
いて、複数のチャネルを有し、このチャネルに対しての
ＤＭＡ要求信号に応じてバス使用要求信号を発行し、メ
モリおよび上記周辺装置が接続されたバスの使用許可信
号を受信するとＤＭＡ要求があるチャネルのＤＭＡ実行
許可信号を所定の期間ずつ順次循環してアクティブレベ
ルにする第一のアクセス裁定回路と、上記チャネルと異
なる複数のチャネルを有し、このチャネルに対してのＤ
ＭＡ要求信号に応じてバス使用要求信号を発行し、バス
の使用許可信号を受信しかつ上記第一のアクセス裁定回
路によるＤＭＡ実行が許可されていない期間に、ＤＭＡ
要求があるチャネルのＤＭＡ実行許可信号を所定の期間
ずつ順次循環してアクティブレベルにする第二のアクセ
ス裁定回路と、上記チャネルのそれぞれに対応して設け
られた複数のアドレスレジスタを備え、このアドレスレ
ジスタのそれぞれにはＤＭＡ転送される記憶領域の開始
アドレスがあらかじめ格納され、対応するＤＭＡ実行許
可信号がアクティブレベルになるとＤＭＡアドレスを出
力した後にこのＤＭＡアドレスを更新して格納するアド
レス生成回路と、上記チャネルのそれぞれに対応して設
けられた複数の転送回数レジスタを備え、この転送回数
レジスタのそれぞれにはＤＭＡ転送する転送回数があら
かじめ格納され、対応するＤＭＡ実行許可信号がアクテ
ィブレベルになると格納されている転送回数を更新し、
この転送回数が所定値になったときにＤＭＡ終了検出信
号を出力する転送回数制御回路とを備え、上記応答制御
回路は、対応するＤＭＡ実行許可信号がアクティブレベ
ルのときに対応するチャネルのＤＭＡ応答信号をアクテ
ィブレベルにして出力し、ＤＭＡ終了検出信号を受信す
るとＤＭＡ終了信号を出力する手段を含むことを特徴と
する。
のＤＭＡ要求信号を入力するＤＭＡ要求制御回路と、こ
の周辺装置にＤＭＡ応答信号およびＤＭＡ終了信号を出
力する応答制御回路とを備えたＤＭＡ転送制御装置にお
いて、複数のチャネルを有し、このチャネルに対しての
ＤＭＡ要求信号に応じてバス使用要求信号を発行し、メ
モリおよび上記周辺装置が接続されたバスの使用許可信
号を受信するとＤＭＡ要求があるチャネルのＤＭＡ実行
許可信号を所定の期間ずつ順次循環してアクティブレベ
ルにする第一のアクセス裁定回路と、上記チャネルと異
なる複数のチャネルを有し、このチャネルに対してのＤ
ＭＡ要求信号に応じてバス使用要求信号を発行し、バス
の使用許可信号を受信しかつ上記第一のアクセス裁定回
路によるＤＭＡ実行が許可されていない期間に、ＤＭＡ
要求があるチャネルのＤＭＡ実行許可信号を所定の期間
ずつ順次循環してアクティブレベルにする第二のアクセ
ス裁定回路と、上記チャネルのそれぞれに対応して設け
られた複数のアドレスレジスタを備え、このアドレスレ
ジスタのそれぞれにはＤＭＡ転送される記憶領域の開始
アドレスがあらかじめ格納され、対応するＤＭＡ実行許
可信号がアクティブレベルになるとＤＭＡアドレスを出
力した後にこのＤＭＡアドレスを更新して格納するアド
レス生成回路と、上記チャネルのそれぞれに対応して設
けられた複数の転送回数レジスタを備え、この転送回数
レジスタのそれぞれにはＤＭＡ転送する転送回数があら
かじめ格納され、対応するＤＭＡ実行許可信号がアクテ
ィブレベルになると格納されている転送回数を更新し、
この転送回数が所定値になったときにＤＭＡ終了検出信
号を出力する転送回数制御回路とを備え、上記応答制御
回路は、対応するＤＭＡ実行許可信号がアクティブレベ
ルのときに対応するチャネルのＤＭＡ応答信号をアクテ
ィブレベルにして出力し、ＤＭＡ終了検出信号を受信す
るとＤＭＡ終了信号を出力する手段を含むことを特徴と
する。
【０００８】
【作用】第一のアクセス裁定回路は、複数のチャネルに
対してダイレクトメモリアクセス転送要求があるとき
に、これら各チャネルに対し順次循環してアクティブレ
ベルとなるダイレクトメモリアクセス実行許可信号を生
成し、第二のアクセス裁定回路は、第一のアクセス裁定
回路によるダイレクトメモリアクセス実行が許可されて
いない期間のみダイレクトメモリアクセス要求があるチ
ャネルのダイレクトメモリアクセス実行許可信号を順次
循環してアクティブレベルにして出力する。
対してダイレクトメモリアクセス転送要求があるとき
に、これら各チャネルに対し順次循環してアクティブレ
ベルとなるダイレクトメモリアクセス実行許可信号を生
成し、第二のアクセス裁定回路は、第一のアクセス裁定
回路によるダイレクトメモリアクセス実行が許可されて
いない期間のみダイレクトメモリアクセス要求があるチ
ャネルのダイレクトメモリアクセス実行許可信号を順次
循環してアクティブレベルにして出力する。
【０００９】
【実施例】以下、本発明の一実施例について図面を用い
て説明する。図１はこの実施例を示すブロック構成図で
ある。この実施例は、図１に示すように、周辺装置から
のＤＭＡ要求信号ＤＲＱ１〜ＤＲＱ４を入力してＤＭＡ
要求を制御するＤＭＡ要求制御回路１０と、ＤＭＡ応答
を制御して周辺装置にＤＭＡ応答信号ＤＡＫ１〜ＤＡＫ
４およびＤＭＡ終了信号ＤＥＮＤ１〜ＤＥＮＤ４を出力
するＤＭＡ応答制御回路６０と、チャネル１とチャネル
２とに対するＤＭＡ要求に応じてＤＭＡ実行サイクルの
アクセス裁定を行うアクセス裁定回路２１と、チャネル
３とチャネル４とに対するＤＭＡ要求に応じてＤＭＡ実
行サイクルのアクセス裁定を行うアクセス裁定回路２２
と、内部タイミングを生成してＤＭＡ転送の動作制御を
行うタイミング制御回路３０と、各チャネルごとにＤＭ
Ａ転送の対象となるメモリのアドレス（以下、ＤＭＡア
ドレスという）を格納するアドレスレジスタ４１〜４４
および１回の転送ごとに実行中のチャネルのアドレスレ
ジスタの内容を更新する加減算回路４５を含み、ＤＭＡ
アドレスを生成し更新するアドレス生成回路４０と、各
チャネルごとの転送回数を格納する転送回数レジスタ５
１〜５４および１回の転送ごとに実行中のチャネルの転
送回数レジスタの内容を減少する減算回路５５を含み、
ＤＭＡ転送回数を制御する転送回数制御回路５０と、Ｄ
ＭＡアドレスを供給するＤＭＡアドレスライン７０とを
備える。
て説明する。図１はこの実施例を示すブロック構成図で
ある。この実施例は、図１に示すように、周辺装置から
のＤＭＡ要求信号ＤＲＱ１〜ＤＲＱ４を入力してＤＭＡ
要求を制御するＤＭＡ要求制御回路１０と、ＤＭＡ応答
を制御して周辺装置にＤＭＡ応答信号ＤＡＫ１〜ＤＡＫ
４およびＤＭＡ終了信号ＤＥＮＤ１〜ＤＥＮＤ４を出力
するＤＭＡ応答制御回路６０と、チャネル１とチャネル
２とに対するＤＭＡ要求に応じてＤＭＡ実行サイクルの
アクセス裁定を行うアクセス裁定回路２１と、チャネル
３とチャネル４とに対するＤＭＡ要求に応じてＤＭＡ実
行サイクルのアクセス裁定を行うアクセス裁定回路２２
と、内部タイミングを生成してＤＭＡ転送の動作制御を
行うタイミング制御回路３０と、各チャネルごとにＤＭ
Ａ転送の対象となるメモリのアドレス（以下、ＤＭＡア
ドレスという）を格納するアドレスレジスタ４１〜４４
および１回の転送ごとに実行中のチャネルのアドレスレ
ジスタの内容を更新する加減算回路４５を含み、ＤＭＡ
アドレスを生成し更新するアドレス生成回路４０と、各
チャネルごとの転送回数を格納する転送回数レジスタ５
１〜５４および１回の転送ごとに実行中のチャネルの転
送回数レジスタの内容を減少する減算回路５５を含み、
ＤＭＡ転送回数を制御する転送回数制御回路５０と、Ｄ
ＭＡアドレスを供給するＤＭＡアドレスライン７０とを
備える。
【００１０】アドレスレジスタ４１〜４４および転送回
数レジスタ５１〜５４は、ＣＰＵのアドレスバス（不図
示）およびデータ入出力バス（不図示）を介してＣＰＵ
（不図示）に接続されており、ＣＰＵはＤＭＡ転送の実
行に先だちこれらのラインを介してＤＭＡ転送の対象と
なるメモリの開始アドレスをアドレスレジスタ４１〜４
４に、転送回数を転送回数レジスタ５１〜５４にそれぞ
れ各チャネルごとに設定する。ＤＭＡ要求制御回路１０
は、複数の周辺装置からのＤＭＡ要求信号ＤＲＱ１〜Ｄ
ＲＱ４を監視しており、有効なＤＭＡ転送要求を受け付
けると、対応するチャネルのＤＭＡ要求フラグ信号ＤＲ
ＱＦ１〜ＤＲＱＦ４をアクティブレベルにして出力し、
アクセス裁定回路２１およびアクセス裁定回路２２にＤ
ＭＡ要求の発生を知らせる。また、ＤＭＡ終了検出信号
ＤＥＮＤを受信すると、ＤＭＡ実行許可信号ＡＫ１〜Ａ
Ｋ４がアクティブレベルのチャネルのＤＭＡ要求フラグ
信号ＤＲＱＦ１〜ＤＲＱＦ４を非アクティブレベルにし
て出力する。アクセス裁定回路２１は、ＤＭＡ要求フラ
グ信号ＤＲＱＦ１〜ＤＲＱＦ２にアクティブレベルのも
のがあるとバス使用要求信号ＢＲＱａを出力する。バス
使用許可信号ＢＡＫが受信されるとＤＭＡ要求フラグ信
号ＤＲＱＦ１〜ＤＲＱＦ２がアクティブレベルのチャネ
ルのＤＭＡ実行許可信号ＡＫ１〜ＡＫ２を１サイクルず
つ順次アクティブレベルにして出力し、ＤＭＡ転送サイ
クルを発生する。アクセス裁定回路２２は、ＤＭＡ要求
フラグ信号ＤＲＱＦ３〜ＤＲＱＦ４にアクティブレベル
のものがあるとバス使用要求信号ＢＲＱｂを出力する。
チャネル１とチャネル２とに対するＤＭＡ要求がない場
合すなわちアクセス裁定回路２１からの要求受付け禁止
信号ＲＱＭＫａが非アクティブレベルのときに、バス使
用許可信号ＢＡＫが受信されるとＤＭＡ要求フラグ信号
ＤＲＱＦ３〜ＤＲＱＦ４がアクティブレベルのチャネル
のＤＭＡ実行許可信号ＡＫ３〜ＡＫ４を１サイクルずつ
順次アクティブレベルにして出力し、ＤＭＡ転送サイク
ルを発生する。タイミング制御回路３０は、アクセス裁
定回路２１およびアクセス裁定回路２２にクロック信号
ＣＫａおよびＣＫｂとおよびバスサイクル基準信号ＢＣ
Ｋとを供給すると共に、ＣＰＵとの間のバス使用要求信
号ＢＲＱおよびバス使用許可信号ＢＡＫの伝達制御を行
う。アドレス生成回路４０は、各チャネルとそれぞれ対
応して設けられたアドレスレジスタ４１〜４４と加減算
回路４５とを備え、アドレスレジスタ４１〜４４にＤＭ
Ａ転送領域の開始アドレスをそれぞれ格納しておき、対
応するＤＭＡ実行許可信号ＡＫ１〜ＡＫ４がアクティブ
レベルになるとＤＭＡアドレス信号ＡＤ１〜ＡＤ４をＤ
ＭＡアドレスライン７０へ出力した後にこのＤＭＡアド
レスを更新し格納する。転送回数制御回路５０は、各チ
ャネルとそれぞれ対応して設けられた転送回数レジスタ
５１〜５４と減算回路５５とを備え、転送回数レジスタ
５１〜５４に連続してＤＭＡ転送する回数をそれぞれ格
納しておき、対応するＤＭＡ実行許可信号ＡＫ１〜ＡＫ
４がアクティブレベルになると格納されている転送回数
を更新し、所定の値（例えば「０」）になったときにＤ
ＭＡ終了検出信号ＤＥＮＤを出力する。ＤＭＡ応答制御
回路６０は、ＤＭＡ実行許可信号ＡＫ１〜ＡＫ４がアク
ティブレベルのときに対応するチャネルのＤＭＡ応答信
号ＤＡＫ１〜ＤＡＫ４をアクティブレベルにして出力
し、また、ＤＭＡ終了検出信号ＤＥＮＤを受信すると対
応するチャネルのＤＭＡ終了信号ＤＥＮＤ１〜ＤＥＮＤ
４を出力する。
数レジスタ５１〜５４は、ＣＰＵのアドレスバス（不図
示）およびデータ入出力バス（不図示）を介してＣＰＵ
（不図示）に接続されており、ＣＰＵはＤＭＡ転送の実
行に先だちこれらのラインを介してＤＭＡ転送の対象と
なるメモリの開始アドレスをアドレスレジスタ４１〜４
４に、転送回数を転送回数レジスタ５１〜５４にそれぞ
れ各チャネルごとに設定する。ＤＭＡ要求制御回路１０
は、複数の周辺装置からのＤＭＡ要求信号ＤＲＱ１〜Ｄ
ＲＱ４を監視しており、有効なＤＭＡ転送要求を受け付
けると、対応するチャネルのＤＭＡ要求フラグ信号ＤＲ
ＱＦ１〜ＤＲＱＦ４をアクティブレベルにして出力し、
アクセス裁定回路２１およびアクセス裁定回路２２にＤ
ＭＡ要求の発生を知らせる。また、ＤＭＡ終了検出信号
ＤＥＮＤを受信すると、ＤＭＡ実行許可信号ＡＫ１〜Ａ
Ｋ４がアクティブレベルのチャネルのＤＭＡ要求フラグ
信号ＤＲＱＦ１〜ＤＲＱＦ４を非アクティブレベルにし
て出力する。アクセス裁定回路２１は、ＤＭＡ要求フラ
グ信号ＤＲＱＦ１〜ＤＲＱＦ２にアクティブレベルのも
のがあるとバス使用要求信号ＢＲＱａを出力する。バス
使用許可信号ＢＡＫが受信されるとＤＭＡ要求フラグ信
号ＤＲＱＦ１〜ＤＲＱＦ２がアクティブレベルのチャネ
ルのＤＭＡ実行許可信号ＡＫ１〜ＡＫ２を１サイクルず
つ順次アクティブレベルにして出力し、ＤＭＡ転送サイ
クルを発生する。アクセス裁定回路２２は、ＤＭＡ要求
フラグ信号ＤＲＱＦ３〜ＤＲＱＦ４にアクティブレベル
のものがあるとバス使用要求信号ＢＲＱｂを出力する。
チャネル１とチャネル２とに対するＤＭＡ要求がない場
合すなわちアクセス裁定回路２１からの要求受付け禁止
信号ＲＱＭＫａが非アクティブレベルのときに、バス使
用許可信号ＢＡＫが受信されるとＤＭＡ要求フラグ信号
ＤＲＱＦ３〜ＤＲＱＦ４がアクティブレベルのチャネル
のＤＭＡ実行許可信号ＡＫ３〜ＡＫ４を１サイクルずつ
順次アクティブレベルにして出力し、ＤＭＡ転送サイク
ルを発生する。タイミング制御回路３０は、アクセス裁
定回路２１およびアクセス裁定回路２２にクロック信号
ＣＫａおよびＣＫｂとおよびバスサイクル基準信号ＢＣ
Ｋとを供給すると共に、ＣＰＵとの間のバス使用要求信
号ＢＲＱおよびバス使用許可信号ＢＡＫの伝達制御を行
う。アドレス生成回路４０は、各チャネルとそれぞれ対
応して設けられたアドレスレジスタ４１〜４４と加減算
回路４５とを備え、アドレスレジスタ４１〜４４にＤＭ
Ａ転送領域の開始アドレスをそれぞれ格納しておき、対
応するＤＭＡ実行許可信号ＡＫ１〜ＡＫ４がアクティブ
レベルになるとＤＭＡアドレス信号ＡＤ１〜ＡＤ４をＤ
ＭＡアドレスライン７０へ出力した後にこのＤＭＡアド
レスを更新し格納する。転送回数制御回路５０は、各チ
ャネルとそれぞれ対応して設けられた転送回数レジスタ
５１〜５４と減算回路５５とを備え、転送回数レジスタ
５１〜５４に連続してＤＭＡ転送する回数をそれぞれ格
納しておき、対応するＤＭＡ実行許可信号ＡＫ１〜ＡＫ
４がアクティブレベルになると格納されている転送回数
を更新し、所定の値（例えば「０」）になったときにＤ
ＭＡ終了検出信号ＤＥＮＤを出力する。ＤＭＡ応答制御
回路６０は、ＤＭＡ実行許可信号ＡＫ１〜ＡＫ４がアク
ティブレベルのときに対応するチャネルのＤＭＡ応答信
号ＤＡＫ１〜ＤＡＫ４をアクティブレベルにして出力
し、また、ＤＭＡ終了検出信号ＤＥＮＤを受信すると対
応するチャネルのＤＭＡ終了信号ＤＥＮＤ１〜ＤＥＮＤ
４を出力する。
【００１１】この実施例は、図１に示すように、周辺装
置からのＤＭＡ要求信号を入力するＤＭＡ要求制御回路
１０と、この周辺装置にＤＭＡ応答信号およびＤＭＡ終
了信号を出力する応答制御回路６０とを備え、さらに、
本発明の特徴とする手段として、複数のチャネルを有
し、このチャネルに対してのＤＭＡ要求信号に応じてバ
ス使用要求信号を発行し、メモリおよび上記周辺装置が
接続されたバスの使用許可信号を受信するとＤＭＡ要求
があるチャネルのＤＭＡ実行許可信号を所定の期間ずつ
順次循環してアクティブレベルにするアクセス裁定回路
２１と、上記チャネルと異なる複数のチャネルを有し、
このチャネルに対してのＤＭＡ要求信号に応じてバス使
用要求信号を発行し、バスの使用許可信号を受信しかつ
アクセス裁定回路２１によるＤＭＡ実行が許可されてい
ない期間に、ＤＭＡ要求があるチャネルのＤＭＡ実行許
可信号を所定の期間ずつ順次循環してアクティブレベル
にするアクセス裁定回路２２と、上記チャネルのそれぞ
れに対応して設けられた複数のアドレスレジスタを備
え、このアドレスレジスタのそれぞれにＤＭＡ転送され
る記憶領域の開始アドレスをあらかじめ格納しておき、
対応するＤＭＡ実行許可信号がアクティブレベルになる
とＤＭＡアドレスを出力した後にこのＤＭＡアドレスを
更新して格納するアドレス生成回路４０と、上記チャネ
ルのそれぞれに対応して設けられた複数の転送回数レジ
スタを備え、この転送回数レジスタのそれぞれにＤＭＡ
転送する転送回数をあらかじめ格納しておき、対応する
ＤＭＡ実行許可信号がアクティブレベルになると格納さ
れている転送回数を更新し、この転送回数が所定値にな
ったときにＤＭＡ終了検出信号を出力する転送回数制御
回路５０とを備え、ＤＭＡ応答制御回路６０は、対応す
るＤＭＡ実行許可信号がアクティブレベルのときに対応
するチャネルのＤＭＡ応答信号をアクティブレベルにし
て出力し、ＤＭＡ終了検出信号を受信するとＤＭＡ終了
信号を出力する手段を含む。
置からのＤＭＡ要求信号を入力するＤＭＡ要求制御回路
１０と、この周辺装置にＤＭＡ応答信号およびＤＭＡ終
了信号を出力する応答制御回路６０とを備え、さらに、
本発明の特徴とする手段として、複数のチャネルを有
し、このチャネルに対してのＤＭＡ要求信号に応じてバ
ス使用要求信号を発行し、メモリおよび上記周辺装置が
接続されたバスの使用許可信号を受信するとＤＭＡ要求
があるチャネルのＤＭＡ実行許可信号を所定の期間ずつ
順次循環してアクティブレベルにするアクセス裁定回路
２１と、上記チャネルと異なる複数のチャネルを有し、
このチャネルに対してのＤＭＡ要求信号に応じてバス使
用要求信号を発行し、バスの使用許可信号を受信しかつ
アクセス裁定回路２１によるＤＭＡ実行が許可されてい
ない期間に、ＤＭＡ要求があるチャネルのＤＭＡ実行許
可信号を所定の期間ずつ順次循環してアクティブレベル
にするアクセス裁定回路２２と、上記チャネルのそれぞ
れに対応して設けられた複数のアドレスレジスタを備
え、このアドレスレジスタのそれぞれにＤＭＡ転送され
る記憶領域の開始アドレスをあらかじめ格納しておき、
対応するＤＭＡ実行許可信号がアクティブレベルになる
とＤＭＡアドレスを出力した後にこのＤＭＡアドレスを
更新して格納するアドレス生成回路４０と、上記チャネ
ルのそれぞれに対応して設けられた複数の転送回数レジ
スタを備え、この転送回数レジスタのそれぞれにＤＭＡ
転送する転送回数をあらかじめ格納しておき、対応する
ＤＭＡ実行許可信号がアクティブレベルになると格納さ
れている転送回数を更新し、この転送回数が所定値にな
ったときにＤＭＡ終了検出信号を出力する転送回数制御
回路５０とを備え、ＤＭＡ応答制御回路６０は、対応す
るＤＭＡ実行許可信号がアクティブレベルのときに対応
するチャネルのＤＭＡ応答信号をアクティブレベルにし
て出力し、ＤＭＡ終了検出信号を受信するとＤＭＡ終了
信号を出力する手段を含む。
【００１２】次に、この実施例の動作について説明す
る。アクセス裁定回路２１は、ＤＭＡ要求が発生しバス
使用許可が下りると、ＤＭＡ要求が発生している各チャ
ネル例えばチャネル１とチャネル２との両方に対するＤ
ＭＡ要求が同時期にある場合には、チャネル１とチャネ
ル２とのＤＭＡ実行許可信号ＡＫ１およびＡＫ２を１サ
イクルずつ順次循環してアクティブレベルにする。アク
セス裁定回路２２は、ＤＭＡ要求が発生してバス使用許
可が下り、アクセス裁定回路２１からの要求受付け禁止
信号ＲＱＭＫａが非アクティブの期間すなわちチャネル
１およびチャネル２に対するＤＭＡ要求がないときに、
ＤＭＡ要求が発生している各チャネル例えばチャネル３
とチャネル４との両方に対するＤＭＡ要求が同時期にあ
る場合には、チャネル３とチャネル４とのＤＭＡ実行許
可信号ＡＫ３およびＡＫ４を１サイクルずつ順次循環し
てアクティブレベルにする。アドレス生成回路４０で
は、例えばＤＭＡ実行許可信号ＡＫ１がアクティブレベ
ルになると、これによりアドレスレジスタ４１の内容が
読み出されてＤＭＡアドレス信号ＡＤ１としてＤＭＡア
ドレスライン７０に供給される。また、このＤＭＡアド
レス値が加減算回路４５により更新され、再びアドレス
レジスタ４１に書き戻される。この動作はＤＭＡ実行許
可信号ＡＫ１がアクティブレベルになるたびに行われ
る。転送回数制御回路５０では、例えばＤＭＡ実行許可
信号ＡＫ１がアクティブレベルになると、これにより転
送回数レジスタ５１の内容が読み出されて減算回路５５
で減算され、この減算された転送回数が転送回数レジス
タ５１に再び書き戻される。そして、この動作はＤＭＡ
実行許可信号ＡＫ１がアクティブレベルになるたびに行
われ、その値が「０」になるとＤＭＡ終了検出信号ＤＥ
ＮＤが出力される。ＤＭＡ応答制御回路６０は、ＤＭＡ
実行許可信号ＡＫ１〜ＡＫ４と対応して所定のタイミン
グでＤＭＡ応答信号ＤＡＫ１〜ＤＡＫ４をアクティブレ
ベルにし、対応する周辺装置にＤＭＡ転送の実行サイク
ルであることを知らせる。また、ＤＭＡ終了検出信号Ｄ
ＥＮＤを受信すると、ＤＭＡ実行許可信号ＡＫ１〜ＡＫ
４と対応してＤＭＡ終了信号ＤＥＮＤ１〜ＤＥＮＤ４を
アクティブレベルにし、対応する周辺装置に一連のＤＭ
Ａ転送の終結を知らせる。
る。アクセス裁定回路２１は、ＤＭＡ要求が発生しバス
使用許可が下りると、ＤＭＡ要求が発生している各チャ
ネル例えばチャネル１とチャネル２との両方に対するＤ
ＭＡ要求が同時期にある場合には、チャネル１とチャネ
ル２とのＤＭＡ実行許可信号ＡＫ１およびＡＫ２を１サ
イクルずつ順次循環してアクティブレベルにする。アク
セス裁定回路２２は、ＤＭＡ要求が発生してバス使用許
可が下り、アクセス裁定回路２１からの要求受付け禁止
信号ＲＱＭＫａが非アクティブの期間すなわちチャネル
１およびチャネル２に対するＤＭＡ要求がないときに、
ＤＭＡ要求が発生している各チャネル例えばチャネル３
とチャネル４との両方に対するＤＭＡ要求が同時期にあ
る場合には、チャネル３とチャネル４とのＤＭＡ実行許
可信号ＡＫ３およびＡＫ４を１サイクルずつ順次循環し
てアクティブレベルにする。アドレス生成回路４０で
は、例えばＤＭＡ実行許可信号ＡＫ１がアクティブレベ
ルになると、これによりアドレスレジスタ４１の内容が
読み出されてＤＭＡアドレス信号ＡＤ１としてＤＭＡア
ドレスライン７０に供給される。また、このＤＭＡアド
レス値が加減算回路４５により更新され、再びアドレス
レジスタ４１に書き戻される。この動作はＤＭＡ実行許
可信号ＡＫ１がアクティブレベルになるたびに行われ
る。転送回数制御回路５０では、例えばＤＭＡ実行許可
信号ＡＫ１がアクティブレベルになると、これにより転
送回数レジスタ５１の内容が読み出されて減算回路５５
で減算され、この減算された転送回数が転送回数レジス
タ５１に再び書き戻される。そして、この動作はＤＭＡ
実行許可信号ＡＫ１がアクティブレベルになるたびに行
われ、その値が「０」になるとＤＭＡ終了検出信号ＤＥ
ＮＤが出力される。ＤＭＡ応答制御回路６０は、ＤＭＡ
実行許可信号ＡＫ１〜ＡＫ４と対応して所定のタイミン
グでＤＭＡ応答信号ＤＡＫ１〜ＤＡＫ４をアクティブレ
ベルにし、対応する周辺装置にＤＭＡ転送の実行サイク
ルであることを知らせる。また、ＤＭＡ終了検出信号Ｄ
ＥＮＤを受信すると、ＤＭＡ実行許可信号ＡＫ１〜ＡＫ
４と対応してＤＭＡ終了信号ＤＥＮＤ１〜ＤＥＮＤ４を
アクティブレベルにし、対応する周辺装置に一連のＤＭ
Ａ転送の終結を知らせる。
【００１３】図２は、アクセス裁定回路２１の具体例を
示す回路図である。このアクセス裁定回路２１は、論理
積ゲート（以下、アンドゲートという）ＡＧ１〜ＡＧ７
と、論理和ゲート（以下、オアゲートという）ＯＧ１〜
ＯＧ２と、ＲＳ−フリップフロップＦＦ１〜ＦＦ２と、
ラッチ回路ＬＡ１〜ＬＡ４とから構成される。ラッチ回
路ＬＡ１は、バスサイクルの基準信号ＢＣＫを入力して
バスサイクル終了期間信号ＢＥＮＤを生成する。アンド
ゲートＡＧ１は、バスサイクルの基準信号ＢＣＫとクロ
ック信号ＣＫａとを入力してラッチ信号ＬＡＴを生成す
る。アンドゲートＡＧ２は、クロック信号ＣＫｂ、バス
サイクル終了期間信号ＢＥＮＤの反転信号、チャネル１
のＤＭＡ要求フラグ信号ＤＲＱＦ１およびラッチ回路Ｌ
Ａ４の反転出力である要求受付け許可信号ＡＣＥＮａを
入力してＲＳ−フリップフロップＦＦ１のセット信号を
生成する。アンドゲートＡＧ３は、クロック信号ＣＫ
ｂ、バスサイクル終了期間信号ＢＥＮＤおよびアンドゲ
ートＡＧ４の出力信号を入力してＲＳ−フリップフロッ
プＦＦ１のリセット信号を生成する。ラッチ回路ＬＡ２
は、ＲＳ−フリップフロップＦＦ１の出力信号を入力し
てラッチ信号ＬＡＴがハイレベルの期間に入力信号の状
態を出力する。アンドゲートＡＧ４は、ラッチ回路ＬＡ
２の出力信号とバスの使用許可信号ＢＡＫとを入力して
チャネル１のＤＭＡ実行許可信号ＡＫ１を生成する。Ｄ
ＭＡ要求フラグ信号ＤＲＱＦ２のチャネル２の回路部分
についても同様である。ただし、アンドゲートＡＧ７
は、ラッチ回路ＬＡ３の出力信号と、バスの使用許可信
号ＢＡＫと、チャネル１のＤＭＡ実行許可信号ＡＫ１の
反転信号とを入力してチャネル２のＤＭＡ実行許可信号
ＡＫ２を生成する。オアゲートＯＧ１は、ＲＳ−フリッ
プフロップＦＦ１およびＦＦ２の出力信号とアクセス裁
定回路２２からのバス使用要求信号ＢＲＱｂとを入力し
てバスの使用要求信号ＢＲＱａを生成する。ラッチ回路
ＬＡ４は、オアゲートＯＧ１の出力信号を入力してＤＭ
Ａ要求フラグ信号ＤＲＱＦ１およびＤＲＱＦ２の要求受
付け許可信号ＡＣＥＮａを生成する。オアゲートＯＧ２
は、ＤＭＡ要求フラグ信号ＤＲＱＦ１およびＤＲＱＦ２
を入力して要求受付け禁止信号ＲＱＭＫａを生成し、ア
クセス裁定回路２２に供給する。
示す回路図である。このアクセス裁定回路２１は、論理
積ゲート（以下、アンドゲートという）ＡＧ１〜ＡＧ７
と、論理和ゲート（以下、オアゲートという）ＯＧ１〜
ＯＧ２と、ＲＳ−フリップフロップＦＦ１〜ＦＦ２と、
ラッチ回路ＬＡ１〜ＬＡ４とから構成される。ラッチ回
路ＬＡ１は、バスサイクルの基準信号ＢＣＫを入力して
バスサイクル終了期間信号ＢＥＮＤを生成する。アンド
ゲートＡＧ１は、バスサイクルの基準信号ＢＣＫとクロ
ック信号ＣＫａとを入力してラッチ信号ＬＡＴを生成す
る。アンドゲートＡＧ２は、クロック信号ＣＫｂ、バス
サイクル終了期間信号ＢＥＮＤの反転信号、チャネル１
のＤＭＡ要求フラグ信号ＤＲＱＦ１およびラッチ回路Ｌ
Ａ４の反転出力である要求受付け許可信号ＡＣＥＮａを
入力してＲＳ−フリップフロップＦＦ１のセット信号を
生成する。アンドゲートＡＧ３は、クロック信号ＣＫ
ｂ、バスサイクル終了期間信号ＢＥＮＤおよびアンドゲ
ートＡＧ４の出力信号を入力してＲＳ−フリップフロッ
プＦＦ１のリセット信号を生成する。ラッチ回路ＬＡ２
は、ＲＳ−フリップフロップＦＦ１の出力信号を入力し
てラッチ信号ＬＡＴがハイレベルの期間に入力信号の状
態を出力する。アンドゲートＡＧ４は、ラッチ回路ＬＡ
２の出力信号とバスの使用許可信号ＢＡＫとを入力して
チャネル１のＤＭＡ実行許可信号ＡＫ１を生成する。Ｄ
ＭＡ要求フラグ信号ＤＲＱＦ２のチャネル２の回路部分
についても同様である。ただし、アンドゲートＡＧ７
は、ラッチ回路ＬＡ３の出力信号と、バスの使用許可信
号ＢＡＫと、チャネル１のＤＭＡ実行許可信号ＡＫ１の
反転信号とを入力してチャネル２のＤＭＡ実行許可信号
ＡＫ２を生成する。オアゲートＯＧ１は、ＲＳ−フリッ
プフロップＦＦ１およびＦＦ２の出力信号とアクセス裁
定回路２２からのバス使用要求信号ＢＲＱｂとを入力し
てバスの使用要求信号ＢＲＱａを生成する。ラッチ回路
ＬＡ４は、オアゲートＯＧ１の出力信号を入力してＤＭ
Ａ要求フラグ信号ＤＲＱＦ１およびＤＲＱＦ２の要求受
付け許可信号ＡＣＥＮａを生成する。オアゲートＯＧ２
は、ＤＭＡ要求フラグ信号ＤＲＱＦ１およびＤＲＱＦ２
を入力して要求受付け禁止信号ＲＱＭＫａを生成し、ア
クセス裁定回路２２に供給する。
【００１４】図３は、アクセス裁定回路２２の具体例を
示す回路図である。このアクセス裁定回路２２は、アン
ドゲートＡＧ８〜ＡＧ１４と、オアゲートＯＧ３と、Ｒ
Ｓ−フリップフロップＦＦ３〜ＦＦ４と、ラッチ回路Ｌ
Ａ５〜ＬＡ７とから構成される。アンドゲートＡＧ８
は、クロック信号ＣＫｂ、バスサイクル終了期間信号Ｂ
ＥＮＤの反転信号、チャネル３のＤＭＡ要求フラグ信号
ＤＲＱＦ３およびアンドゲートＡＧ１４の出力信号であ
る要求受付け許可信号ＡＣＥＮｂを入力してＲＳ−フリ
ップフロップＦＦ３のセット信号を生成する。アンドゲ
ートＡＧ９は、クロック信号ＣＫｂ、バスサイクル終了
期間信号ＢＥＮＤおよびアンドゲートＡＧ１０の出力信
号を入力してＲＳ−フリップフロップＦＦ３のリセット
信号を生成する。ラッチ回路ＬＡ５は、ＲＳ−フリップ
フロップＦＦ３の出力信号を入力し、ラッチ信号ＬＡＴ
がハイレベルの期間に入力信号の状態を出力する。アン
ドゲートＡＧ１０は、ラッチ回路ＬＡ５の出力信号とバ
スの使用許可信号ＢＡＫとを入力してチャネル３のＤＭ
Ａ実行許可信号ＡＫ３を生成する。ＤＭＡ要求フラグ信
号ＤＲＱＦ４のチャネル４の回路部分についても同様で
ある。ただし、アンドゲートＡＧ１３は、ラッチ回路Ｌ
Ａ６の出力信号と、バスの使用許可信号ＢＡＫと、チャ
ネル３のＤＭＡ実行許可信号ＡＫ３の反転信号とを入力
してチャネル４のＤＭＡ実行許可信号ＡＫ４を生成す
る。オアゲートＯＧ３は、ＲＳ−フリップフロップＦＦ
３およびＦＦ４の出力信号を入力してバスの使用要求信
号ＢＲＱｂを生成する。ラッチ回路ＬＡ７は、オアゲー
トＯＧ３の出力信号を入力し、出力信号はアンドゲート
ＡＧ１４の入力となる。アンドゲートＡＧ１４は、要求
受付け許可信号ＲＱＭＫａの反転信号とラッチ回路ＬＡ
７の出力信号とを入力してＤＭＡ要求フラグ信号ＤＲＱ
Ｆ３およびＤＲＱＦ４の要求受付け許可信号ＡＣＥＮｂ
を生成する。
示す回路図である。このアクセス裁定回路２２は、アン
ドゲートＡＧ８〜ＡＧ１４と、オアゲートＯＧ３と、Ｒ
Ｓ−フリップフロップＦＦ３〜ＦＦ４と、ラッチ回路Ｌ
Ａ５〜ＬＡ７とから構成される。アンドゲートＡＧ８
は、クロック信号ＣＫｂ、バスサイクル終了期間信号Ｂ
ＥＮＤの反転信号、チャネル３のＤＭＡ要求フラグ信号
ＤＲＱＦ３およびアンドゲートＡＧ１４の出力信号であ
る要求受付け許可信号ＡＣＥＮｂを入力してＲＳ−フリ
ップフロップＦＦ３のセット信号を生成する。アンドゲ
ートＡＧ９は、クロック信号ＣＫｂ、バスサイクル終了
期間信号ＢＥＮＤおよびアンドゲートＡＧ１０の出力信
号を入力してＲＳ−フリップフロップＦＦ３のリセット
信号を生成する。ラッチ回路ＬＡ５は、ＲＳ−フリップ
フロップＦＦ３の出力信号を入力し、ラッチ信号ＬＡＴ
がハイレベルの期間に入力信号の状態を出力する。アン
ドゲートＡＧ１０は、ラッチ回路ＬＡ５の出力信号とバ
スの使用許可信号ＢＡＫとを入力してチャネル３のＤＭ
Ａ実行許可信号ＡＫ３を生成する。ＤＭＡ要求フラグ信
号ＤＲＱＦ４のチャネル４の回路部分についても同様で
ある。ただし、アンドゲートＡＧ１３は、ラッチ回路Ｌ
Ａ６の出力信号と、バスの使用許可信号ＢＡＫと、チャ
ネル３のＤＭＡ実行許可信号ＡＫ３の反転信号とを入力
してチャネル４のＤＭＡ実行許可信号ＡＫ４を生成す
る。オアゲートＯＧ３は、ＲＳ−フリップフロップＦＦ
３およびＦＦ４の出力信号を入力してバスの使用要求信
号ＢＲＱｂを生成する。ラッチ回路ＬＡ７は、オアゲー
トＯＧ３の出力信号を入力し、出力信号はアンドゲート
ＡＧ１４の入力となる。アンドゲートＡＧ１４は、要求
受付け許可信号ＲＱＭＫａの反転信号とラッチ回路ＬＡ
７の出力信号とを入力してＤＭＡ要求フラグ信号ＤＲＱ
Ｆ３およびＤＲＱＦ４の要求受付け許可信号ＡＣＥＮｂ
を生成する。
【００１５】次に、アクセス裁定回路の動作について説
明する。図４は、アクセス裁定回路２１およびアクセス
裁定回路２２の各部信号のタイミング図である。まず、
アクセス裁定回路２１では、チャネル１のＤＭＡ要求フ
ラグ信号ＤＲＱＦ１が「１」になり、このときに要求受
付け許可信号ＡＣＥＮａが「１」であるとすると、バス
サイクル終了期間信号ＢＥＮＤがロウレベル、クロック
ＣＫｂがハイレベルの期間にアンドゲートＡＧ２の出力
は「１」になる。このために、ＲＳ−フリップフロップ
ＦＦ１はバスサイクル（Ａ）のＴ２の後半でセットさ
れ、出力は「１」になる。同様に、チャネル２のＤＭＡ
要求フラグ信号ＤＲＱＦ２が「１」になると、ＲＳ−フ
リップフロップＦＦ２の出力も「１」になる。ＲＳ−フ
リップフロップＦＦ１およびＦＦ２の出力信号は共にオ
アゲートＯＧ１に入力されており、いずれかの信号が
「１」のときにオアゲートＯＧ１の出力すなわちバスの
使用要求信号ＢＲＱａをアクティブレベルにする。バス
の使用許可信号ＢＲＱａはラッチ回路ＬＡ４に入力され
ており、バスサイクル（Ａ）のＴ３からラッチ回路ＬＡ
４の出力反転信号すなわち要求受付け許可信号ＡＣＥＮ
ａは「０」になる。ＲＳ−フリップフロップＦＦ１の出
力はラッチ回路ＬＡ２に入力され、ラッチ回路ＬＡ２の
出力はバスサイクル（Ｂ）のＴ１から「１」になる。ラ
ッチ回路ＬＡ２の出力はアンドゲートＡＧ４に入力され
る。このときにバスの使用許可信号ＢＡＫがアクティブ
レベル「１」であり、ＤＭＡ転送によるバスの使用が許
可されていると、アンドゲートＡＧ４の出力すなわちチ
ャネル１のＤＭＡ実行許可信号ＡＫ１は「１」になる。
ＤＭＡ実行許可信号ＡＫ１はアンドゲートＡＧ３に入力
されており、ＤＭＡ実行許可信号ＡＫ１が「１」になる
と、バスサイクル終了期間信号ＢＥＮＤがハイレベル、
クロックＣＫｂがハイレベルの期間にアンドゲートＡＧ
３の出力は「１」になる。このために、ＲＳ−フリップ
フロップＦＦ１はバスサイクル（Ｂ）のＴ１の後半でリ
セットされ、出力は「０」となる。次に、バスサイクル
（Ｂ）のＴ２の後半ではＤＭＡ要求フラグ信号ＤＲＱＦ
１は「１」を継続しているが要求受付け許可信号ＡＣＥ
Ｎａは「０」になっているので、ＲＳ−フリップフロッ
プＦＦ１はセットされず、ラッチ回路ＬＡ２の出力はバ
スサイクル（Ｃ）のＴ１から「０」になり、チャネル１
のＤＭＡ実行許可信号ＡＫ１は「０」になる。したがっ
て、バスサイクル（Ｂ）期間がチャネル１のＤＭＡ要求
信号ＤＲＱ１に対するＤＭＡ実行サイクルになる。同様
にしてラッチ回路ＬＡ３の出力もバスサイクル（Ｂ）の
Ｔ１から「１」となるが、アンドゲートＡＧ７にはチャ
ネル１のＤＭＡ実行許可信号ＡＫ１の反転信号が入力さ
れているので、チャネル２のＤＭＡ要求信号ＤＲＱ２に
対するＤＭＡ実行サイクルはバスサイクル（Ｃ）にな
る。チャネル２のＤＭＡ実行許可信号ＡＫ２が「１」に
なると、ＲＳ−フリップフロップＦＦ２はバスサイクル
（Ｃ）のＴ１の後半でリセットされるので、オアゲート
ＯＧ１の出力は「０」になり、バスサイクル（Ｃ）のＴ
２からラッチ回路ＬＡ４の反転出力すなわち要求受付け
許可信号ＡＣＥＮａは再び「１」になる。要求受付け許
可信号ＡＣＥＮａが「１」になると、ＲＳ−フリップフ
ロップＦＦ１はバスサイクル（Ｃ）のＴ２の後半で再び
セットされ、チャネル１のＤＭＡ実行許可信号ＡＫ１は
バスサイクル（Ｄ）の期間再び「１」になる。以上を繰
り返すことによって、チャネル１およびチャネル２のＤ
ＭＡ実行サイクルが１サイクルずつ順次循環して発生す
る。アクセス裁定回路２２では、アクセス裁定回路２１
と同様に、チャネル３および４に対するＤＭＡ要求フラ
グ信号ＤＲＱＦ３およびＤＲＱＦ４がそれぞれ「１」に
なっているが、アクセス裁定回路２１からの要求受付け
禁止信号ＲＱＭＫａが「１」であり、アンドゲートＡＧ
１４の出力すなわち要求受付け許可信号ＡＣＥＮｂが
「０」となっているので、ＲＳ−フリップフロップＦＦ
３およびＦＦ４は共にセットされない。ここで、バスサ
イクル（Ｄ）でのＤＭＡ実行によりＤＭＡ終了検出信号
ＤＥＮＤがアクティブレベルになってチャネル１のＤＭ
Ａ転送が終結すると、ＤＭＡ要求フラグ信号ＤＲＱＦ１
はバスサイクル（Ｄ）のＴ２から「０」になる。また、
バスサイクル（Ｅ）でのＤＭＡ実行によりＤＭＡ終了検
出信号ＤＥＮＤがアクティブレベルとなってチャネル２
のＤＭＡ転送が終結すると、ＤＭＡ要求フラグ信号ＤＲ
ＱＦ２はバスサイクル（Ｅ）のＴ２から「０」になる。
チャネル１またはチャネル２に対するＤＭＡ要求が再び
発生していないとすると、アクセス裁定回路２１から供
給されている要求受付け禁止信号ＲＱＭＫａは「０」に
なってアンドゲートＡＧ１４の出力信号すなわち要求受
付け許可信号ＡＣＥＮｂが「１」になり、バスサイクル
終了期間信号ＢＥＮＤがロウレベル、クロックＣＫｂが
ハイレベルの期間にアンドゲートＡＧ８およびアンドゲ
ートＡＧ１１の出力は「１」になる。このために、ＲＳ
−フリップフロップＦＦ３およびＦＦ４はバスサイクル
（Ｅ）のＴ２の後半でセットされて出力は「１」にな
る。ＲＳ−フリップフロップＦＦ３およびＦＦ４の出力
信号は共にオアゲートＯＧ３に入力されており、いずれ
かの信号が「１」のときにオアゲートＯＧ３の出力すな
わちバスの使用要求信号ＢＲＱｂをアクティブレベルに
する。バスの使用許可信号ＢＲＱｂはラッチ回路ＬＡ７
に入力されており、バスサイクル（Ｅ）のＴ３からラッ
チ回路ＬＡ７の出力反転信号は「０」になり、アンドゲ
ートＡＧ１４の出力信号すなわち要求受付け許可信号Ａ
ＣＥＮｂは「０」になる。また、バスの使用許可信号Ｂ
ＲＱｂはアクセス裁定回路２１のオアゲートＯＧ１に入
力されており、バスの使用要求信号ＢＲＱｂがアクティ
ブレベルになると、バス使用要求信号ＢＲＱａも「１」
になる。以降は、アクセス裁定回路２１と同様の動作を
繰り返すことによってチャネル３およびチャネル４のＤ
ＭＡ実行サイクルが１サイクルずつ順次循環して発生す
る。
明する。図４は、アクセス裁定回路２１およびアクセス
裁定回路２２の各部信号のタイミング図である。まず、
アクセス裁定回路２１では、チャネル１のＤＭＡ要求フ
ラグ信号ＤＲＱＦ１が「１」になり、このときに要求受
付け許可信号ＡＣＥＮａが「１」であるとすると、バス
サイクル終了期間信号ＢＥＮＤがロウレベル、クロック
ＣＫｂがハイレベルの期間にアンドゲートＡＧ２の出力
は「１」になる。このために、ＲＳ−フリップフロップ
ＦＦ１はバスサイクル（Ａ）のＴ２の後半でセットさ
れ、出力は「１」になる。同様に、チャネル２のＤＭＡ
要求フラグ信号ＤＲＱＦ２が「１」になると、ＲＳ−フ
リップフロップＦＦ２の出力も「１」になる。ＲＳ−フ
リップフロップＦＦ１およびＦＦ２の出力信号は共にオ
アゲートＯＧ１に入力されており、いずれかの信号が
「１」のときにオアゲートＯＧ１の出力すなわちバスの
使用要求信号ＢＲＱａをアクティブレベルにする。バス
の使用許可信号ＢＲＱａはラッチ回路ＬＡ４に入力され
ており、バスサイクル（Ａ）のＴ３からラッチ回路ＬＡ
４の出力反転信号すなわち要求受付け許可信号ＡＣＥＮ
ａは「０」になる。ＲＳ−フリップフロップＦＦ１の出
力はラッチ回路ＬＡ２に入力され、ラッチ回路ＬＡ２の
出力はバスサイクル（Ｂ）のＴ１から「１」になる。ラ
ッチ回路ＬＡ２の出力はアンドゲートＡＧ４に入力され
る。このときにバスの使用許可信号ＢＡＫがアクティブ
レベル「１」であり、ＤＭＡ転送によるバスの使用が許
可されていると、アンドゲートＡＧ４の出力すなわちチ
ャネル１のＤＭＡ実行許可信号ＡＫ１は「１」になる。
ＤＭＡ実行許可信号ＡＫ１はアンドゲートＡＧ３に入力
されており、ＤＭＡ実行許可信号ＡＫ１が「１」になる
と、バスサイクル終了期間信号ＢＥＮＤがハイレベル、
クロックＣＫｂがハイレベルの期間にアンドゲートＡＧ
３の出力は「１」になる。このために、ＲＳ−フリップ
フロップＦＦ１はバスサイクル（Ｂ）のＴ１の後半でリ
セットされ、出力は「０」となる。次に、バスサイクル
（Ｂ）のＴ２の後半ではＤＭＡ要求フラグ信号ＤＲＱＦ
１は「１」を継続しているが要求受付け許可信号ＡＣＥ
Ｎａは「０」になっているので、ＲＳ−フリップフロッ
プＦＦ１はセットされず、ラッチ回路ＬＡ２の出力はバ
スサイクル（Ｃ）のＴ１から「０」になり、チャネル１
のＤＭＡ実行許可信号ＡＫ１は「０」になる。したがっ
て、バスサイクル（Ｂ）期間がチャネル１のＤＭＡ要求
信号ＤＲＱ１に対するＤＭＡ実行サイクルになる。同様
にしてラッチ回路ＬＡ３の出力もバスサイクル（Ｂ）の
Ｔ１から「１」となるが、アンドゲートＡＧ７にはチャ
ネル１のＤＭＡ実行許可信号ＡＫ１の反転信号が入力さ
れているので、チャネル２のＤＭＡ要求信号ＤＲＱ２に
対するＤＭＡ実行サイクルはバスサイクル（Ｃ）にな
る。チャネル２のＤＭＡ実行許可信号ＡＫ２が「１」に
なると、ＲＳ−フリップフロップＦＦ２はバスサイクル
（Ｃ）のＴ１の後半でリセットされるので、オアゲート
ＯＧ１の出力は「０」になり、バスサイクル（Ｃ）のＴ
２からラッチ回路ＬＡ４の反転出力すなわち要求受付け
許可信号ＡＣＥＮａは再び「１」になる。要求受付け許
可信号ＡＣＥＮａが「１」になると、ＲＳ−フリップフ
ロップＦＦ１はバスサイクル（Ｃ）のＴ２の後半で再び
セットされ、チャネル１のＤＭＡ実行許可信号ＡＫ１は
バスサイクル（Ｄ）の期間再び「１」になる。以上を繰
り返すことによって、チャネル１およびチャネル２のＤ
ＭＡ実行サイクルが１サイクルずつ順次循環して発生す
る。アクセス裁定回路２２では、アクセス裁定回路２１
と同様に、チャネル３および４に対するＤＭＡ要求フラ
グ信号ＤＲＱＦ３およびＤＲＱＦ４がそれぞれ「１」に
なっているが、アクセス裁定回路２１からの要求受付け
禁止信号ＲＱＭＫａが「１」であり、アンドゲートＡＧ
１４の出力すなわち要求受付け許可信号ＡＣＥＮｂが
「０」となっているので、ＲＳ−フリップフロップＦＦ
３およびＦＦ４は共にセットされない。ここで、バスサ
イクル（Ｄ）でのＤＭＡ実行によりＤＭＡ終了検出信号
ＤＥＮＤがアクティブレベルになってチャネル１のＤＭ
Ａ転送が終結すると、ＤＭＡ要求フラグ信号ＤＲＱＦ１
はバスサイクル（Ｄ）のＴ２から「０」になる。また、
バスサイクル（Ｅ）でのＤＭＡ実行によりＤＭＡ終了検
出信号ＤＥＮＤがアクティブレベルとなってチャネル２
のＤＭＡ転送が終結すると、ＤＭＡ要求フラグ信号ＤＲ
ＱＦ２はバスサイクル（Ｅ）のＴ２から「０」になる。
チャネル１またはチャネル２に対するＤＭＡ要求が再び
発生していないとすると、アクセス裁定回路２１から供
給されている要求受付け禁止信号ＲＱＭＫａは「０」に
なってアンドゲートＡＧ１４の出力信号すなわち要求受
付け許可信号ＡＣＥＮｂが「１」になり、バスサイクル
終了期間信号ＢＥＮＤがロウレベル、クロックＣＫｂが
ハイレベルの期間にアンドゲートＡＧ８およびアンドゲ
ートＡＧ１１の出力は「１」になる。このために、ＲＳ
−フリップフロップＦＦ３およびＦＦ４はバスサイクル
（Ｅ）のＴ２の後半でセットされて出力は「１」にな
る。ＲＳ−フリップフロップＦＦ３およびＦＦ４の出力
信号は共にオアゲートＯＧ３に入力されており、いずれ
かの信号が「１」のときにオアゲートＯＧ３の出力すな
わちバスの使用要求信号ＢＲＱｂをアクティブレベルに
する。バスの使用許可信号ＢＲＱｂはラッチ回路ＬＡ７
に入力されており、バスサイクル（Ｅ）のＴ３からラッ
チ回路ＬＡ７の出力反転信号は「０」になり、アンドゲ
ートＡＧ１４の出力信号すなわち要求受付け許可信号Ａ
ＣＥＮｂは「０」になる。また、バスの使用許可信号Ｂ
ＲＱｂはアクセス裁定回路２１のオアゲートＯＧ１に入
力されており、バスの使用要求信号ＢＲＱｂがアクティ
ブレベルになると、バス使用要求信号ＢＲＱａも「１」
になる。以降は、アクセス裁定回路２１と同様の動作を
繰り返すことによってチャネル３およびチャネル４のＤ
ＭＡ実行サイクルが１サイクルずつ順次循環して発生す
る。
【００１６】このように、本実施例ではアクセス裁定回
路２１によりアクセス裁定されるチャネル（以下、グル
ープＡ）とアクセス裁定回路２２によりアクセス裁定さ
れるチャネル（以下、グループＢ）とに分けて制御する
構成とし、グループＢに対する要求はグループＡに対す
る要求がない場合にのみ受け付けて実行するといったよ
うに、グループ間でＤＭＡ転送処理の優先順位を設けて
いる。さらに、同一グループ内の各チャネルに対しては
順次循環してＤＭＡ転送を実行させる。このために、同
一のグループ内であれば特定のチャネルのみにＤＭＡ転
送が独占されることなく均一にＤＭＡ転送することがで
き、グループ間では所定の優先順位が存在するので、緊
急にＤＭＡ転送を実行すべきものとそうでないものとに
使い分けることができる。
路２１によりアクセス裁定されるチャネル（以下、グル
ープＡ）とアクセス裁定回路２２によりアクセス裁定さ
れるチャネル（以下、グループＢ）とに分けて制御する
構成とし、グループＢに対する要求はグループＡに対す
る要求がない場合にのみ受け付けて実行するといったよ
うに、グループ間でＤＭＡ転送処理の優先順位を設けて
いる。さらに、同一グループ内の各チャネルに対しては
順次循環してＤＭＡ転送を実行させる。このために、同
一のグループ内であれば特定のチャネルのみにＤＭＡ転
送が独占されることなく均一にＤＭＡ転送することがで
き、グループ間では所定の優先順位が存在するので、緊
急にＤＭＡ転送を実行すべきものとそうでないものとに
使い分けることができる。
【００１７】また、本実施例では各アクセス裁定回路に
より処理するＤＭＡ要求信号をそれぞれ二種類の場合に
限定して説明したが、要求信号の数および種類に制約さ
れることがなく、また、同時に発生するＤＭＡ要求の数
が増減した場合にも本発明を実施することができる。
より処理するＤＭＡ要求信号をそれぞれ二種類の場合に
限定して説明したが、要求信号の数および種類に制約さ
れることがなく、また、同時に発生するＤＭＡ要求の数
が増減した場合にも本発明を実施することができる。
【００１８】次に、他の実施例について説明する。図５
は本発明の第二実施例のアクセス裁定回路２２の具体例
を示す回路図である。なお、図３の回路図と重複する部
分および信号には同一の番号を記している。本実施例
は、さらに下位の要求受付け禁止信号ＲＱＭＫｂをオア
ゲートＯＧ４により発生し、またバス使用許可信号ＢＲ
ＱｂをオアゲートＯＧ５により生成するようにしたもの
である。オアゲートＯＧ４はＤＭＡ要求フラグ信号ＤＲ
ＱＦ３およびＤＲＱＦ４とアクセス裁定回路２１から供
給される要求受付け禁止信号ＲＱＭＫａとを入力し、さ
らに下位の要求受付け禁止信号ＲＱＭＫｂを生成する。
この要求受付け禁止信号ＲＱＭＫｂはチャネル１〜４の
いずれかに対してＤＭＡ要求が発生し、ＤＭＡ要求フラ
グ信号ＤＲＱＦ１〜ＤＲＱＦ４の少なくとも一つがセッ
トされるとアクティブレベルになる。要求受付け禁止信
号ＲＱＭＫｂは、優先順位の低いチャネルに対するＤＭ
Ａ要求をアクセス裁定する回路を増設した場合に使用す
る。オアゲートＯＧ５はＲＳ−フリップフロップＦＦ３
およびＦＦ４の出力信号と下位の要求受け付けにともな
うバス使用要求信号ＢＲＱｃとを入力してバスの使用要
求信号ＢＲＱｂを生成する。このように、本実施例で
は、さらに優先順位の低いチャネルに対するＤＭＡ要求
をアクセス裁定する回路を容易に増設することが可能と
なり、用途に応じた最適設計ができる。
は本発明の第二実施例のアクセス裁定回路２２の具体例
を示す回路図である。なお、図３の回路図と重複する部
分および信号には同一の番号を記している。本実施例
は、さらに下位の要求受付け禁止信号ＲＱＭＫｂをオア
ゲートＯＧ４により発生し、またバス使用許可信号ＢＲ
ＱｂをオアゲートＯＧ５により生成するようにしたもの
である。オアゲートＯＧ４はＤＭＡ要求フラグ信号ＤＲ
ＱＦ３およびＤＲＱＦ４とアクセス裁定回路２１から供
給される要求受付け禁止信号ＲＱＭＫａとを入力し、さ
らに下位の要求受付け禁止信号ＲＱＭＫｂを生成する。
この要求受付け禁止信号ＲＱＭＫｂはチャネル１〜４の
いずれかに対してＤＭＡ要求が発生し、ＤＭＡ要求フラ
グ信号ＤＲＱＦ１〜ＤＲＱＦ４の少なくとも一つがセッ
トされるとアクティブレベルになる。要求受付け禁止信
号ＲＱＭＫｂは、優先順位の低いチャネルに対するＤＭ
Ａ要求をアクセス裁定する回路を増設した場合に使用す
る。オアゲートＯＧ５はＲＳ−フリップフロップＦＦ３
およびＦＦ４の出力信号と下位の要求受け付けにともな
うバス使用要求信号ＢＲＱｃとを入力してバスの使用要
求信号ＢＲＱｂを生成する。このように、本実施例で
は、さらに優先順位の低いチャネルに対するＤＭＡ要求
をアクセス裁定する回路を容易に増設することが可能と
なり、用途に応じた最適設計ができる。
【００１９】
【発明の効果】本発明は、以上説明したように、グルー
プ間でＤＭＡ転送処理の優先順位を設け、同一グループ
内では優先順位を設けずに各チャネルに対しては順次循
環してＤＭＡ転送を実行させるので、（１）同一グルー
プ内では特定のチャネルのみにＤＭＡ転送が独占される
ことがなく均一にＤＭＡ転送することができ、各チャネ
ルに対するＤＭＡ要求の発生時期を調停したり、優先順
位の低いチャネルが長時間待たされることのないよう途
中で優先順位を変更するなどといった煩わしい処置が必
要なく行え、ＣＰＵの処理の負担を大幅に軽減すること
ができる効果と、（２）グループ間では所定の優先順位
が存在し、緊急にＤＭＡ転送を実行すべきものとそうで
ないものとに使い分けることができる効果と、（３）グ
ループ間でさらに優先順位の低い複数のチャネルに対す
るＤＭＡ要求をアクセス裁定する回路を増設することが
容易であり、用途に応じた最適設計ができる効果とがあ
る。
プ間でＤＭＡ転送処理の優先順位を設け、同一グループ
内では優先順位を設けずに各チャネルに対しては順次循
環してＤＭＡ転送を実行させるので、（１）同一グルー
プ内では特定のチャネルのみにＤＭＡ転送が独占される
ことがなく均一にＤＭＡ転送することができ、各チャネ
ルに対するＤＭＡ要求の発生時期を調停したり、優先順
位の低いチャネルが長時間待たされることのないよう途
中で優先順位を変更するなどといった煩わしい処置が必
要なく行え、ＣＰＵの処理の負担を大幅に軽減すること
ができる効果と、（２）グループ間では所定の優先順位
が存在し、緊急にＤＭＡ転送を実行すべきものとそうで
ないものとに使い分けることができる効果と、（３）グ
ループ間でさらに優先順位の低い複数のチャネルに対す
るＤＭＡ要求をアクセス裁定する回路を増設することが
容易であり、用途に応じた最適設計ができる効果とがあ
る。
【図１】本発明実施例の全体構成を示すブロック構成
図。
図。
【図２】本発明実施例の部分構成を示すブロック構成
図。
図。
【図３】本発明実施例の部分構成を示すブロック構成
図。
図。
【図４】本発明実施例の動作を示すフローチャート。
【図５】本発明実施例の部分構成を示すブロック構成
図。
図。
【図６】従来例の構成を示すブロック構成図。
１００ ＣＰＵ １０１ バス制御回路 １０２ 演算処理回路 ２００ メモリ １０ ＤＭＡ要求制御回路 ２１ アクセス裁定回路 ２２ アクセス裁定回路 ３０ タイミング制御回路 ４０ アドレス生成回路 ４１〜４４ アドレスレジスタ ４５ 加減算回路 ５０ 転送回数制御回路 ５１〜５４ 転送回数レジスタ ５５ 減算回路 ６０ ＤＭＡ応答制御回路 ７０ ＤＭＡアドレスライン ３００ ＤＭＡ転送制御装置 ３０１ 転送制御部 ３０２ 優先順位制御部 ４０１〜４０４ 周辺装置 ５００ リフレッシュ制御装置 ６００ アドレスバス ７００ データ入出力バス ＡＧ１〜ＡＧ１４ アンドゲート ＯＧ１〜ＯＧ５ オアゲート ＦＦ１〜ＦＦ４ ＲＳ−フリップフロップ ＬＡ１〜ＬＡ７ ラッチ回路
Claims (1)
- 【請求項１】 周辺装置からのダイレクトメモリアクセ
ス要求信号を入力するダイレクトメモリアクセス要求制
御回路と、この周辺装置にダイレクトメモリアクセス応
答信号およびダイレクトメモリアクセス終了信号を出力
する応答制御回路とを備えたダイレクトメモリアクセス
転送制御装置において、 複数のチャネルを有し、このチャネルに対してのダイレ
クトメモリアクセス要求信号に応じてバス使用要求信号
を発行し、メモリおよび上記周辺装置が接続されたバス
の使用許可信号を受信するとダイレクトメモリアクセス
要求があるチャネルのダイレクトメモリアクセス実行許
可信号を所定の期間ずつ順次循環してアクティブレベル
にする第一のアクセス裁定回路と、 上記チャネルと異なる複数のチャネルを有し、このチャ
ネルに対してのダイレクトメモリアクセス要求信号に応
じてバス使用要求信号を発行し、バスの使用許可信号を
受信しかつ上記第一のアクセス裁定回路によるダイレク
トメモリアクセス実行が許可されていない期間に、ダイ
レクトメモリアクセス要求があるチャネルのダイレクト
メモリアクセス実行許可信号を所定の期間ずつ順次循環
してアクティブレベルにする第二のアクセス裁定回路
と、 上記チャネルのそれぞれに対応して設けられた複数のア
ドレスレジスタを備え、このアドレスレジスタのそれぞ
れにはダイレクトメモリアクセス転送される記憶領域の
開始アドレスがあらかじめ格納され、対応するダイレク
トメモリアクセス実行許可信号がアクティブレベルにな
るとダイレクトメモリアクセスアドレスを出力した後に
このダイレクトメモリアクセスアドレスを更新して格納
するアドレス生成回路と、 上記チャネルのそれぞれに対応して設けられた複数の転
送回数レジスタを備え、この転送回数レジスタのそれぞ
れにはダイレクトメモリアクセス転送する転送回数があ
らかじめ格納され、対応するダイレクトメモリアクセス
実行許可信号がアクティブレベルになると格納されてい
る転送回数を更新し、この転送回数が所定値になったと
きにダイレクトメモリアクセス終了検出信号を出力する
転送回数制御回路とを備え、 上記応答制御回路は、対応するダイレクトメモリアクセ
ス実行許可信号がアクティブレベルのときに対応するチ
ャネルのダイレクトメモリアクセス応答信号をアクティ
ブレベルにして出力し、ダイレクトメモリアクセス終了
検出信号を受信するとダイレクトメモリアクセス終了信
号を出力する手段を含むことを特徴とするダイレクトメ
モリアクセス転送制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1337092A JP2806672B2 (ja) | 1992-01-28 | 1992-01-28 | ダイレクトメモリアクセス転送制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1337092A JP2806672B2 (ja) | 1992-01-28 | 1992-01-28 | ダイレクトメモリアクセス転送制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05204833A JPH05204833A (ja) | 1993-08-13 |
| JP2806672B2 true JP2806672B2 (ja) | 1998-09-30 |
Family
ID=11831206
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1337092A Expired - Fee Related JP2806672B2 (ja) | 1992-01-28 | 1992-01-28 | ダイレクトメモリアクセス転送制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2806672B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4677581B2 (ja) * | 2000-12-15 | 2011-04-27 | 株式会社メガチップス | データ転送制御装置およびデータ転送方法 |
| WO2004102404A1 (ja) * | 2003-05-14 | 2004-11-25 | Fujitsu Limited | データ転送装置 |
| JP2006318139A (ja) | 2005-05-11 | 2006-11-24 | Matsushita Electric Ind Co Ltd | データ転送装置、データ転送方法およびプログラム |
| JP2007128336A (ja) * | 2005-11-04 | 2007-05-24 | Nec Corp | 並列レジスタアクセス装置及びシステムｌｓｉ |
| JP4855864B2 (ja) | 2006-08-11 | 2012-01-18 | 富士通セミコンダクター株式会社 | ダイレクトメモリアクセスコントローラ |
| JP5056668B2 (ja) * | 2008-08-14 | 2012-10-24 | 富士通株式会社 | データ転送装置、およびデータ転送方法 |
| JP5017601B2 (ja) * | 2010-11-29 | 2012-09-05 | 株式会社メガチップス | データ転送制御装置およびデータ転送方法 |
-
1992
- 1992-01-28 JP JP1337092A patent/JP2806672B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH05204833A (ja) | 1993-08-13 |
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