JP3256975B2 - Ｄｍａ転送制御装置 - Google Patents
Ｄｍａ転送制御装置Info
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Description
【０００１】
【産業上の利用分野】本発明はＤＭＡ転送制御装置に関
し、特にＤＭＡ方式によってメモリと周辺装置との間で
データを高速転送するＤＭＡ転送制御装置に関する。
し、特にＤＭＡ方式によってメモリと周辺装置との間で
データを高速転送するＤＭＡ転送制御装置に関する。
【０００２】
【従来の技術】ＤＭＡ（ダイレクト・メモリ・アクセ
ス）方式は、広く採用されている高速度のデータ転送方
式の一つであり、ＤＭＡ転送を行うための制御装置は、
情報処理装置に不可欠なものとなっている。
ス）方式は、広く採用されている高速度のデータ転送方
式の一つであり、ＤＭＡ転送を行うための制御装置は、
情報処理装置に不可欠なものとなっている。
【０００３】図５は従来のＤＭＡ転送制御装置を含む情
報処理装置の一例を示すブロック構成図である。ＤＭＡ
転送制御装置３００は、周辺装置４０１〜４０３からの
ＤＭＡ要求信号ＲＱ１〜ＲＱ３を受信してから動作を開
始し、ＤＭＡ転送の開始によってＤＭＡ応答信号ＡＫ１
〜ＡＫ３を周辺装置４０１〜４０３に送信する。周辺装
置４０１〜４０３は、ＤＭＡ応答信号ＡＫ１〜ＡＫ３を
受信するとＤＭＡ転送を実行する。
報処理装置の一例を示すブロック構成図である。ＤＭＡ
転送制御装置３００は、周辺装置４０１〜４０３からの
ＤＭＡ要求信号ＲＱ１〜ＲＱ３を受信してから動作を開
始し、ＤＭＡ転送の開始によってＤＭＡ応答信号ＡＫ１
〜ＡＫ３を周辺装置４０１〜４０３に送信する。周辺装
置４０１〜４０３は、ＤＭＡ応答信号ＡＫ１〜ＡＫ３を
受信するとＤＭＡ転送を実行する。
【０００４】ＤＭＡ転送には、メモリ２００内の指定さ
れたアドレスのデータを読出して周辺装置４０１〜４０
３へ転送する場合と、周辺装置４０１〜４０３からのデ
ータをメモリ２００内の指定されたアドレスへ転送して
書込む場合などがあり、共にデータ転送を終了すると周
辺装置４０１〜４０３に対してＤＭＡ終了信号ＥＮＤ１
〜ＥＮＤを供給する。
れたアドレスのデータを読出して周辺装置４０１〜４０
３へ転送する場合と、周辺装置４０１〜４０３からのデ
ータをメモリ２００内の指定されたアドレスへ転送して
書込む場合などがあり、共にデータ転送を終了すると周
辺装置４０１〜４０３に対してＤＭＡ終了信号ＥＮＤ１
〜ＥＮＤを供給する。
【０００５】ＤＭＡ転送制御装置３００は、ＤＭＡ要求
信号ＲＱ１〜ＲＱ３を受け付けると、転送制御部３０１
からＣＰＵ１００のバス制御回路１０１に、バス使用要
求信号ＢＲＱを発信する。バス制御回路１０１では、演
算処理回路１０２に、リフレッシュ制御装置５００など
からのバスの使用要求を調停し、ＤＭＡ転送要求より優
先順位の高い要求がない場合に、バス使用許可信号ＢＡ
Ｋを返信し、ＤＭＡ転送制御装置３０３にアドレスバス
６００，データバス７００の使用を許可する。バスの使
用権が得られると、転送制御部３０１は、アドレスバス
６００，データバス７００を介してデータ転送を連続し
て実行する。
信号ＲＱ１〜ＲＱ３を受け付けると、転送制御部３０１
からＣＰＵ１００のバス制御回路１０１に、バス使用要
求信号ＢＲＱを発信する。バス制御回路１０１では、演
算処理回路１０２に、リフレッシュ制御装置５００など
からのバスの使用要求を調停し、ＤＭＡ転送要求より優
先順位の高い要求がない場合に、バス使用許可信号ＢＡ
Ｋを返信し、ＤＭＡ転送制御装置３０３にアドレスバス
６００，データバス７００の使用を許可する。バスの使
用権が得られると、転送制御部３０１は、アドレスバス
６００，データバス７００を介してデータ転送を連続し
て実行する。
【０００６】ここで、ＤＭＡ転送制御装置３００は、各
周辺装置４０１〜４０３と対応した複数の転送径路（以
下、チャネルと云う）を備えており、要求元に応じたチ
ャネルを選択し、実行する。各チャネルには、それぞれ
ＤＭＡ処理の優先順位が付けられている。複数のチャネ
ルに対するＤＭＡ要求が同時期に発生した場合には、優
先順位制御部３０２で優先順位を判定し、まず優先順位
の最も高いチャネルからＤＭＡ転送が行われる。この優
先順位の付け方には、優先順位を各チャネルごとに固定
とする方法と、ＤＭＡ転送を実行したチャネルが最低の
優先順位になるよう優先順位を回転する方法とがある。
しかし、何れの方法にしても一旦、優先順位の高いチャ
ネルのＤＭＡ転送が開始すると優先順位の低いチャネル
は、現ＤＭＡ転送が終了するまで、全く実行されない構
成となっている。
周辺装置４０１〜４０３と対応した複数の転送径路（以
下、チャネルと云う）を備えており、要求元に応じたチ
ャネルを選択し、実行する。各チャネルには、それぞれ
ＤＭＡ処理の優先順位が付けられている。複数のチャネ
ルに対するＤＭＡ要求が同時期に発生した場合には、優
先順位制御部３０２で優先順位を判定し、まず優先順位
の最も高いチャネルからＤＭＡ転送が行われる。この優
先順位の付け方には、優先順位を各チャネルごとに固定
とする方法と、ＤＭＡ転送を実行したチャネルが最低の
優先順位になるよう優先順位を回転する方法とがある。
しかし、何れの方法にしても一旦、優先順位の高いチャ
ネルのＤＭＡ転送が開始すると優先順位の低いチャネル
は、現ＤＭＡ転送が終了するまで、全く実行されない構
成となっている。
【０００７】
【発明が解決しようとする課題】このように、従来のＤ
ＭＡ転送制御装置では、ＤＭＡ転送の各チャネルの選択
は、所定の優先順位に従って行われ、また、一旦優先順
位の高いチャネルＤＭＡ転送が開始すると、優先順位の
低いチャネルＤＭＡ転送は長期間実行されない構成とな
っているので、チャネル間の優先順位を決定するときに
は、各チャネルに対するＤＭＡ要求の発生時期を充分調
整した上で行うか、または、優先順位の低いチャネルが
長時間待たされることのないよう途中で優先順位を変更
するなどの処置をＣＰＵで行なわなければならないとい
う問題点があった。また、ＤＭＡ転送を一定時間以上待
たされている場合などに、優先順位の高いチャネルのＤ
ＭＡ転送を一時中断するためにタイマなどの特別なハー
ドウェアを必要とするという問題点があった。
ＭＡ転送制御装置では、ＤＭＡ転送の各チャネルの選択
は、所定の優先順位に従って行われ、また、一旦優先順
位の高いチャネルＤＭＡ転送が開始すると、優先順位の
低いチャネルＤＭＡ転送は長期間実行されない構成とな
っているので、チャネル間の優先順位を決定するときに
は、各チャネルに対するＤＭＡ要求の発生時期を充分調
整した上で行うか、または、優先順位の低いチャネルが
長時間待たされることのないよう途中で優先順位を変更
するなどの処置をＣＰＵで行なわなければならないとい
う問題点があった。また、ＤＭＡ転送を一定時間以上待
たされている場合などに、優先順位の高いチャネルのＤ
ＭＡ転送を一時中断するためにタイマなどの特別なハー
ドウェアを必要とするという問題点があった。
【０００８】本発明の目的は、ＤＭＡ転送処理が特定の
チャネルにのみ独占されて処理優先順位の低いチャネル
が長期間待たされる事なく、各チャネルに対し均一にＤ
ＭＡ転送でき、かつＣＰＵにおける処理負担を大幅に軽
減でき、特別なハードウェアを必要としないＤＭＡ転送
制御装置を提供することにある。
チャネルにのみ独占されて処理優先順位の低いチャネル
が長期間待たされる事なく、各チャネルに対し均一にＤ
ＭＡ転送でき、かつＣＰＵにおける処理負担を大幅に軽
減でき、特別なハードウェアを必要としないＤＭＡ転送
制御装置を提供することにある。
【０００９】
【課題を解決するための手段】本発明のＤＭＡ転送制御
装置は、複数の周辺装置とそれぞれ対応するチャネルを
もち、これら各チャネルに対しＤＭＡ要求があるとバス
使用要求信号を出力し、バス使用許可信号が受信される
と前記ＤＭＡ要求があるチャネルのみに対して所定の期
間ずつ順次循環してアクティブレベルになるＤＭＡ実行
許可信号を出力するアクセス裁定回路と、前記各チャネ
ルとそれぞれ対応して設けられた複数のアドレスレジス
タを備えこれら各アドレスレジスタにＤＭＡ転送される
記憶領域の開始アドレスをそれぞれ予め格納しておき、
対応する前記ＤＭＡ実行許可信号がアクティブレべルに
なるとＤＭＡアドレスを出力した後このＤＭＡアドレス
を更新し格納するアドレス成生回路と、前記各チャネル
とそれぞれ対応して設けられた複数の転送回数レジスタ
を備えこれら各転送回数レジスタにＤＭＡ転送する転送
回数をそれぞれ予め格納しておき、対応する前記ＤＭＡ
実行許可信号がアクティブレベルになると格納されてい
る前記転送回数を更新しこの転送回数が所定の値になっ
たときＤＭＡ終了検出信号を出力する転送回数制御回路
と、対応するＤＭＡ実行許可信号がアクティブレべルの
とき対応するチャネルのＤＭＡ応答信号をアクティブレ
ベルにして出力し、ＤＭＡ終了検出信号を受信するとＤ
ＭＡ終了信号を出力する応答制御回路とを有している。
装置は、複数の周辺装置とそれぞれ対応するチャネルを
もち、これら各チャネルに対しＤＭＡ要求があるとバス
使用要求信号を出力し、バス使用許可信号が受信される
と前記ＤＭＡ要求があるチャネルのみに対して所定の期
間ずつ順次循環してアクティブレベルになるＤＭＡ実行
許可信号を出力するアクセス裁定回路と、前記各チャネ
ルとそれぞれ対応して設けられた複数のアドレスレジス
タを備えこれら各アドレスレジスタにＤＭＡ転送される
記憶領域の開始アドレスをそれぞれ予め格納しておき、
対応する前記ＤＭＡ実行許可信号がアクティブレべルに
なるとＤＭＡアドレスを出力した後このＤＭＡアドレス
を更新し格納するアドレス成生回路と、前記各チャネル
とそれぞれ対応して設けられた複数の転送回数レジスタ
を備えこれら各転送回数レジスタにＤＭＡ転送する転送
回数をそれぞれ予め格納しておき、対応する前記ＤＭＡ
実行許可信号がアクティブレベルになると格納されてい
る前記転送回数を更新しこの転送回数が所定の値になっ
たときＤＭＡ終了検出信号を出力する転送回数制御回路
と、対応するＤＭＡ実行許可信号がアクティブレべルの
とき対応するチャネルのＤＭＡ応答信号をアクティブレ
ベルにして出力し、ＤＭＡ終了検出信号を受信するとＤ
ＭＡ終了信号を出力する応答制御回路とを有している。
【００１０】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１１】図１は本発明の第１の実施例を示すブロッ
ク図である。
ク図である。
【００１２】要求制御回路１は、複数の周辺装置とそれ
ぞれ対応するチャネルをもち、これら各チャネルに対し
ＤＭＡ要求がありＤＭＡ要求信号ＲＱ１〜ＲＱ３が入力
されると対応するＤＭＡ要求フラグ信号ＲＱＦ１〜ＲＱ
Ｆ３をアクティブレベルにして出力する。
ぞれ対応するチャネルをもち、これら各チャネルに対し
ＤＭＡ要求がありＤＭＡ要求信号ＲＱ１〜ＲＱ３が入力
されると対応するＤＭＡ要求フラグ信号ＲＱＦ１〜ＲＱ
Ｆ３をアクティブレベルにして出力する。
【００１３】アクセス裁定回路２は、ＤＭＡ要求フラグ
信号ＲＱＦ１〜ＲＱＦ３にアクティブレべルのものがあ
るとバス使用要求信号ＢＲＱを出力し、バス使用許可信
号ＢＡＫが受信されるとＤＭＡ要求フラグ信号ＲＱＦ１
〜ＲＱＦ３がアクティブレベルのチャネルのＤＭＡ実行
許可信号ＡＡＫ１〜ＡＡＫ３を所定の期間ずつ順次アク
ティブレベルにして出力する。
信号ＲＱＦ１〜ＲＱＦ３にアクティブレべルのものがあ
るとバス使用要求信号ＢＲＱを出力し、バス使用許可信
号ＢＡＫが受信されるとＤＭＡ要求フラグ信号ＲＱＦ１
〜ＲＱＦ３がアクティブレベルのチャネルのＤＭＡ実行
許可信号ＡＡＫ１〜ＡＡＫ３を所定の期間ずつ順次アク
ティブレベルにして出力する。
【００１４】タイミング制御回路３は、アクセス裁定回
路２にクロック信号ＣＫ及びバスサイクル基準信号ＢＳ
を供給すると共に、アクセス裁定回路２とＣＰＵとの間
のバス使用要求信号ＢＲＱ及びバス使用許可信号ＢＡＫ
の伝達制御を行う。
路２にクロック信号ＣＫ及びバスサイクル基準信号ＢＳ
を供給すると共に、アクセス裁定回路２とＣＰＵとの間
のバス使用要求信号ＢＲＱ及びバス使用許可信号ＢＡＫ
の伝達制御を行う。
【００１５】アドレス生成回路４は、各チャネルとそれ
ぞれ対応して設けられた複数のアドレスレジスタ４１〜
４３と加算回路４４とを備え、これら各アドレスレジス
タ４１〜４３にＤＭＡ転送される記憶領域の開始アドレ
スをそれぞれ予め格納しておき、対応するＤＭＡ実行許
可信号ＡＡＫ１〜ＡＡＫ３がアクティブレベルになると
ＤＭＡアドレス信号ＡＤ１〜ＡＤ３をアドレスバス５へ
出力した後このＤＭＡアドレスＡＤ１〜ＡＤ３のアドレ
ス値を更新し格納する。
ぞれ対応して設けられた複数のアドレスレジスタ４１〜
４３と加算回路４４とを備え、これら各アドレスレジス
タ４１〜４３にＤＭＡ転送される記憶領域の開始アドレ
スをそれぞれ予め格納しておき、対応するＤＭＡ実行許
可信号ＡＡＫ１〜ＡＡＫ３がアクティブレベルになると
ＤＭＡアドレス信号ＡＤ１〜ＡＤ３をアドレスバス５へ
出力した後このＤＭＡアドレスＡＤ１〜ＡＤ３のアドレ
ス値を更新し格納する。
【００１６】転送回数制御回路６は各チャネルとそれぞ
れ対応して設けられた複数の転送回数レジスタ６１〜６
３と減算回路６４とを備え、これら各転送回数レジスタ
６１〜６３にＤＭＡ転送する転送回数をそれぞれ予め格
納しておき、対応するＤＭＡ実行許可信号ＡＫＫ１〜Ａ
ＫＫ３がアクティブレベルになると格納されている転送
回数を更新しこの転送回数が所定の値（例えば“０”）
になったときＤＭＡ終了検出信号ＥＮＤＤを出力する。
れ対応して設けられた複数の転送回数レジスタ６１〜６
３と減算回路６４とを備え、これら各転送回数レジスタ
６１〜６３にＤＭＡ転送する転送回数をそれぞれ予め格
納しておき、対応するＤＭＡ実行許可信号ＡＫＫ１〜Ａ
ＫＫ３がアクティブレベルになると格納されている転送
回数を更新しこの転送回数が所定の値（例えば“０”）
になったときＤＭＡ終了検出信号ＥＮＤＤを出力する。
【００１７】応答制御回路７は、対応するＤＭＡ実行許
可信号ＡＡＫ１〜ＡＡＫ３がアクティブレベルのとき対
応するチャネルのＤＭＡ応答信号ＡＫ１〜ＡＫ３をアク
ティブレベルにして出力し、ＤＭＡ終了検出信号をＥＮ
ＤＤ受信するとＤＭＡ終了信号ＥＮＤを出力する。
可信号ＡＡＫ１〜ＡＡＫ３がアクティブレベルのとき対
応するチャネルのＤＭＡ応答信号ＡＫ１〜ＡＫ３をアク
ティブレベルにして出力し、ＤＭＡ終了検出信号をＥＮ
ＤＤ受信するとＤＭＡ終了信号ＥＮＤを出力する。
【００１８】次に、この実施例の動作について説明す
る。
る。
【００１９】アクセス裁定回路２は、複数のチャネルに
ＤＭＡ要求が発生しバス使用許可が下りると、ＤＭＡ要
求が発生している各チャネル、例えば全チャネルでＤＭ
Ａ要求がある場合には、全チャネルのＤＭＡ実行許可信
号ＡＡＫ１〜ＡＡＫ３を一定期間ずつ順次循環してアク
ティブレベルにする。
ＤＭＡ要求が発生しバス使用許可が下りると、ＤＭＡ要
求が発生している各チャネル、例えば全チャネルでＤＭ
Ａ要求がある場合には、全チャネルのＤＭＡ実行許可信
号ＡＡＫ１〜ＡＡＫ３を一定期間ずつ順次循環してアク
ティブレベルにする。
【００２０】アドレス生成回路４においては、例えばＤ
ＭＡ実行許可信号ＡＡＫ１がアクティブレベルになる
と、これによりアドレスレジスタ４１の内容が読出され
てＤＭＡアドレス信号ＡＤ１としてアドレスバスに供給
される。そしてこのＤＭＡアドレス信号ＡＤ１のアドレ
ス値が加算回路４４により更新され再びアドレスレジス
タ４１に書戻される。この動作はＤＭＡ実行許可信号Ａ
ＡＫ１がアクティブレベルになるたびに行なわれる。全
チャネルでＤＭＡ要求があれば、ＤＭＡ実行許可信号Ａ
ＡＫ１〜ＡＡＫ３が順次アクティブレベルとなるので、
アドレスレジスタ４１〜４３から順次ＤＭＡアドレス信
号ＡＤ１〜ＡＤ３が出力され、更新されて書戻される。
ＭＡ実行許可信号ＡＡＫ１がアクティブレベルになる
と、これによりアドレスレジスタ４１の内容が読出され
てＤＭＡアドレス信号ＡＤ１としてアドレスバスに供給
される。そしてこのＤＭＡアドレス信号ＡＤ１のアドレ
ス値が加算回路４４により更新され再びアドレスレジス
タ４１に書戻される。この動作はＤＭＡ実行許可信号Ａ
ＡＫ１がアクティブレベルになるたびに行なわれる。全
チャネルでＤＭＡ要求があれば、ＤＭＡ実行許可信号Ａ
ＡＫ１〜ＡＡＫ３が順次アクティブレベルとなるので、
アドレスレジスタ４１〜４３から順次ＤＭＡアドレス信
号ＡＤ１〜ＡＤ３が出力され、更新されて書戻される。
【００２１】転送回数制御回路６においては、例えばＤ
ＭＡ実行許可信号ＡＡＫ１がアクティブレベルになる
と、これにより転送回路レジスタ６１に格納されている
転送回数が読出されて減算回路６４で減算され、この減
算された転送回数が転送回数レジスタ６１に再び書戻さ
れる。そしてＤＭＡ実行許可信号ＡＡＫ１がアクティブ
レベルになるたびに減算され、その値が“０”になると
ＤＭＡ終了検出信号ＥＮＤＤが出力される。全チャネル
でＤＭＡ要求があればＤＭＡ実行許可信号ＡＡＫ１〜Ａ
ＡＫ３が順次アクティブレベルとなるので、各チャネル
について上述の動作が行なわれる。
ＭＡ実行許可信号ＡＡＫ１がアクティブレベルになる
と、これにより転送回路レジスタ６１に格納されている
転送回数が読出されて減算回路６４で減算され、この減
算された転送回数が転送回数レジスタ６１に再び書戻さ
れる。そしてＤＭＡ実行許可信号ＡＡＫ１がアクティブ
レベルになるたびに減算され、その値が“０”になると
ＤＭＡ終了検出信号ＥＮＤＤが出力される。全チャネル
でＤＭＡ要求があればＤＭＡ実行許可信号ＡＡＫ１〜Ａ
ＡＫ３が順次アクティブレベルとなるので、各チャネル
について上述の動作が行なわれる。
【００２２】応答制御回路７は、ＤＭＡ実行許可信号Ａ
ＡＫ１〜ＡＡＫ３と対応してＤＭＡ応答信号ＡＫ１〜Ａ
Ｋ３をアクティブレベルにし、対応する周辺装置にＤＭ
Ａ転送の実行サイクルであることを知らせる。またＤＭ
Ａ終了検出信号ＥＮＤＤが入力されると、ＤＭＡ応答信
号ＡＫ１〜ＡＫ３がアクティブレベルの周辺装置にＤＭ
Ａ終了信号ＥＮＤを送信しその周辺装置のＤＭＡ転送を
終了させる。
ＡＫ１〜ＡＡＫ３と対応してＤＭＡ応答信号ＡＫ１〜Ａ
Ｋ３をアクティブレベルにし、対応する周辺装置にＤＭ
Ａ転送の実行サイクルであることを知らせる。またＤＭ
Ａ終了検出信号ＥＮＤＤが入力されると、ＤＭＡ応答信
号ＡＫ１〜ＡＫ３がアクティブレベルの周辺装置にＤＭ
Ａ終了信号ＥＮＤを送信しその周辺装置のＤＭＡ転送を
終了させる。
【００２３】このように、ＤＭＡ要求のあるチャネルが
複数ある場合でも、これら各チャネルに対し順次ＤＭＡ
転送を実行させるので、外部に特別なハードウェアを設
けなくてもどのチャネルでも長時間ＤＭＡ転送の実行待
ちをすることなく均一にＤＭＡ転送することができる。
複数ある場合でも、これら各チャネルに対し順次ＤＭＡ
転送を実行させるので、外部に特別なハードウェアを設
けなくてもどのチャネルでも長時間ＤＭＡ転送の実行待
ちをすることなく均一にＤＭＡ転送することができる。
【００２４】図２はこの実施例のアクセス裁定回路２の
具体例を示す回路図である。
具体例を示す回路図である。
【００２５】このアクセス裁定回路２は、ＡＮＤゲート
ＡＧ１〜ＡＧ１０と、ＯＲゲートＯＧ１と、ＲＳ−フリ
ップフロップＦＦ１〜ＦＦ３と、ラッチ回路ＬＡ１〜Ｌ
Ａ５とから構成される。
ＡＧ１〜ＡＧ１０と、ＯＲゲートＯＧ１と、ＲＳ−フリ
ップフロップＦＦ１〜ＦＦ３と、ラッチ回路ＬＡ１〜Ｌ
Ａ５とから構成される。
【００２６】ラッチ回路ＬＡ１は、バスサイクル基準信
号ＢＳＫを入力し、バスサイクル終了期間信号ＢＥＫを
生成する。ＡＮＤゲートＡＧ１は、バスサイクル基準信
号ＢＳＫとクロック信号ＣＫａとを入力し、ラッチ回路
ＬＡ２〜ＬＡ４のラッチ信号ＬＨを生成する。
号ＢＳＫを入力し、バスサイクル終了期間信号ＢＥＫを
生成する。ＡＮＤゲートＡＧ１は、バスサイクル基準信
号ＢＳＫとクロック信号ＣＫａとを入力し、ラッチ回路
ＬＡ２〜ＬＡ４のラッチ信号ＬＨを生成する。
【００２７】ＡＮＤゲートＡＧ３は、クロック信号ＣＫ
ｂ，バスサイクル終了期間信号ＢＥＫの反転信号、ＤＭ
Ａ要求フラグ信号ＲＱＦ１およびラッチ回路ＬＡ５から
のＤＭＡ受付け許可信号ＡＣＣを入力し、ＲＳ−フリッ
プフロップＦＦ１のセット信号を生成する。ＡＮＤゲ―
トＡＧ２は、クロック信号ＣＫｂ，バスサイクル終了期
間信号ＢＥＫおよびＡＮＤゲ―トＡＧ４の出力信号を入
力し、ＲＳ−フリップフロップＦＦ１のリセット信号を
生成するラッチ回路ＬＡ２は、ＲＳ−フリップフロップ
ＦＦ１の出力信号を入力し、ラッチ信号ＬＨがハイレベ
ルの期間に入力信号の状態を出力する。ＡＮＤゲートＡ
Ｇ４は、ラッチ回路ＬＡ２の出力信号とバス使用許可信
号ＢＡＫとを入力し、ＤＭＡ実行許可信号ＡＡＫ１を生
成する。
ｂ，バスサイクル終了期間信号ＢＥＫの反転信号、ＤＭ
Ａ要求フラグ信号ＲＱＦ１およびラッチ回路ＬＡ５から
のＤＭＡ受付け許可信号ＡＣＣを入力し、ＲＳ−フリッ
プフロップＦＦ１のセット信号を生成する。ＡＮＤゲ―
トＡＧ２は、クロック信号ＣＫｂ，バスサイクル終了期
間信号ＢＥＫおよびＡＮＤゲ―トＡＧ４の出力信号を入
力し、ＲＳ−フリップフロップＦＦ１のリセット信号を
生成するラッチ回路ＬＡ２は、ＲＳ−フリップフロップ
ＦＦ１の出力信号を入力し、ラッチ信号ＬＨがハイレベ
ルの期間に入力信号の状態を出力する。ＡＮＤゲートＡ
Ｇ４は、ラッチ回路ＬＡ２の出力信号とバス使用許可信
号ＢＡＫとを入力し、ＤＭＡ実行許可信号ＡＡＫ１を生
成する。
【００２８】ＤＭＡ要求フラグ信号ＲＱＦ２，ＲＱＦ３
のチャネルの回路部分についても同様である。ただし、
ＡＮＤゲートＡＧ７は、ラッチ回路ＬＡ３の出力信号と
ＤＭＡ実行許可信号ＡＡＫ１の反転信号を入力する。ま
た、ＡＮＤゲートＡＧ１０は、ラッチ回路ＬＡ４の出力
信号とＤＭＡ実行許可信号ＡＡＫ２の反転信号を入力す
る。
のチャネルの回路部分についても同様である。ただし、
ＡＮＤゲートＡＧ７は、ラッチ回路ＬＡ３の出力信号と
ＤＭＡ実行許可信号ＡＡＫ１の反転信号を入力する。ま
た、ＡＮＤゲートＡＧ１０は、ラッチ回路ＬＡ４の出力
信号とＤＭＡ実行許可信号ＡＡＫ２の反転信号を入力す
る。
【００２９】ＯＲゲートＯＧ１は、ＲＳ−フリップフロ
ップＦＦ１〜ＦＦ３の出力信号を入力し、バス使用要求
信号ＢＲＱを生成する。ラッチ回路ＬＡ５は、ＯＲゲー
トＯＧ１の出力信号を入力し、ＤＭＡ要求フラグ信号Ｒ
ＱＦ１〜ＲＱＦ３の受付け許可信号ＡＣＣを生成する。
ップＦＦ１〜ＦＦ３の出力信号を入力し、バス使用要求
信号ＢＲＱを生成する。ラッチ回路ＬＡ５は、ＯＲゲー
トＯＧ１の出力信号を入力し、ＤＭＡ要求フラグ信号Ｒ
ＱＦ１〜ＲＱＦ３の受付け許可信号ＡＣＣを生成する。
【００３０】次に、このアクセス裁定回路２の動作につ
いて説明する。図３はこのアクセス裁定回路の各部信号
のタイミング図である。
いて説明する。図３はこのアクセス裁定回路の各部信号
のタイミング図である。
【００３１】バスサイクルＢｃｙ−Ａにおいて、ＤＭＡ
要求フラグ信号ＲＱＦ１が“１”になり、このとき受付
け許可信号ＡＣＣが“１”であるものとすると、バスサ
イクル終了期間信号ＢＥＫがロウレベル、クロックＣＫ
ｂがハイレベルの期間にＡＮＤゲートＡＧ３の出力は
“１”となる。このため、ＲＳ−フリップフロップＦＦ
１はバスサイクルＢｃｙ−Ａの期間Ｔ２の後半でセット
され出力は“１”となる。同様に、ＤＭＡ要求フラグ信
号ＲＱＦ２，ＲＱＦ３が“１”になると、ＲＳ−フリッ
プフロップＦＦ２，ＦＦ３の出力はそれぞれ“１”とな
る。ＲＳ−フリップフロップＦＦ１〜ＦＦ３の出力信号
は共にＯＲゲートＯＧ１に入力されており、いずれかの
信号が“１”のときのＯＲゲートＯＧ１の出力、すなわ
ちバス使用要求信号ＢＲＱをアクティブレベルにする。
バス使用許可信号ＢＲＱは、ラッチ回路ＬＡ５に入力さ
れており、バスサイクルＢｃｙ−Ａの期間Ｔ３からラッ
チ回路ＬＡ５の出力反転信号、すなわちＤＭＡ要求フラ
グ信号の受付け許可信号ＡＣＣは“０”となる。
要求フラグ信号ＲＱＦ１が“１”になり、このとき受付
け許可信号ＡＣＣが“１”であるものとすると、バスサ
イクル終了期間信号ＢＥＫがロウレベル、クロックＣＫ
ｂがハイレベルの期間にＡＮＤゲートＡＧ３の出力は
“１”となる。このため、ＲＳ−フリップフロップＦＦ
１はバスサイクルＢｃｙ−Ａの期間Ｔ２の後半でセット
され出力は“１”となる。同様に、ＤＭＡ要求フラグ信
号ＲＱＦ２，ＲＱＦ３が“１”になると、ＲＳ−フリッ
プフロップＦＦ２，ＦＦ３の出力はそれぞれ“１”とな
る。ＲＳ−フリップフロップＦＦ１〜ＦＦ３の出力信号
は共にＯＲゲートＯＧ１に入力されており、いずれかの
信号が“１”のときのＯＲゲートＯＧ１の出力、すなわ
ちバス使用要求信号ＢＲＱをアクティブレベルにする。
バス使用許可信号ＢＲＱは、ラッチ回路ＬＡ５に入力さ
れており、バスサイクルＢｃｙ−Ａの期間Ｔ３からラッ
チ回路ＬＡ５の出力反転信号、すなわちＤＭＡ要求フラ
グ信号の受付け許可信号ＡＣＣは“０”となる。
【００３２】ＲＳ−フリップフロップＦＦ１の出力はラ
ッチ回路ＬＡ２に入力され、ラッチ回路ＬＡ２の出力は
バスサイクルＢｃｙ−Ｂの期間Ｔ１から“１”となる。
ラッチ回路ＬＡ２の出力はＡＮＤゲートＡＧ４に入力さ
れる。このとき、バス使用許可信号ＢＡＫが“１”であ
り、ＤＭＡ転送のバスの使用が許可されていると、ＡＮ
ＤゲートＡＧ４の出力、すなはちＤＭＡ実行許可信号Ａ
ＡＫ１は“１”となる。
ッチ回路ＬＡ２に入力され、ラッチ回路ＬＡ２の出力は
バスサイクルＢｃｙ−Ｂの期間Ｔ１から“１”となる。
ラッチ回路ＬＡ２の出力はＡＮＤゲートＡＧ４に入力さ
れる。このとき、バス使用許可信号ＢＡＫが“１”であ
り、ＤＭＡ転送のバスの使用が許可されていると、ＡＮ
ＤゲートＡＧ４の出力、すなはちＤＭＡ実行許可信号Ａ
ＡＫ１は“１”となる。
【００３３】ＤＭＡ実行許可信号ＡＡＫ１はＡＮＤゲー
トＡＧ２に入力されており、ＤＭＡ実行許可信号ＡＡＫ
１が“１”になると、バスサイクル終了期間信号ＢＥＫ
がハイレベル、クロックＣＫｂがハイレベルの期間にＡ
ＮＤゲートＡＧ２の出力は“１”となる。このためＲＳ
−フリップフロップＦＦ１は、バスサイクルＢｃｙ−Ｂ
の期間Ｔ１の後半でリセットされ、出力は“０”とな
る。次に、バスサイクルＢｃｙ−Ｂの期間Ｔ２の後半で
は、ＤＭＡ要求フラグ信号ＲＱＦ１は“１”を継続して
いるがＤＭＡ要求フラグ信号の受付け許可信号ＡＣＣは
“０”となっているので、ＲＳ−フリップフロップＦＦ
１はセットされず、ラッチ回路ＬＡ２の出力はバスサイ
クルＢｃｙ−Ｃの期間Ｔ１から“０”となり、ＤＭＡ実
行許可信号ＡＡＫ１は“０”となる。従って、バスサイ
クルＢｃｙ−Ｂの期間がＤＭＡ要求信号ＲＱ１に対する
ＤＭＡ実行サイクルとなる。
トＡＧ２に入力されており、ＤＭＡ実行許可信号ＡＡＫ
１が“１”になると、バスサイクル終了期間信号ＢＥＫ
がハイレベル、クロックＣＫｂがハイレベルの期間にＡ
ＮＤゲートＡＧ２の出力は“１”となる。このためＲＳ
−フリップフロップＦＦ１は、バスサイクルＢｃｙ−Ｂ
の期間Ｔ１の後半でリセットされ、出力は“０”とな
る。次に、バスサイクルＢｃｙ−Ｂの期間Ｔ２の後半で
は、ＤＭＡ要求フラグ信号ＲＱＦ１は“１”を継続して
いるがＤＭＡ要求フラグ信号の受付け許可信号ＡＣＣは
“０”となっているので、ＲＳ−フリップフロップＦＦ
１はセットされず、ラッチ回路ＬＡ２の出力はバスサイ
クルＢｃｙ−Ｃの期間Ｔ１から“０”となり、ＤＭＡ実
行許可信号ＡＡＫ１は“０”となる。従って、バスサイ
クルＢｃｙ−Ｂの期間がＤＭＡ要求信号ＲＱ１に対する
ＤＭＡ実行サイクルとなる。
【００３４】同様にしてラッチ回路ＬＡ３，ＬＡ４もバ
スサイクルＢｃｙ−３の期間Ｔ１から“１”となるが、
ＡＮＤゲートＡＧ７にはＤＭＡ実行許可信号ＡＡＫ１の
反転信号が、ＡＮＤゲートＡＧ１０にはＤＭＡ実行許可
信号ＡＡＫ２の反転信号がそれぞれ入力されているの
で、ＤＭＡ要求信号ＲＱ２に対するＤＭＡ実行サイクル
はバスサイクルＢｃｙ−Ｃとなり、ＤＭＡ要求信号ＲＱ
３に対するＤＭＡ実行サイクルはバスサイクルＢｃｙ−
Ｄとなる。ＤＭＡ実行許可信号ＡＡＫ３が“１”となる
と、ＲＳ−フリップフロップＦＦ３はバスサイクルＢｃ
ｙ−Ｄの期間Ｔ１の後半でリセットされるので、バスサ
イクルＢｃｙ−Ｄの期間Ｔ２からラッチ回路ＬＡ５の反
転出力は“０”となりＤＭＡ要求フラグ信号の受付け許
可信号ＡＣＣは、再び“１”となる。
スサイクルＢｃｙ−３の期間Ｔ１から“１”となるが、
ＡＮＤゲートＡＧ７にはＤＭＡ実行許可信号ＡＡＫ１の
反転信号が、ＡＮＤゲートＡＧ１０にはＤＭＡ実行許可
信号ＡＡＫ２の反転信号がそれぞれ入力されているの
で、ＤＭＡ要求信号ＲＱ２に対するＤＭＡ実行サイクル
はバスサイクルＢｃｙ−Ｃとなり、ＤＭＡ要求信号ＲＱ
３に対するＤＭＡ実行サイクルはバスサイクルＢｃｙ−
Ｄとなる。ＤＭＡ実行許可信号ＡＡＫ３が“１”となる
と、ＲＳ−フリップフロップＦＦ３はバスサイクルＢｃ
ｙ−Ｄの期間Ｔ１の後半でリセットされるので、バスサ
イクルＢｃｙ−Ｄの期間Ｔ２からラッチ回路ＬＡ５の反
転出力は“０”となりＤＭＡ要求フラグ信号の受付け許
可信号ＡＣＣは、再び“１”となる。
【００３５】次に、ＲＳ−フリップフロップＦＦ１はバ
スサイクルＢｃｙ−Ｄの期間Ｔ２の後半で再びセットさ
れ、ＤＭＡ実行許可信号ＡＡＫ１はバスサイクルＢｃｙ
−Ｅの期間“１”となる。以上を繰り返すことによっ
て、各チャネルのＤＭＡ実行サイクルが順次発生する。
スサイクルＢｃｙ−Ｄの期間Ｔ２の後半で再びセットさ
れ、ＤＭＡ実行許可信号ＡＡＫ１はバスサイクルＢｃｙ
−Ｅの期間“１”となる。以上を繰り返すことによっ
て、各チャネルのＤＭＡ実行サイクルが順次発生する。
【００３６】図４は本発明の第２の実施例のアクセス裁
定回路を示す回路図である。
定回路を示す回路図である。
【００３７】この実施例は、ＤＭＡ要求フラグ信号の受
付け許可信号ＡＣＣａを分周回路２１により発生するよ
うにしたものである。
付け許可信号ＡＣＣａを分周回路２１により発生するよ
うにしたものである。
【００３８】この分周回路２１は、バス使用許可信号Ｂ
ＡＫ，クロック信号ＣＫａ，ＣＫｂとバスサイクル終了
期間信号ＢＥＫとを入力し、バスサイクル周期を３分周
し受付け許可信号ＡＣＣａを発生する。すなわち、バス
の使用許可状態中の３回のバスサイクルに１度だけＤＭ
Ａ要求フラグ信号を受付け可能なタイミングを生成す
る。分周回路２１の出力は、ＡＮＤゲートＡＧ３，ＡＧ
６，ＡＧ９に入力される。このため、バスの使用が許可
されている状態で、３回のバスサイクルに１バスサイク
ルだけＤＭＡ要求フラグ信号の受付け許可信号ＡＣＣａ
がアクティブレベルとなり、一定間隔でＤＭＡ要求の受
付が周期的に行われる。
ＡＫ，クロック信号ＣＫａ，ＣＫｂとバスサイクル終了
期間信号ＢＥＫとを入力し、バスサイクル周期を３分周
し受付け許可信号ＡＣＣａを発生する。すなわち、バス
の使用許可状態中の３回のバスサイクルに１度だけＤＭ
Ａ要求フラグ信号を受付け可能なタイミングを生成す
る。分周回路２１の出力は、ＡＮＤゲートＡＧ３，ＡＧ
６，ＡＧ９に入力される。このため、バスの使用が許可
されている状態で、３回のバスサイクルに１バスサイク
ルだけＤＭＡ要求フラグ信号の受付け許可信号ＡＣＣａ
がアクティブレベルとなり、一定間隔でＤＭＡ要求の受
付が周期的に行われる。
【００３９】このように、本実施例では、ＤＭＡ転送に
よるバスの使用が許可されている期間の３回のバスサイ
クルに１回だけ各チャネルのＤＭＡ要求フラグ信号の受
付けタイミングが発生する。従って、各チャネルごとの
ＤＭＡ実行サイクルの発生タイミングが、ＤＭＡ要求中
のチャネルの数に依らず一定となる。このため、ＤＭＡ
転送速度が一定となる。また、処理の低速な周辺装置に
対して、最適な速度で無理なく、ＤＭＡ転送できる。
よるバスの使用が許可されている期間の３回のバスサイ
クルに１回だけ各チャネルのＤＭＡ要求フラグ信号の受
付けタイミングが発生する。従って、各チャネルごとの
ＤＭＡ実行サイクルの発生タイミングが、ＤＭＡ要求中
のチャネルの数に依らず一定となる。このため、ＤＭＡ
転送速度が一定となる。また、処理の低速な周辺装置に
対して、最適な速度で無理なく、ＤＭＡ転送できる。
【００４０】
【発明の効果】以上説明したように本発明は、ＤＭＡ要
求のある各チャネルに対し所定の期間ずつ順次循環して
ＤＭＡ実行許可信号をアクティブレベルにする構成とす
ることにより、外部に特別のハードウェアを設けること
なく、特定のチャネルのみにＤＭＡ転送が独占されず、
各チャネルが均一にＤＭＡ転送することができ、またチ
ャネル間の優先順位を決定するとき、各チャネルに対す
るＤＭＡ要求の発生時期を調停したり、優先順位の低い
チャネルが長時間待たされることのないように途中で優
先順位を変更するなどといった煩わしい処置が必要なく
行えるため、ＣＰＵの処理負担を大幅に軽減することが
できる効果がある。
求のある各チャネルに対し所定の期間ずつ順次循環して
ＤＭＡ実行許可信号をアクティブレベルにする構成とす
ることにより、外部に特別のハードウェアを設けること
なく、特定のチャネルのみにＤＭＡ転送が独占されず、
各チャネルが均一にＤＭＡ転送することができ、またチ
ャネル間の優先順位を決定するとき、各チャネルに対す
るＤＭＡ要求の発生時期を調停したり、優先順位の低い
チャネルが長時間待たされることのないように途中で優
先順位を変更するなどといった煩わしい処置が必要なく
行えるため、ＣＰＵの処理負担を大幅に軽減することが
できる効果がある。
【図１】本発明の第１の実施例を示すブロック図であ
る。
る。
【図２】図１に示された実施例のアクセス裁定回路の具
体例を示す回路図である。
体例を示す回路図である。
【図３】図２に示されたアクセス裁定回路の各部信号の
タイミング図である。
タイミング図である。
【図４】本発明の第２の実施例のアクセス裁定回路を示
す回路図である。
す回路図である。
【図５】従来のＤＭＡ転送制御装置を含む情報処理装置
の一例を示すブロック図である。
の一例を示すブロック図である。
１ 要求制御回路２，２ａ アクセス裁定回路 ３ タイミング制御回路 ４ アドレス生成回路 ５ アドレスバス ６ 転送回数制御回路 ７ 応答制御回路 ２１ 分周回路 ４１〜４３ アドレスレジスタ ４４ 加算回路 ６１〜６３ 転送回数レジスタ ６４ 減算回路 １００ ＣＰＵ １０１ バス制御回路 １０２ 演算処理回路 ２００ メモリ ３００ ＤＭＡ転送制御装置 ３０１ 転送制御部 ３０２ 優先順位制御部 ４０１〜４０３ 周辺装置 ５００ リフレッシュ制御装置 ６００ アドレスバス ７００ データバス ＡＧ１〜ＡＧ１０ ＡＮＤゲート ＦＦ１〜ＦＦ３ ＲＳ−フリップフロップ ＬＡ１〜ＬＡ５ ラッチ回路 ＬＡ１ ＯＲゲート
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 13/28
Claims (1)
- 【請求項１】 複数の周辺装置とそれぞれ対応するチャ
ネルをもち、これら各チャネルに対しＤＭＡ要求がある
とバス使用要求信号を出力し、バス使用許可信号が受信
されると前記ＤＭＡ要求があるチャネルのみに対して所
定の期間ずつ順次循環してアクティブレベルになるＤＭ
Ａ実行許可信号を出力するアクセス裁定回路と、前記各
チャネルとそれぞれ対応して設けられた複数のアドレス
レジスタを備えこれら各アドレスレジスタにＤＭＡ転送
される記憶領域の開始アドレスをそれぞれ予め格納して
おき、対応する前記ＤＭＡ実行許可信号がアクティブレ
べルになるとＤＭＡアドレスを出力した後このＤＭＡア
ドレスを更新し格納するアドレス成生回路と、 前記各チャネルとそれぞれ対応して設けられた複数の転
送回数レジスタを備えこれら各転送回数レジスタにＤＭ
Ａ転送する転送回数をそれぞれ予め格納しておき、対応
する前記ＤＭＡ実行許可信号がアクティブレベルになる
と格納されている前記転送回数を更新しこの転送回数が
所定の値になったときＤＭＡ終了検出信号を出力する転
送回数制御回路と、 対応するＤＭＡ実行許可信号がアクティブレべルのとき
対応するチャネルのＤＭＡ応答信号をアクティブレベル
にして出力し、ＤＭＡ終了検出信号を受信するとＤＭＡ
終了信号を出力する応答制御回路とを有することを特徴
とするＤＭＡ転送制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00827391A JP3256975B2 (ja) | 1991-01-28 | 1991-01-28 | Ｄｍａ転送制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00827391A JP3256975B2 (ja) | 1991-01-28 | 1991-01-28 | Ｄｍａ転送制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04250552A JPH04250552A (ja) | 1992-09-07 |
| JP3256975B2 true JP3256975B2 (ja) | 2002-02-18 |
Family
ID=11688567
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00827391A Expired - Fee Related JP3256975B2 (ja) | 1991-01-28 | 1991-01-28 | Ｄｍａ転送制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3256975B2 (ja) |
-
1991
- 1991-01-28 JP JP00827391A patent/JP3256975B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04250552A (ja) | 1992-09-07 |
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Legal Events
| Date | Code | Title | Description |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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