JP2004178266A - バス共有システム及びバス共有方法 - Google Patents
バス共有システム及びバス共有方法 Download PDFInfo
- Publication number
- JP2004178266A JP2004178266A JP2002343657A JP2002343657A JP2004178266A JP 2004178266 A JP2004178266 A JP 2004178266A JP 2002343657 A JP2002343657 A JP 2002343657A JP 2002343657 A JP2002343657 A JP 2002343657A JP 2004178266 A JP2004178266 A JP 2004178266A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- circuit
- arbiter
- counter
- master
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
- G06F13/364—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control using independent requests or grants, e.g. using separated request and grant lines
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
【課題】本発明は、アービタ及びマスタにおける単純な制御動作により、長期間バスの占有状態が続かないように制御可能なバス共有システムを提供することを目的とする。
【解決手段】バス共有システムは、バスと、バスにアクセスする第１の回路と、第１の回路とバスを共有しバスにアクセスする第２の回路と、第２の回路に設けられ第２の回路がバスをアクセスするたびにカウント動作を実行するカウンタ回路と、第１の回路と第２の回路との間でバス権獲得要求の調停を行うアービタ回路を含み、第２の回路はアービタ回路からバス権を獲得した後にカウンタ回路が所定の回数カウント動作を実行するとバス権を解放することを特徴とする。
【選択図】 図１
【解決手段】バス共有システムは、バスと、バスにアクセスする第１の回路と、第１の回路とバスを共有しバスにアクセスする第２の回路と、第２の回路に設けられ第２の回路がバスをアクセスするたびにカウント動作を実行するカウンタ回路と、第１の回路と第２の回路との間でバス権獲得要求の調停を行うアービタ回路を含み、第２の回路はアービタ回路からバス権を獲得した後にカウンタ回路が所定の回数カウント動作を実行するとバス権を解放することを特徴とする。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、バスを共有するバス共有システムに関し、詳しくはバスを長期間占有することなく解放することを特徴とするバス共有システムに関する。
【従来の技術】
複数のマスタがバスを共有する場合、バスを使用したいマスタは、アービタに対してバス使用権を要求するリクエストを実行する。アービタは複数のマスタからのリクエストがある場合には調停を行い、優先順位に従って選択した１つのマスタにバス使用権を渡す。
【０００２】
上記のような調停手順を実行するためには、１サイクル以上を必要とする。従って例えば、マスタが細切れに複数回リクエストをする場合には、各リクエストの度に調停手順を実行することが必要となり、無駄なサイクルを消費することになる。またあるマスタがバス使用権を保持したまま離さないでいると、他のマスタが全くバスを使用することが出来なくなり、システム全体の性能が低下してしまう。
【０００３】
従来技術には、要求信号を連続で実行したい要求数を制御することで、要求信号の切り替わり時に発生する無駄な処理時間を削減するアービトレーション制御装置を示すものがある（特許文献１）。この従来技術の発明では、選択した要求信号の優先順位を最下位に落とすが、要求信号に対応した要求保持信号をアサートすることで、優先順位に係らず同じ要求信号を連続して実行できる。
【０００４】
【特許文献１】
特開２０００‐０１０９１４号公報
【発明が解決しようとする課題】
１つのマスタが長期間バスを占有することを防ぐ方法としては、アービタが、バスの状態を常時監視して所定の期間バスの占有状態が継続した場合、又は他のマスタからのリクエストを検知した場合に、現マスタからバス使用権を奪うという方法がある。しかしこれを実現するためには、アービタ回路とマスタ側回路との間で制御信号のやりとりが発生するので、回路構造が複雑になると共に複雑な制御手順が必要になる。結果として、バスの制御に必要なサイクル数が増加し、また場合によってはシステムがロックして長時間動作を停止してしまう場合もある。
【０００５】
以上を鑑みて、本発明は、アービタ及びマスタにおける単純な制御動作により、長期間バスの占有状態が続かないように制御可能なバス共有システムを提供することを目的とする。
【課題を解決するための手段】
本発明によるバス共有システムは、バスと、該バスにアクセスする第１の回路と、該第１の回路と該バスを共有し該バスにアクセスする第２の回路と、該第２の回路に設けられ該第２の回路が該バスをアクセスするたびにカウント動作を実行するカウンタ回路と、該第１の回路と該第２の回路との間でバス権獲得要求の調停を行うアービタ回路を含み、該第２の回路は該アービタ回路からバス権を獲得した後に該カウンタ回路が所定の回数カウント動作を実行すると該バス権を解放することを特徴とする。
【０００６】
このように本発明においては、各マスタ回路にカウンタ回路を設け、バスへアクセスする度にカウンタ回路にカウント動作させ、カウント数が所定の回数に到達すると共通バスを解放する。これにより、単純な制御動作によって、長期間バスの占有状態が続くことを防ぐことが可能となる。
【０００７】
また本発明によるバス共有方法は、共有バスの使用権を要求することでバス使用権を獲得し、該バス使用権を獲得後に該共有バスへのアクセス回数をカウントし、該カウント数が所定の数に達したことに応じて該共有バスを解放する各段階を含むことを特徴とする。
【発明の実施の形態】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【０００８】
図１は、本発明によるバス共有システムの第１の実施例の構成を示す図である。
【０００９】
図１のバス共有システムは、アービタ１１、マスタ１２−１乃至１２−ｎ、共通バス１３を含む。マスタ１２−１乃至１２−ｎは、共通バス１３に接続され共通バス１３を共有する。共通バス１３を使用したい場合、マスタ１２−１乃至１２−ｎは、アービタ１１に対してそれぞれリクエスト信号ＲＥＱ１乃至ＲＥＱｎを送出する。アービタ１１は、バス使用権を渡すマスタに対して、グラント信号ＧＮＴｉ（ｉ＝１，２，・・・，ｎ）をアサートする。バス使用権を要求するマスタが複数ある場合には、アービタ１１は所定の優先順位に従って、バス使用権を渡すマスタを決定する。
【００１０】
マスタ１２−１乃至１２−ｎは、それぞれカウンタ１４−１乃至１４−ｎを含む。マスタ１２−ｉ（ｉ＝１，２，・・・，ｎ）は、グラント信号ＧＮＴｉをアービタ１１から受け取ると、共通バス１３を占有して所定のデータ転送動作等を実行する。１つのマスタが共通バス１３を占有している状態では、他のマスタは共通バス１３を使用することはできない。このような占有状態が長期間続くとシステム全体としての性能が低下することになる。
【００１１】
本発明においては、マスタ１２−１乃至１２−ｎにそれぞれ設けられたカウンタ１４−１乃至１４−ｎによって、特定のマスタによるバス占有状態が所定の時間以上継続しないように制御する。具体的には、マスタ１２−ｉ（ｉ＝１，２，・・・，ｎ）は、グラント信号ＧＮＴｉをアービタ１１から受け取ると、共通バス１３を占有して所定のデータ転送動作等を実行すると共に、カウンタ１４−ｉを所定の初期値（例えば０）から開始して、共通バス１３に一回アクセスする毎に１だけカウントアップする。マスタ１２−ｉはカウンタ１４−ｉのカウント値Ｃｉをチェックし、カウント値Ｃｉが所定の値に到達したか否かを判断する。
【００１２】
カウント値Ｃｉが所定の値に到達すると、マスタ１２−ｉは共通バス１３を解放すると共にリクエスト信号ＲＥＱｉをネゲートする。またカウント値Ｃｉが所定の値に到達していなくても、マスタ１２−ｉは、必要なアクセス動作を終了した場合にはアービタへのリクエスト信号ＲＥＱｉをネゲートする。リクエスト信号ＲＥＱｉのネゲート状態に応答して、アービタ１１は共通バス１３が解放されたことを知る。その後リクエスト信号が到来すると、アービタ１１は、バス使用権を渡すマスタに対してグラント信号をアサートする。
【００１３】
上記説明においては、カウンタ１４−ｉを所定の初期値（例えば０）からカウントアップするとしたが、所定の初期値からカウントダウンし、カウント値がゼロになった時点で共通バス１３を解放するとしてもよい。
【００１４】
図２は、図１のバス共有システムの動作の一例を示すタイミングチャートである。
【００１５】
まずマスタ１２−１からのリクエスト信号ＲＥＱ１がＨＩＧＨとなると、それに応答して、アービタ１１がグラント信号ＧＮＴ１を１サイクル期間だけＨＩＧＨにアサートする。マスタ１２−１は、グラント信号ＧＮＴ１のアサートを受けてカウンタ１４−１を“０”にリセットし、共通バス１３に対するアクセス動作を開始する。マスタ１２−１はアクセス毎にカウンタ１４−１にカウント動作させる。カウンタ１４−１のカウント値が所定の値（この例では“４”）に達すると、マスタ１２−１はリクエスト信号ＲＥＱ１をネゲートする。
【００１６】
この例ではカウンタ１４−１のカウント値が“２”の時に、マスタ１２−２からのリクエスト信号ＲＥＱ２がＨＩＧＨとなっている。しかしこの時点では、バス使用権がマスタ１２−１に占有されているので、グラント信号ＧＮＴ２はアサートされない。その後マスタ１２−１がリクエスト信号ＲＥＱ１をネゲートした時点で、マスタ１２−２に対するグラント信号ＧＮＴ２がＨＩＧＨとなり、バス使用権がマスタ１２−２に渡される。
【００１７】
マスタ１２−２はグラント信号ＧＮＴ２のアサートを受けて、カウンタ１４−２を“０”にリセットし、共通バス１３に対するアクセス動作を開始する。この例の場合、マスタ１２−２がリクエスト信号ＲＥＱ２をアサートしてからグラント信号ＧＮＴ２を受け取るまでに待たされる時間は６サイクルである。
【００１８】
このように本発明の第１の実施例においては、各マスタにカウンタ回路を設け、バスへアクセスする度にカウンタ回路にカウント動作させ、カウント値が所定の値に到達すると共通バスを解放すると共にアービタに対するリクエスト信号をネゲートする。これにより、単純な制御動作によって、長期間バスの占有状態が続くことを防ぐことが可能となる。
【００１９】
図３は、本発明によるバス共有システムの第２の実施例の構成を示す図である。図３において、図１と同一の構成要素は同一の番号で参照し、その説明は省略する。
【００２０】
図３のバス共有システムは、アービタ１１、マスタ１２Ａ−１乃至１２Ａ−ｎ、共通バス１３を含む。マスタ１２Ａ−１乃至１２Ａ−ｎは、共通バス１３に接続され共通バス１３を共有する。
【００２１】
マスタ１２Ａ−１乃至１２Ａ−ｎは、それぞれカウンタ１４−１乃至１４−ｎ及びレジスタ１５−１乃至１５−ｎを含む。マスタ１２Ａ−ｉ（ｉ＝１，２，・・・，ｎ）は、グラント信号ＧＮＴｉをアービタ１１から受け取ると、共通バス１３を占有して所定のデータ転送動作等を実行すると共に、カウンタ１４−ｉを所定の初期値（例えば０）から開始して、共通バス１３に一回アクセスする毎に１だけカウントアップする。マスタ１２−ｉはカウンタ１４−ｉのカウント値Ｃｉをチェックし、レジスタ１５−ｉに格納されるレジスタ値Ｒｉとカウント値Ｃｉとが等しくなったか否かを判断する。
【００２２】
カウント値Ｃｉがレジスタ値Ｒｉに到達すると、マスタ１２Ａ−ｉは共通バス１３を解放すると共にリクエスト信号ＲＥＱｉをネゲートする。またカウント値Ｃｉがレジスタ値Ｒｉに到達していなくても、マスタ１２−ｉは、必要なアクセス動作を終了した場合にはアービタへのリクエスト信号ＲＥＱｉをネゲートする。
【００２３】
上記説明においては、カウンタ１４−ｉを所定の初期値（例えば０）からカウントアップするとしたが、レジスタ値Ｒｉから開始してカウントダウンし、カウント値がゼロになった時点で共通バス１３を解放するとしてもよい。
【００２４】
このように本発明の第２の実施例においては、各マスタにカウンタ回路及びレジスタ回路を設け、バスへアクセスする度にカウンタ回路にカウント動作させ、カウント値がレジスタに格納される値と等しくなると、共通バスを解放すると共にアービタに対するリクエスト信号をネゲートする。これにより、単純な制御動作によって、長期間バスの占有状態が続くことを防ぐことが可能となる。
【００２５】
またマスタが共通バスを占有する期間（アクセスサイクル数）をレジスタ回路を用いて規定することにより、システムの動作状況に応じて各マスタの共通バス占有期間を適切に調整することができる。これにより、システム全体の性能をより大きく向上させることができる。
【００２６】
図４は、マスタの関連部分の構成を示す図である。図４にはマスタ１２Ａ−１を例として示すが、他のマスタ１２Ａ−２乃至１２Ａ−ｎも同様の構成である。
【００２７】
図４のマスタ１２Ａ−１は、カウンタ１４−１、レジスタ１５−１、比較器１６−１、及び制御回路１７−１を含む。またマスタ１２Ａ−１は、図示されないコア回路を含む。このコア回路は、制御回路１７−１の制御の下に、共通バス１３へのアクセス動作や所定のデータ処理等の動作を実行する。なおこのコア回路は制御回路１７−１の一部として含まれていると考えてもよい。
【００２８】
制御回路１７−１は、共通バス１３へのアクセスが必要な場合、アービタ１１に対してリクエスト信号ＲＥＱ１を送出する。これに応答してアービタ１１からグラント信号ＧＮＴ１が供給されると、グラント信号ＧＮＴ１はカウンタ１４−１及び制御回路１７−１に入力される。制御回路１７−１は、グラント信号ＧＮＴ１を受け取ると、共通バス１３に対するデータ転送動作等のアクセスを開始する。またカウンタ１４−１は、グラント信号ＧＮＴ１により所定の初期値（例えば“０”）にリセットされる。
【００２９】
制御回路１７−１は、共通バス１３に対するアクセスを一回実行する度に、パルス信号であるイネーブル信号Ｅｎをカウンタ１４−１に供給する。このイネーブル信号Ｅｎに応じて、カウンタ１４−１が共通バス１３に対する１回のアクセスに対して１だけカウントアップされる。カウンタ１４−１のカウント値とレジスタ１５−１のレジスタ値とが比較器１６−１に供給され、比較器１６−１により両値が比較される。カウント値がレジスタ値に等しくなると、比較器１６−１は制御回路１７−１に供給する比較結果信号をアサートする。この比較結果信号のアサート状態に応じて、制御回路１７−１は共通バス１３へのアクセス動作を停止し共通バス１３を解放すると共に、アービタ１１に対するリクエスト信号ＲＥＱ１をネゲートする。
【００３０】
図５は、本発明によるバス共有システムの第３の実施例の構成を示す図である。図５において、図１と同一の構成要素は同一の番号で参照し、その説明は省略する。
【００３１】
図５のバス共有システムは、アービタ１１、マスタ１２−１乃至１２−ｎ、共通バス１３、ＯＲ回路１８、及びカウンタ１９を含む。マスタ１２−１乃至１２−ｎは、共通バス１３に接続され共通バス１３を共有する。
【００３２】
マスタ１２−１乃至１２−ｎが送出するリクエスト信号ＲＥＱ１乃至ＲＥＱｎは、アービタ１１に供給されると共に、ＯＲ回路１８にも供給される。ＯＲ回路１８は、リクエスト信号ＲＥＱ１乃至ＲＥＱｎの論理和をとり、その出力をカウンタ１９に供給する。カウンタ１９は、ＯＲ回路１８からの信号が一回アサートされる度にカウント動作を実行する。従ってＯＲ回路１８は、マスタ１２−１乃至１２−ｎの何れかがリクエスト動作を行う度に、カウントアップ（或いはカウントダウン）することになる。例えば４ビットカウンタであれば、１からカウントアップしていき、カウントが１６になると次に１に戻る。或いは１６からカウントダウンしていき、カウントが１になると次に１６に戻る。
【００３３】
バス使用権を獲得したマスタ１２−ｉ（ｉ＝１，２，・・・，ｎ）は、アービタ１１からのグラント信号ＧＮＴｉに応答して、共通バス１３を占有して所定のデータ転送動作等を実行すると共に、カウンタ１４−ｉを所定の初期値（例えば０）から開始して、共通バス１３に一回アクセスする毎に１だけカウントアップする。マスタ１２−ｉはカウンタ１４−ｉのカウント値Ｃｉをチェックし、カウンタ１９のカウント値とカウント値Ｃｉとが等しくなったか否かを判断する。
【００３４】
両方のカウント値が等しくなると、マスタ１２−ｉは共通バス１３を解放すると共にリクエスト信号ＲＥＱｉをネゲートする。また両方のカウント値が等しくなくとも、マスタ１２−ｉは、必要なアクセス動作を終了した場合にはアービタへのリクエスト信号をＲＥＱｉをネゲートする。
【００３５】
図６は、図５のバス共有システムの動作の一例を示すタイミングチャートである。
【００３６】
マスタ１２−１からのリクエスト信号ＲＥＱ１がＨＩＧＨとなると、それに応答して、アービタ１１がグラント信号ＧＮＴ１を１サイクル期間だけＨＩＧＨにアサートする。マスタ１２−１は、グラント信号ＧＮＴ１のアサートを受けてカウンタ１４−１を“０”にリセットし、共通バス１３に対するアクセス動作を開始する。この時、ＧＮＴ１、ＧＮＴ２、・・・、及びＧＮＴｎの論理和信号によりカウンタ１９がカウントアップされる。マスタ１２−１はアクセス毎にカウンタ１４−１にカウント動作させる。カウンタ１４−１のカウント値がカウンタ１９のカウント値（この例では“４”）に達すると、マスタ１２−１はリクエスト信号ＲＥＱ１をネゲートする。
【００３７】
その後マスタ１２−２に対するグラント信号ＧＮＴ２がＨＩＧＨになると、カウンタ１９が再びカウントアップされる。マスタ１２−２は、グラント信号ＧＮＴ２のアサートを受けてカウンタ１４−２を“０”にリセットし、共通バス１３に対するアクセス動作を開始する。マスタ１２−２は、カウンタ１４−２を“０”にリセットしてアクセス毎にカウントアップし、カウンタ１９の値とカウンタ１４−２の値が一致した時に共通バス１３を解放する。
【００３８】
以上の動作により、マスタ１２−１乃至１２−ｎが１回のバス権獲得で実行する連続アクセス回数が、バスの使用状況により逐次変化することになる。この方式により、各マスタの優先順位等が不明な場合等に、適当な連続アクセス回数を自動的に設定することが可能となる。また図３のマスタ１２Ａ−１乃至１２Ａ−ｎを図５の構成に用いることも可能であり、この場合には、カウンタ１４−１乃至１４−ｎの比較対象を、レジスタ１５−１乃至１５−ｎ又はカウンタ１９の何れか任意の方に設定してよい。
【００３９】
図７は、本発明によるバス共有システムの第４の実施例の構成を示す図である。
【００４０】
図７のバス共有システムは、メモリインターフェース２１、マスタ回路２２、及びメモリバス２３を含む。メモリインターフェース２１は、図示されないＣＰＵ等からのデータをメモリバス２３を介して図示されないメモリに供給すると共に、メモリからメモリバス２３を介して受け取るデータをＣＰＵに供給する。マスタ回路２２は、メモリバス２３をメモリインターフェース２１と共有する回路であり、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）の入出力ピン数削減などの目的のために、自らのデータ入出力をメモリバス２３を利用して行う回路である。
【００４１】
メモリインターフェース２１はアービタ２４を含む。またマスタ回路２２は、カウンタ２５及びレジスタ２６を含む。
【００４２】
マスタ回路２２は、メモリバス２３を使用したい場合に、メモリインターフェース２１のアービタ２４にリクエスト信号ＲＥＱ１をアサートする。アービタ２４は、メモリインターフェース２１がメモリバス２３を現在使用してなくバス権を渡してもよいと判断する場合には、マスタ回路２２にグラント信号ＧＮＴ１をアサートする。
【００４３】
グラント信号ＧＮＴ１をアービタ２４から受け取ると、マスタ回路２２はメモリバス２３を占有して所定のデータ転送動作等を実行すると共に、カウンタ２５を所定の初期値（例えば０）から開始して、メモリバス２３に一回アクセスする毎に１だけカウントアップする。マスタ回路２２はカウンタ２５のカウント値Ｃ１をチェックし、レジスタ２６に格納されるレジスタ値Ｒ１とカウント値Ｃ１とが等しくなったか否かを判断する。
【００４４】
カウント値Ｃ１がレジスタ値Ｒ１に到達すると、マスタ回路２２はメモリバス２３を解放すると共にリクエスト信号ＲＥＱ１をネゲートする。またカウント値Ｃ１がレジスタ値Ｒ１に到達していなくても、マスタ回路２２は、必要なアクセス動作を終了した場合にはアービタへのリクエスト信号をＲＥＱ１をネゲートする。
【００４５】
上記説明においては、カウンタ２５を所定の初期値（例えば０）からカウントアップするとしたが、レジスタ値Ｒ１から開始してカウントダウンし、カウント値がゼロになった時点でメモリバス２３を解放するとしてもよい。
【００４６】
このように本発明の第４の実施例においては、メモリバスをメモリインターフェースと共有するマスタにカウンタ回路を設け、メモリバスへアクセスする度にカウンタ回路にカウント動作させ、カウント値が所定の値に到達するとメモリバスを解放すると共にアービタに対するリクエスト信号をネゲートする。これにより、単純な制御動作によって、長期間メモリバスの占有状態が続くことを防ぐことが可能となる。
【００４７】
図８は、本発明によるバス共有システムの第５の実施例の構成を示す図である。図８において、図７と同一の構成要素は同一の参照番号で参照し、その説明は省略する。
【００４８】
図８のバス共有システムは、メモリインターフェース２１Ａ、マスタ回路２２、及びメモリバス２３を含む。図７の構成と同様に、メモリインターフェース２１Ａは、図示されないＣＰＵ等からのデータをメモリバス２３を介して図示されないメモリに供給すると共に、メモリからメモリバス２３を介して受け取るデータをＣＰＵに供給する。
【００４９】
図７の構成と同様に、メモリインターフェース２１Ａはアービタ２４Ａを含み、マスタ回路２２はカウンタ２５及びレジスタ２６を含む。図８の構成では更に、アービタ２４Ａは、カウンタ３１及びレジスタ３２を含む。カウンタ３１は、所定のクロック信号に基づいてカウント動作を実行する。アービタ２４Ａは、カウンタ３１のカウント値Ｃａをレジスタ３２の格納値Ｒａと比較し、カウント値Ｃａがレジスタ値Ｒａより大きい場合には、マスタ回路２２からのバス使用権要求のリクエストを受け付けないように調停動作を制御する。それ以外の動作は図７の構成の場合と同様である。
【００５０】
図９は、図８のバス共有システムの動作の一例を示すタイミングチャートである。
【００５１】
この例では、レジスタ３２の格納値Ｒａは３であり、カウンタ３１のカウント値Ｃａが０〜３の時にのみマスタ回路２２からのリクエストを受け付ける構成となっている。またカウンタ３１は３ビットカウンタであり、そのカウント値は０から７の範囲でカウントアップ動作を繰り返す。図９においては、まずリクエスト信号ＲＥＱ１がＨＩＧＨになるが、この時点ではカウント値Ｃａの値が０〜３に達していないためアービタ２４Ａはリクエストを無視する。カウント値Ｃａの値が０〜３の範囲内となった時点で、アービタ２４ＡはＲＥＱ１を受け付けてｈグラント信号ＧＮＴ１を１サイクルの期間ＨＩＧＨにアサートする。これに応答して、マスタ回路２２はメモリバス２３を介して外部デバイスにアクセスを実行する。
【００５２】
図９の例では、カウンタ２５のカウント値Ｃ１は、初期設定としてレジスタ２６のレジスタ値Ｒ１（この例では４）に設定される。カウンタ２５がその後カウントダウンしゼロになった時点で、マスタ回路２２はメモリバス２３を解放してアービタ２４Ａに対するリクエスト信号ＲＥＱ１をネゲートする。この動作とは逆に、カウンタ２５をゼロからカウントアップし、カウント値Ｃ１がレジスタ値Ｒ１になった時点でメモリバス２３を解放するとしてもよい。
【００５３】
このように本発明の第５の実施例では、アービタ内部にカウンタを設け、このカウント値に従ってマスタ回路からのリクエストを受け付ける時間を制御する。これにより、マスタ回路によるメモリバス占有が発生する頻度を制限することが可能となり、メモリインターフェースによるメモリデバイスのためのデータ転送動作に支障をきたさないような調停動作を実現することが出来る。
【００５４】
図１０は、図８のバス共有システムをＬＣＤ駆動システムに応用した例を示す構成図である。図１０において、図８と同一の構成要素は同一の参照番号で参照し、その説明は省略する。
【００５５】
図１０のＬＣＤ駆動システムは、システムＬＳＩ５１、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）５２、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）５３、及びＬＣＤ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）装置５４を含む。システムＬＳＩ５１は、メモリバス２３を介して、ＳＲＡＭ５２、ＳＤＡＲＭ５３、及びＬＣＤ装置５４に接続される。システムＬＳＩ５１は、メモリインターフェース２１Ａ、グラフィックコントローラ４１、ＣＰＵ４２、及び内部バス４３を含む。メモリインターフェース２１Ａが図８に示したメモリインターフェース２１Ａに対応し、グラフィックコントローラ４１に含まれるＬＣＤ制御回路２２が図８のマスタ回路２２に相当する。
【００５６】
メモリインターフェース２１Ａは、内部バス４３を介してＣＰＵ４２から受け取ったデータを、メモリバス２３を介してＳＲＡＭ５２又はＳＤＡＲＭ５３に供給する。また更に、ＳＲＡＭ５２又はＳＤＡＲＭ５３からメモリバス２３を介して受け取ったデータを、内部バス４３を介してＣＰＵ４２に供給する。ＬＣＤ制御回路２２は、メモリバス２３をメモリインターフェース２１Ａと共有する回路であり、システムＬＳＩ５１の入出力ピン数削減などの目的のために、ＬＣＤ表示に関るデータ入出力をメモリバス２３を利用して行う回路である。
【００５７】
メモリインターフェース２１ＡとＬＣＤ制御回路２２の動作は図８の場合と同様である。ＬＣＤ制御回路２２は、ＬＣＤ装置５４を駆動するためにメモリバス２３を使用したい場合に、メモリインターフェース２１Ａのアービタ２４Ａにリクエスト信号ＲＥＱ１をアサートする。アービタ２４Ａは、メモリインターフェース２１Ａがメモリバス２３を現在使用してなく且つカウンタ３１が示すカウント値が所定の範囲内にあると判断する場合には、ＬＣＤ制御回路２２にグラント信号ＧＮＴ１をアサートする。以降の動作は、図８及び図９に関して説明した動作と同様である。
【００５８】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【発明の効果】
本発明においては、各マスタ回路にカウンタ回路を設け、バスへアクセスする度にカウンタ回路にカウント動作させ、カウント数が所定の回数に到達すると共通バスを解放する。これにより、単純な制御動作によって、長期間バスの占有状態が続くことを防ぐことが可能となる。
【図面の簡単な説明】
【図１】本発明によるバス共有システムの第１の実施例の構成を示す図である。
【図２】図１のバス共有システムの動作の一例を示すタイミングチャートである。
【図３】本発明によるバス共有システムの第２の実施例の構成を示す図である。
【図４】マスタの関連部分の構成を示す図である。
【図５】本発明によるバス共有システムの第３の実施例の構成を示す図である。
【図６】図５のバス共有システムの動作の一例を示すタイミングチャートである。
【図７】本発明によるバス共有システムの第４の実施例の構成を示す図である。
【図８】本発明によるバス共有システムの第５の実施例の構成を示す図である。
【図９】図８のバス共有システムの動作の一例を示すタイミングチャートである。
【図１０】図８のバス共有システムをＬＣＤ駆動システムに応用した例を示す構成図である。
【符号の説明】
１１ アービタ
１２−１、１２−２、・・・、１２−ｎ マスタ
１３ 共通バス
１４−１、１４−２、・・・、１４−ｎ カウンタ
１５−１、１５−２、・・・、１５−ｎ レジスタ
５１ システムＬＳＩ
５２ ＳＲＡＭ
５３ ＳＤＲＡＭ
５４ ＬＣＤ装置
【発明の属する技術分野】
本発明は、バスを共有するバス共有システムに関し、詳しくはバスを長期間占有することなく解放することを特徴とするバス共有システムに関する。
【従来の技術】
複数のマスタがバスを共有する場合、バスを使用したいマスタは、アービタに対してバス使用権を要求するリクエストを実行する。アービタは複数のマスタからのリクエストがある場合には調停を行い、優先順位に従って選択した１つのマスタにバス使用権を渡す。
【０００２】
上記のような調停手順を実行するためには、１サイクル以上を必要とする。従って例えば、マスタが細切れに複数回リクエストをする場合には、各リクエストの度に調停手順を実行することが必要となり、無駄なサイクルを消費することになる。またあるマスタがバス使用権を保持したまま離さないでいると、他のマスタが全くバスを使用することが出来なくなり、システム全体の性能が低下してしまう。
【０００３】
従来技術には、要求信号を連続で実行したい要求数を制御することで、要求信号の切り替わり時に発生する無駄な処理時間を削減するアービトレーション制御装置を示すものがある（特許文献１）。この従来技術の発明では、選択した要求信号の優先順位を最下位に落とすが、要求信号に対応した要求保持信号をアサートすることで、優先順位に係らず同じ要求信号を連続して実行できる。
【０００４】
【特許文献１】
特開２０００‐０１０９１４号公報
【発明が解決しようとする課題】
１つのマスタが長期間バスを占有することを防ぐ方法としては、アービタが、バスの状態を常時監視して所定の期間バスの占有状態が継続した場合、又は他のマスタからのリクエストを検知した場合に、現マスタからバス使用権を奪うという方法がある。しかしこれを実現するためには、アービタ回路とマスタ側回路との間で制御信号のやりとりが発生するので、回路構造が複雑になると共に複雑な制御手順が必要になる。結果として、バスの制御に必要なサイクル数が増加し、また場合によってはシステムがロックして長時間動作を停止してしまう場合もある。
【０００５】
以上を鑑みて、本発明は、アービタ及びマスタにおける単純な制御動作により、長期間バスの占有状態が続かないように制御可能なバス共有システムを提供することを目的とする。
【課題を解決するための手段】
本発明によるバス共有システムは、バスと、該バスにアクセスする第１の回路と、該第１の回路と該バスを共有し該バスにアクセスする第２の回路と、該第２の回路に設けられ該第２の回路が該バスをアクセスするたびにカウント動作を実行するカウンタ回路と、該第１の回路と該第２の回路との間でバス権獲得要求の調停を行うアービタ回路を含み、該第２の回路は該アービタ回路からバス権を獲得した後に該カウンタ回路が所定の回数カウント動作を実行すると該バス権を解放することを特徴とする。
【０００６】
このように本発明においては、各マスタ回路にカウンタ回路を設け、バスへアクセスする度にカウンタ回路にカウント動作させ、カウント数が所定の回数に到達すると共通バスを解放する。これにより、単純な制御動作によって、長期間バスの占有状態が続くことを防ぐことが可能となる。
【０００７】
また本発明によるバス共有方法は、共有バスの使用権を要求することでバス使用権を獲得し、該バス使用権を獲得後に該共有バスへのアクセス回数をカウントし、該カウント数が所定の数に達したことに応じて該共有バスを解放する各段階を含むことを特徴とする。
【発明の実施の形態】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【０００８】
図１は、本発明によるバス共有システムの第１の実施例の構成を示す図である。
【０００９】
図１のバス共有システムは、アービタ１１、マスタ１２−１乃至１２−ｎ、共通バス１３を含む。マスタ１２−１乃至１２−ｎは、共通バス１３に接続され共通バス１３を共有する。共通バス１３を使用したい場合、マスタ１２−１乃至１２−ｎは、アービタ１１に対してそれぞれリクエスト信号ＲＥＱ１乃至ＲＥＱｎを送出する。アービタ１１は、バス使用権を渡すマスタに対して、グラント信号ＧＮＴｉ（ｉ＝１，２，・・・，ｎ）をアサートする。バス使用権を要求するマスタが複数ある場合には、アービタ１１は所定の優先順位に従って、バス使用権を渡すマスタを決定する。
【００１０】
マスタ１２−１乃至１２−ｎは、それぞれカウンタ１４−１乃至１４−ｎを含む。マスタ１２−ｉ（ｉ＝１，２，・・・，ｎ）は、グラント信号ＧＮＴｉをアービタ１１から受け取ると、共通バス１３を占有して所定のデータ転送動作等を実行する。１つのマスタが共通バス１３を占有している状態では、他のマスタは共通バス１３を使用することはできない。このような占有状態が長期間続くとシステム全体としての性能が低下することになる。
【００１１】
本発明においては、マスタ１２−１乃至１２−ｎにそれぞれ設けられたカウンタ１４−１乃至１４−ｎによって、特定のマスタによるバス占有状態が所定の時間以上継続しないように制御する。具体的には、マスタ１２−ｉ（ｉ＝１，２，・・・，ｎ）は、グラント信号ＧＮＴｉをアービタ１１から受け取ると、共通バス１３を占有して所定のデータ転送動作等を実行すると共に、カウンタ１４−ｉを所定の初期値（例えば０）から開始して、共通バス１３に一回アクセスする毎に１だけカウントアップする。マスタ１２−ｉはカウンタ１４−ｉのカウント値Ｃｉをチェックし、カウント値Ｃｉが所定の値に到達したか否かを判断する。
【００１２】
カウント値Ｃｉが所定の値に到達すると、マスタ１２−ｉは共通バス１３を解放すると共にリクエスト信号ＲＥＱｉをネゲートする。またカウント値Ｃｉが所定の値に到達していなくても、マスタ１２−ｉは、必要なアクセス動作を終了した場合にはアービタへのリクエスト信号ＲＥＱｉをネゲートする。リクエスト信号ＲＥＱｉのネゲート状態に応答して、アービタ１１は共通バス１３が解放されたことを知る。その後リクエスト信号が到来すると、アービタ１１は、バス使用権を渡すマスタに対してグラント信号をアサートする。
【００１３】
上記説明においては、カウンタ１４−ｉを所定の初期値（例えば０）からカウントアップするとしたが、所定の初期値からカウントダウンし、カウント値がゼロになった時点で共通バス１３を解放するとしてもよい。
【００１４】
図２は、図１のバス共有システムの動作の一例を示すタイミングチャートである。
【００１５】
まずマスタ１２−１からのリクエスト信号ＲＥＱ１がＨＩＧＨとなると、それに応答して、アービタ１１がグラント信号ＧＮＴ１を１サイクル期間だけＨＩＧＨにアサートする。マスタ１２−１は、グラント信号ＧＮＴ１のアサートを受けてカウンタ１４−１を“０”にリセットし、共通バス１３に対するアクセス動作を開始する。マスタ１２−１はアクセス毎にカウンタ１４−１にカウント動作させる。カウンタ１４−１のカウント値が所定の値（この例では“４”）に達すると、マスタ１２−１はリクエスト信号ＲＥＱ１をネゲートする。
【００１６】
この例ではカウンタ１４−１のカウント値が“２”の時に、マスタ１２−２からのリクエスト信号ＲＥＱ２がＨＩＧＨとなっている。しかしこの時点では、バス使用権がマスタ１２−１に占有されているので、グラント信号ＧＮＴ２はアサートされない。その後マスタ１２−１がリクエスト信号ＲＥＱ１をネゲートした時点で、マスタ１２−２に対するグラント信号ＧＮＴ２がＨＩＧＨとなり、バス使用権がマスタ１２−２に渡される。
【００１７】
マスタ１２−２はグラント信号ＧＮＴ２のアサートを受けて、カウンタ１４−２を“０”にリセットし、共通バス１３に対するアクセス動作を開始する。この例の場合、マスタ１２−２がリクエスト信号ＲＥＱ２をアサートしてからグラント信号ＧＮＴ２を受け取るまでに待たされる時間は６サイクルである。
【００１８】
このように本発明の第１の実施例においては、各マスタにカウンタ回路を設け、バスへアクセスする度にカウンタ回路にカウント動作させ、カウント値が所定の値に到達すると共通バスを解放すると共にアービタに対するリクエスト信号をネゲートする。これにより、単純な制御動作によって、長期間バスの占有状態が続くことを防ぐことが可能となる。
【００１９】
図３は、本発明によるバス共有システムの第２の実施例の構成を示す図である。図３において、図１と同一の構成要素は同一の番号で参照し、その説明は省略する。
【００２０】
図３のバス共有システムは、アービタ１１、マスタ１２Ａ−１乃至１２Ａ−ｎ、共通バス１３を含む。マスタ１２Ａ−１乃至１２Ａ−ｎは、共通バス１３に接続され共通バス１３を共有する。
【００２１】
マスタ１２Ａ−１乃至１２Ａ−ｎは、それぞれカウンタ１４−１乃至１４−ｎ及びレジスタ１５−１乃至１５−ｎを含む。マスタ１２Ａ−ｉ（ｉ＝１，２，・・・，ｎ）は、グラント信号ＧＮＴｉをアービタ１１から受け取ると、共通バス１３を占有して所定のデータ転送動作等を実行すると共に、カウンタ１４−ｉを所定の初期値（例えば０）から開始して、共通バス１３に一回アクセスする毎に１だけカウントアップする。マスタ１２−ｉはカウンタ１４−ｉのカウント値Ｃｉをチェックし、レジスタ１５−ｉに格納されるレジスタ値Ｒｉとカウント値Ｃｉとが等しくなったか否かを判断する。
【００２２】
カウント値Ｃｉがレジスタ値Ｒｉに到達すると、マスタ１２Ａ−ｉは共通バス１３を解放すると共にリクエスト信号ＲＥＱｉをネゲートする。またカウント値Ｃｉがレジスタ値Ｒｉに到達していなくても、マスタ１２−ｉは、必要なアクセス動作を終了した場合にはアービタへのリクエスト信号ＲＥＱｉをネゲートする。
【００２３】
上記説明においては、カウンタ１４−ｉを所定の初期値（例えば０）からカウントアップするとしたが、レジスタ値Ｒｉから開始してカウントダウンし、カウント値がゼロになった時点で共通バス１３を解放するとしてもよい。
【００２４】
このように本発明の第２の実施例においては、各マスタにカウンタ回路及びレジスタ回路を設け、バスへアクセスする度にカウンタ回路にカウント動作させ、カウント値がレジスタに格納される値と等しくなると、共通バスを解放すると共にアービタに対するリクエスト信号をネゲートする。これにより、単純な制御動作によって、長期間バスの占有状態が続くことを防ぐことが可能となる。
【００２５】
またマスタが共通バスを占有する期間（アクセスサイクル数）をレジスタ回路を用いて規定することにより、システムの動作状況に応じて各マスタの共通バス占有期間を適切に調整することができる。これにより、システム全体の性能をより大きく向上させることができる。
【００２６】
図４は、マスタの関連部分の構成を示す図である。図４にはマスタ１２Ａ−１を例として示すが、他のマスタ１２Ａ−２乃至１２Ａ−ｎも同様の構成である。
【００２７】
図４のマスタ１２Ａ−１は、カウンタ１４−１、レジスタ１５−１、比較器１６−１、及び制御回路１７−１を含む。またマスタ１２Ａ−１は、図示されないコア回路を含む。このコア回路は、制御回路１７−１の制御の下に、共通バス１３へのアクセス動作や所定のデータ処理等の動作を実行する。なおこのコア回路は制御回路１７−１の一部として含まれていると考えてもよい。
【００２８】
制御回路１７−１は、共通バス１３へのアクセスが必要な場合、アービタ１１に対してリクエスト信号ＲＥＱ１を送出する。これに応答してアービタ１１からグラント信号ＧＮＴ１が供給されると、グラント信号ＧＮＴ１はカウンタ１４−１及び制御回路１７−１に入力される。制御回路１７−１は、グラント信号ＧＮＴ１を受け取ると、共通バス１３に対するデータ転送動作等のアクセスを開始する。またカウンタ１４−１は、グラント信号ＧＮＴ１により所定の初期値（例えば“０”）にリセットされる。
【００２９】
制御回路１７−１は、共通バス１３に対するアクセスを一回実行する度に、パルス信号であるイネーブル信号Ｅｎをカウンタ１４−１に供給する。このイネーブル信号Ｅｎに応じて、カウンタ１４−１が共通バス１３に対する１回のアクセスに対して１だけカウントアップされる。カウンタ１４−１のカウント値とレジスタ１５−１のレジスタ値とが比較器１６−１に供給され、比較器１６−１により両値が比較される。カウント値がレジスタ値に等しくなると、比較器１６−１は制御回路１７−１に供給する比較結果信号をアサートする。この比較結果信号のアサート状態に応じて、制御回路１７−１は共通バス１３へのアクセス動作を停止し共通バス１３を解放すると共に、アービタ１１に対するリクエスト信号ＲＥＱ１をネゲートする。
【００３０】
図５は、本発明によるバス共有システムの第３の実施例の構成を示す図である。図５において、図１と同一の構成要素は同一の番号で参照し、その説明は省略する。
【００３１】
図５のバス共有システムは、アービタ１１、マスタ１２−１乃至１２−ｎ、共通バス１３、ＯＲ回路１８、及びカウンタ１９を含む。マスタ１２−１乃至１２−ｎは、共通バス１３に接続され共通バス１３を共有する。
【００３２】
マスタ１２−１乃至１２−ｎが送出するリクエスト信号ＲＥＱ１乃至ＲＥＱｎは、アービタ１１に供給されると共に、ＯＲ回路１８にも供給される。ＯＲ回路１８は、リクエスト信号ＲＥＱ１乃至ＲＥＱｎの論理和をとり、その出力をカウンタ１９に供給する。カウンタ１９は、ＯＲ回路１８からの信号が一回アサートされる度にカウント動作を実行する。従ってＯＲ回路１８は、マスタ１２−１乃至１２−ｎの何れかがリクエスト動作を行う度に、カウントアップ（或いはカウントダウン）することになる。例えば４ビットカウンタであれば、１からカウントアップしていき、カウントが１６になると次に１に戻る。或いは１６からカウントダウンしていき、カウントが１になると次に１６に戻る。
【００３３】
バス使用権を獲得したマスタ１２−ｉ（ｉ＝１，２，・・・，ｎ）は、アービタ１１からのグラント信号ＧＮＴｉに応答して、共通バス１３を占有して所定のデータ転送動作等を実行すると共に、カウンタ１４−ｉを所定の初期値（例えば０）から開始して、共通バス１３に一回アクセスする毎に１だけカウントアップする。マスタ１２−ｉはカウンタ１４−ｉのカウント値Ｃｉをチェックし、カウンタ１９のカウント値とカウント値Ｃｉとが等しくなったか否かを判断する。
【００３４】
両方のカウント値が等しくなると、マスタ１２−ｉは共通バス１３を解放すると共にリクエスト信号ＲＥＱｉをネゲートする。また両方のカウント値が等しくなくとも、マスタ１２−ｉは、必要なアクセス動作を終了した場合にはアービタへのリクエスト信号をＲＥＱｉをネゲートする。
【００３５】
図６は、図５のバス共有システムの動作の一例を示すタイミングチャートである。
【００３６】
マスタ１２−１からのリクエスト信号ＲＥＱ１がＨＩＧＨとなると、それに応答して、アービタ１１がグラント信号ＧＮＴ１を１サイクル期間だけＨＩＧＨにアサートする。マスタ１２−１は、グラント信号ＧＮＴ１のアサートを受けてカウンタ１４−１を“０”にリセットし、共通バス１３に対するアクセス動作を開始する。この時、ＧＮＴ１、ＧＮＴ２、・・・、及びＧＮＴｎの論理和信号によりカウンタ１９がカウントアップされる。マスタ１２−１はアクセス毎にカウンタ１４−１にカウント動作させる。カウンタ１４−１のカウント値がカウンタ１９のカウント値（この例では“４”）に達すると、マスタ１２−１はリクエスト信号ＲＥＱ１をネゲートする。
【００３７】
その後マスタ１２−２に対するグラント信号ＧＮＴ２がＨＩＧＨになると、カウンタ１９が再びカウントアップされる。マスタ１２−２は、グラント信号ＧＮＴ２のアサートを受けてカウンタ１４−２を“０”にリセットし、共通バス１３に対するアクセス動作を開始する。マスタ１２−２は、カウンタ１４−２を“０”にリセットしてアクセス毎にカウントアップし、カウンタ１９の値とカウンタ１４−２の値が一致した時に共通バス１３を解放する。
【００３８】
以上の動作により、マスタ１２−１乃至１２−ｎが１回のバス権獲得で実行する連続アクセス回数が、バスの使用状況により逐次変化することになる。この方式により、各マスタの優先順位等が不明な場合等に、適当な連続アクセス回数を自動的に設定することが可能となる。また図３のマスタ１２Ａ−１乃至１２Ａ−ｎを図５の構成に用いることも可能であり、この場合には、カウンタ１４−１乃至１４−ｎの比較対象を、レジスタ１５−１乃至１５−ｎ又はカウンタ１９の何れか任意の方に設定してよい。
【００３９】
図７は、本発明によるバス共有システムの第４の実施例の構成を示す図である。
【００４０】
図７のバス共有システムは、メモリインターフェース２１、マスタ回路２２、及びメモリバス２３を含む。メモリインターフェース２１は、図示されないＣＰＵ等からのデータをメモリバス２３を介して図示されないメモリに供給すると共に、メモリからメモリバス２３を介して受け取るデータをＣＰＵに供給する。マスタ回路２２は、メモリバス２３をメモリインターフェース２１と共有する回路であり、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）の入出力ピン数削減などの目的のために、自らのデータ入出力をメモリバス２３を利用して行う回路である。
【００４１】
メモリインターフェース２１はアービタ２４を含む。またマスタ回路２２は、カウンタ２５及びレジスタ２６を含む。
【００４２】
マスタ回路２２は、メモリバス２３を使用したい場合に、メモリインターフェース２１のアービタ２４にリクエスト信号ＲＥＱ１をアサートする。アービタ２４は、メモリインターフェース２１がメモリバス２３を現在使用してなくバス権を渡してもよいと判断する場合には、マスタ回路２２にグラント信号ＧＮＴ１をアサートする。
【００４３】
グラント信号ＧＮＴ１をアービタ２４から受け取ると、マスタ回路２２はメモリバス２３を占有して所定のデータ転送動作等を実行すると共に、カウンタ２５を所定の初期値（例えば０）から開始して、メモリバス２３に一回アクセスする毎に１だけカウントアップする。マスタ回路２２はカウンタ２５のカウント値Ｃ１をチェックし、レジスタ２６に格納されるレジスタ値Ｒ１とカウント値Ｃ１とが等しくなったか否かを判断する。
【００４４】
カウント値Ｃ１がレジスタ値Ｒ１に到達すると、マスタ回路２２はメモリバス２３を解放すると共にリクエスト信号ＲＥＱ１をネゲートする。またカウント値Ｃ１がレジスタ値Ｒ１に到達していなくても、マスタ回路２２は、必要なアクセス動作を終了した場合にはアービタへのリクエスト信号をＲＥＱ１をネゲートする。
【００４５】
上記説明においては、カウンタ２５を所定の初期値（例えば０）からカウントアップするとしたが、レジスタ値Ｒ１から開始してカウントダウンし、カウント値がゼロになった時点でメモリバス２３を解放するとしてもよい。
【００４６】
このように本発明の第４の実施例においては、メモリバスをメモリインターフェースと共有するマスタにカウンタ回路を設け、メモリバスへアクセスする度にカウンタ回路にカウント動作させ、カウント値が所定の値に到達するとメモリバスを解放すると共にアービタに対するリクエスト信号をネゲートする。これにより、単純な制御動作によって、長期間メモリバスの占有状態が続くことを防ぐことが可能となる。
【００４７】
図８は、本発明によるバス共有システムの第５の実施例の構成を示す図である。図８において、図７と同一の構成要素は同一の参照番号で参照し、その説明は省略する。
【００４８】
図８のバス共有システムは、メモリインターフェース２１Ａ、マスタ回路２２、及びメモリバス２３を含む。図７の構成と同様に、メモリインターフェース２１Ａは、図示されないＣＰＵ等からのデータをメモリバス２３を介して図示されないメモリに供給すると共に、メモリからメモリバス２３を介して受け取るデータをＣＰＵに供給する。
【００４９】
図７の構成と同様に、メモリインターフェース２１Ａはアービタ２４Ａを含み、マスタ回路２２はカウンタ２５及びレジスタ２６を含む。図８の構成では更に、アービタ２４Ａは、カウンタ３１及びレジスタ３２を含む。カウンタ３１は、所定のクロック信号に基づいてカウント動作を実行する。アービタ２４Ａは、カウンタ３１のカウント値Ｃａをレジスタ３２の格納値Ｒａと比較し、カウント値Ｃａがレジスタ値Ｒａより大きい場合には、マスタ回路２２からのバス使用権要求のリクエストを受け付けないように調停動作を制御する。それ以外の動作は図７の構成の場合と同様である。
【００５０】
図９は、図８のバス共有システムの動作の一例を示すタイミングチャートである。
【００５１】
この例では、レジスタ３２の格納値Ｒａは３であり、カウンタ３１のカウント値Ｃａが０〜３の時にのみマスタ回路２２からのリクエストを受け付ける構成となっている。またカウンタ３１は３ビットカウンタであり、そのカウント値は０から７の範囲でカウントアップ動作を繰り返す。図９においては、まずリクエスト信号ＲＥＱ１がＨＩＧＨになるが、この時点ではカウント値Ｃａの値が０〜３に達していないためアービタ２４Ａはリクエストを無視する。カウント値Ｃａの値が０〜３の範囲内となった時点で、アービタ２４ＡはＲＥＱ１を受け付けてｈグラント信号ＧＮＴ１を１サイクルの期間ＨＩＧＨにアサートする。これに応答して、マスタ回路２２はメモリバス２３を介して外部デバイスにアクセスを実行する。
【００５２】
図９の例では、カウンタ２５のカウント値Ｃ１は、初期設定としてレジスタ２６のレジスタ値Ｒ１（この例では４）に設定される。カウンタ２５がその後カウントダウンしゼロになった時点で、マスタ回路２２はメモリバス２３を解放してアービタ２４Ａに対するリクエスト信号ＲＥＱ１をネゲートする。この動作とは逆に、カウンタ２５をゼロからカウントアップし、カウント値Ｃ１がレジスタ値Ｒ１になった時点でメモリバス２３を解放するとしてもよい。
【００５３】
このように本発明の第５の実施例では、アービタ内部にカウンタを設け、このカウント値に従ってマスタ回路からのリクエストを受け付ける時間を制御する。これにより、マスタ回路によるメモリバス占有が発生する頻度を制限することが可能となり、メモリインターフェースによるメモリデバイスのためのデータ転送動作に支障をきたさないような調停動作を実現することが出来る。
【００５４】
図１０は、図８のバス共有システムをＬＣＤ駆動システムに応用した例を示す構成図である。図１０において、図８と同一の構成要素は同一の参照番号で参照し、その説明は省略する。
【００５５】
図１０のＬＣＤ駆動システムは、システムＬＳＩ５１、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）５２、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）５３、及びＬＣＤ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）装置５４を含む。システムＬＳＩ５１は、メモリバス２３を介して、ＳＲＡＭ５２、ＳＤＡＲＭ５３、及びＬＣＤ装置５４に接続される。システムＬＳＩ５１は、メモリインターフェース２１Ａ、グラフィックコントローラ４１、ＣＰＵ４２、及び内部バス４３を含む。メモリインターフェース２１Ａが図８に示したメモリインターフェース２１Ａに対応し、グラフィックコントローラ４１に含まれるＬＣＤ制御回路２２が図８のマスタ回路２２に相当する。
【００５６】
メモリインターフェース２１Ａは、内部バス４３を介してＣＰＵ４２から受け取ったデータを、メモリバス２３を介してＳＲＡＭ５２又はＳＤＡＲＭ５３に供給する。また更に、ＳＲＡＭ５２又はＳＤＡＲＭ５３からメモリバス２３を介して受け取ったデータを、内部バス４３を介してＣＰＵ４２に供給する。ＬＣＤ制御回路２２は、メモリバス２３をメモリインターフェース２１Ａと共有する回路であり、システムＬＳＩ５１の入出力ピン数削減などの目的のために、ＬＣＤ表示に関るデータ入出力をメモリバス２３を利用して行う回路である。
【００５７】
メモリインターフェース２１ＡとＬＣＤ制御回路２２の動作は図８の場合と同様である。ＬＣＤ制御回路２２は、ＬＣＤ装置５４を駆動するためにメモリバス２３を使用したい場合に、メモリインターフェース２１Ａのアービタ２４Ａにリクエスト信号ＲＥＱ１をアサートする。アービタ２４Ａは、メモリインターフェース２１Ａがメモリバス２３を現在使用してなく且つカウンタ３１が示すカウント値が所定の範囲内にあると判断する場合には、ＬＣＤ制御回路２２にグラント信号ＧＮＴ１をアサートする。以降の動作は、図８及び図９に関して説明した動作と同様である。
【００５８】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【発明の効果】
本発明においては、各マスタ回路にカウンタ回路を設け、バスへアクセスする度にカウンタ回路にカウント動作させ、カウント数が所定の回数に到達すると共通バスを解放する。これにより、単純な制御動作によって、長期間バスの占有状態が続くことを防ぐことが可能となる。
【図面の簡単な説明】
【図１】本発明によるバス共有システムの第１の実施例の構成を示す図である。
【図２】図１のバス共有システムの動作の一例を示すタイミングチャートである。
【図３】本発明によるバス共有システムの第２の実施例の構成を示す図である。
【図４】マスタの関連部分の構成を示す図である。
【図５】本発明によるバス共有システムの第３の実施例の構成を示す図である。
【図６】図５のバス共有システムの動作の一例を示すタイミングチャートである。
【図７】本発明によるバス共有システムの第４の実施例の構成を示す図である。
【図８】本発明によるバス共有システムの第５の実施例の構成を示す図である。
【図９】図８のバス共有システムの動作の一例を示すタイミングチャートである。
【図１０】図８のバス共有システムをＬＣＤ駆動システムに応用した例を示す構成図である。
【符号の説明】
１１ アービタ
１２−１、１２−２、・・・、１２−ｎ マスタ
１３ 共通バス
１４−１、１４−２、・・・、１４−ｎ カウンタ
１５−１、１５−２、・・・、１５−ｎ レジスタ
５１ システムＬＳＩ
５２ ＳＲＡＭ
５３ ＳＤＲＡＭ
５４ ＬＣＤ装置
Claims (10)
- バスと、
該バスにアクセスする第１の回路と、
該第１の回路と該バスを共有し該バスにアクセスする第２の回路と、
該第２の回路に設けられ該第２の回路が該バスをアクセスするたびにカウント動作を実行するカウンタ回路と、
該第１の回路と該第２の回路との間でバス権獲得要求の調停を行うアービタ回路
を含み、該第２の回路は該アービタ回路からバス権を獲得した後に該カウンタ回路が所定の回数カウント動作を実行すると該バス権を解放することを特徴とするバス共有システム。 - 該第２の回路は、該カウンタ回路が該所定の回数カウント動作を実行する前であっても必要なアクセス動作を終了すると該バス権を解放することを特徴とする請求項１記載のバス共有システム。
- 該第２の回路はレジスタ回路を更に含み、該所定の回数は該レジスタ回路に格納される値であることを特徴とする請求項１記載のバス共有システム。
- 該第２の回路は、
該カウンタ回路のカウント値と該レジスタ回路の格納値とを比較する比較器と、
該比較器の比較結果に応じて該バス権解放の旨を該アービタ回路に通知する制御回路
を含むことを特徴とする請求項３記載のバス共有システム。 - 該アービタ回路にバス権獲得要求がある度にカウント動作を実行する第２のカウンタ回路を更に含み、該所定の回数は該第２のカウント回路のカウント値であることを特徴とする請求項１記載のバス共有システム。
- 該アービタ回路は、所定の期間の間は該第２の回路からのバス権獲得要求を無視することを特徴とする請求項１記載のバス共有システム。
- 該アービタ回路は所定の周期でカウント動作を実行する第２のカウンタ回路を含み、該第２のカウンタ回路のカウント値が所定の範囲の間にある期間により該所定の期間を規定することを特徴とする請求項６記載のバス共有システム。
- 該バスはメモリが接続されるメモリバスであり、該第１の回路は該メモリに該メモリバスを介してアクセスするメモリインターフェースであることを特徴とする請求項１記載のバス共有システム。
- 該第２の回路は、該メモリバスを介して液晶表示装置の駆動を制御する液晶表示装置制御回路であることを特徴とする請求項８記載のバス共有システム。
- 共有バスの使用権を要求することでバス使用権を獲得し、
該バス使用権を獲得後に該共有バスへのアクセス回数をカウントし、
該カウント数が所定の数に達したことに応じて該共有バスを解放する
各段階を含むことを特徴とするバス共有方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002343657A JP4182246B2 (ja) | 2002-11-27 | 2002-11-27 | バス共有システム及びバス共有方法 |
| US10/717,670 US7181558B2 (en) | 2002-11-27 | 2003-11-21 | Avoidance of extended bus occupancy through simple control operation |
| DE60322326T DE60322326D1 (de) | 2002-11-27 | 2003-11-21 | Vermeidung von übermässiger Busbelegung durch einfache Kontrolloperation |
| EP03257366A EP1424634B1 (en) | 2002-11-27 | 2003-11-21 | Avoidance of extended bus occupancy through simple control operation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002343657A JP4182246B2 (ja) | 2002-11-27 | 2002-11-27 | バス共有システム及びバス共有方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004178266A true JP2004178266A (ja) | 2004-06-24 |
| JP4182246B2 JP4182246B2 (ja) | 2008-11-19 |
Family
ID=32290440
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002343657A Expired - Fee Related JP4182246B2 (ja) | 2002-11-27 | 2002-11-27 | バス共有システム及びバス共有方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US7181558B2 (ja) |
| EP (1) | EP1424634B1 (ja) |
| JP (1) | JP4182246B2 (ja) |
| DE (1) | DE60322326D1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102004031715B4 (de) * | 2004-06-30 | 2013-05-29 | Globalfoundries Inc. | Kombinierte On-Chip-Befehls- und Antwortdatenschnittstelle |
| JP4902640B2 (ja) * | 2006-03-10 | 2012-03-21 | パナソニック株式会社 | 集積回路、及び集積回路システム |
| JP5677007B2 (ja) * | 2010-10-04 | 2015-02-25 | キヤノン株式会社 | バス調停装置、バス調停方法 |
| US10402348B2 (en) * | 2013-04-12 | 2019-09-03 | Texas Instruments Incorporated | Method and system for using feedback information for selecting a routing bus for a memory transaction |
| JP6201591B2 (ja) * | 2013-09-30 | 2017-09-27 | 富士通株式会社 | 情報処理装置および情報処理装置の制御方法 |
| CN105589818B (zh) * | 2015-07-17 | 2018-12-11 | 新华三技术有限公司 | 电子设备和用于电子设备的访问控制方法 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4281381A (en) * | 1979-05-14 | 1981-07-28 | Bell Telephone Laboratories, Incorporated | Distributed first-come first-served bus allocation apparatus |
| US5077733A (en) * | 1989-02-28 | 1991-12-31 | Wang Laboratories, Inc. | Priority apparatus having programmable node dwell time |
| US5444855A (en) * | 1992-04-17 | 1995-08-22 | International Business Machines Corporation | System for guaranteed CPU bus access by I/O devices monitoring separately predetermined distinct maximum non CPU bus activity and inhibiting I/O devices thereof |
| TW387080B (en) * | 1994-06-21 | 2000-04-11 | Hitachi Ltd | A display device integrated with an input device |
| JPH08339346A (ja) * | 1995-06-09 | 1996-12-24 | Toshiba Corp | バスアービタ |
| US5956493A (en) * | 1996-03-08 | 1999-09-21 | Advanced Micro Devices, Inc. | Bus arbiter including programmable request latency counters for varying arbitration priority |
| US5845097A (en) * | 1996-06-03 | 1998-12-01 | Samsung Electronics Co., Ltd. | Bus recovery apparatus and method of recovery in a multi-master bus system |
| JP2000010914A (ja) | 1998-06-19 | 2000-01-14 | Toshiba Corp | アービトレーション制御装置、及びそのアービトレーション制御方法 |
| US6205524B1 (en) * | 1998-09-16 | 2001-03-20 | Neomagic Corp. | Multimedia arbiter and method using fixed round-robin slots for real-time agents and a timed priority slot for non-real-time agents |
| JP2000315186A (ja) * | 1999-05-06 | 2000-11-14 | Hitachi Ltd | 半導体装置 |
| JP2002024156A (ja) * | 2000-07-04 | 2002-01-25 | Mitsubishi Electric Corp | Ｄｍａコントローラおよびその転送方法 |
-
2002
- 2002-11-27 JP JP2002343657A patent/JP4182246B2/ja not_active Expired - Fee Related
-
2003
- 2003-11-21 US US10/717,670 patent/US7181558B2/en not_active Expired - Lifetime
- 2003-11-21 DE DE60322326T patent/DE60322326D1/de not_active Expired - Lifetime
- 2003-11-21 EP EP03257366A patent/EP1424634B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP4182246B2 (ja) | 2008-11-19 |
| US20040117530A1 (en) | 2004-06-17 |
| DE60322326D1 (de) | 2008-09-04 |
| US7181558B2 (en) | 2007-02-20 |
| EP1424634A3 (en) | 2004-12-08 |
| EP1424634A2 (en) | 2004-06-02 |
| EP1424634B1 (en) | 2008-07-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3526920B2 (ja) | コンピュータシステム、ならびに周辺バスクロック信号を制御するためのシステムおよび方法 | |
| JP3633998B2 (ja) | コンピュータシステム | |
| JP4733877B2 (ja) | 半導体装置 | |
| US6560712B1 (en) | Bus arbitration in low power system | |
| US6163848A (en) | System and method for re-starting a peripheral bus clock signal and requesting mastership of a peripheral bus | |
| JP4182246B2 (ja) | バス共有システム及びバス共有方法 | |
| JP3568592B2 (ja) | 周辺バスクロック信号を制御するためのコンピュータシステムおよびその方法 | |
| JP5677007B2 (ja) | バス調停装置、バス調停方法 | |
| JP2004194014A (ja) | バス制御装置及び情報処理システム | |
| JPH05204833A (ja) | ダイレクトメモリアクセス転送制御装置 | |
| JP2008059047A (ja) | 情報処理システム及びこの制御方法 | |
| JPH10320349A (ja) | プロセッサ及び当該プロセッサを用いるデータ転送システム | |
| JP2000132505A (ja) | バスアクセス方法および装置とその利用装置およびシステム | |
| JP2007213225A (ja) | メモリアクセス調停装置 | |
| JPH08129883A (ja) | Ｄ−ｒａｍのリフレッシュ制御方式 | |
| JP4174213B2 (ja) | 制御回路 | |
| JPH06266657A (ja) | 情報処理装置 | |
| JPH0991247A (ja) | バス調停装置 | |
| JP2801943B2 (ja) | バス制御方式、情報処理システムおよびバス制御装置 | |
| JP3677535B2 (ja) | データ転送制御回路 | |
| JP2000259556A (ja) | バス調停装置 | |
| JPH065072A (ja) | リフレッシュ制御方法 | |
| JP2002288116A (ja) | Ｄｍａ制御装置 | |
| JP2008097462A (ja) | 情報処理装置及び情報処理方法 | |
| JPH10222463A (ja) | バス競合調停方法およびその方法を用いた装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051007 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080501 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080513 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080708 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080728 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080805 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080811 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110912 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4182246 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110912 Year of fee payment: 3 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110912 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120912 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120912 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130912 Year of fee payment: 5 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |