JPH07210465A - ペナルティのないキャッシュとメモリとのインタフェース - Google Patents

Abstract

(57)【要約】 【目的】 メイン・メモリ・アクセスを必要とするすべ
てのメモリ・サイクルおよび入出力サイクル用の余分な
バス状態を不要にするパーソナル・コンピュータ・シス
テムを提供する。 【構成】 このコンピュータ・システムは、メモリ制御
装置と並列して配置されたキャッシュ制御装置を含む。
キャッシュ・メモリ・サイクルの第１のバス状態中に、
メモリ制御装置がこのサイクルを処理できるように、キ
ャッシュ制御装置からメモリ制御装置へ制御信号が提供
される。メモリ制御装置は、第１のバス状態中に制御信
号を生成することによって、ペナルティなしでキャッシ
ュ・ミス・サイクルを完了する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、全般的にはパーソナル
・コンピュータに関し、詳細には、キャッシュ・ミス・
サイクルに対するペナルティのないキャッシュとメモリ
とのインタフェースによって性能が拡張されたパーソナ
ル・コンピュータに関する。

【０００２】

【従来の技術】現代の高速電子データ処理システムは、
プロセッサまたはＣＰＵと、サイクル時間がプロセッサ
のサイクル時間よりもずっと長い高容量で比較的低速の
メイン・メモリ、およびプロセッサのサイクル時間に匹
敵するメモリ・サイクル時間を有する従来キャッシュと
して知られている比較的低容量で高速のメモリを含む、
階層メモリ・システムとを備えることが多い。そのよう
なキャッシュ・メモリ・システムは、程度の差こそあれ
合理的なコストで有効メモリ・アクセス時間を短縮する
ための技術分野で周知である。

【０００３】現行の階層メモリ・システムにはいくつか
のキャッシュ・レベルがある。たとえば、最も高速のマ
イクロプロセッサ（たとえば、インテル８０４８６）
は、より多くのメモリとより速い演算速度を求めるアプ
リケーション・プログラムの増大する要求を満たすため
に内部キャッシュまたは専用キャッシュ（Ｌ１）を有す
る。データや命令がＣＰＵの専用キャッシュにないとき
にさらにアクセス時間を短くするには、第２レベル・キ
ャッシュ（Ｌ２）を使用することが多い。第２レベル・
キャッシュは、ＣＰＵの外部のものであるが、メイン・
メモリよりもずっと短いアクセス時間をサポートする。

【０００４】キャッシュの目的は、ＣＰＵがデータおよ
び命令のためにメイン・メモリにアクセスする必要があ
る回数を減らすことによってＣＰＵの演算速度を増加す
ることである。動作時に、ＣＰＵがアドレスを有するメ
モリ位置からデータを読み取り、あるいは該位置にデー
タを書き込むことを要求すると、データのアドレスは、
対応するアドレスがキャッシュ中にもあるかどうかを調
べるためにキャッシュによって検査される。アドレスが
キャッシュ中にない（あるいは、アドレスはキャッシュ
中にあるが、そのデータが無効である）場合、キャッシ
ュ・ミスが宣言され、そのサイクルを処理するためにメ
イン・メモリ・アクセスが必要になる。

【０００５】従来のコンピュータ・システムは、直列ま
たは並列に接続されたキャッシュ制御装置とメイン・メ
モリ制御装置とを含む。ライトバック・キャッシュまた
はライトスルー・キャッシュを使用する従来の直列実施
態様は、「キャッシュ（読取りまたは書込み）ミス・サ
イクルを処理するための余分なバス状態（ペナルテ
ィ）」を必要とする。直列実施態様では、すべての入出
力およびメモリ・キャッシュ・ミス・サイクルでペナル
ティが発生する。ライトバック・キャッシュを有する従
来の並列実施態様は、キャッシュ（読取りまたは書込
み）ミス・メモリ・サイクルを処理するための余分なバ
ス状態を必要とする。ライトスルー・キャッシュを有す
る従来の並列実施態様は、読取りミス・メモリ・サイク
ルを処理するための余分なバス状態を必要とする。

【０００６】キャッシュ・ミス時に発生する追加時間遅
延は、メイン・メモリによってそのサイクルを処理しな
ければならないことを示すためにキャッシュ制御装置か
らメイン・メモリ制御装置へ提供しなければならない制
御信号の結果である。たとえば、図１はインテル（ＩＮ
ＴＥＬ）８０３８５のライトバック・キャッシュに関す
る従来の直列実施態様を示す。ＣＰＵ１０、キャッシュ
制御装置１１、およびメモリ制御装置１２は直列接続さ
れている。メモリ制御装置１２は、メイン・メモリ１５
および入出力（Ｉ／Ｏ）装置１６に接続できるシステム
・バス１４に結合されている。

【０００７】動作時に、ＣＰＵ１０は、有効なローカル
・バス・サイクルが利用可能であることを示すように制
御信号ＡＤＳ（ＡＤｒｅｓｓ Ｓｔｒｏｂｅ）を活動化
することによってバス・サイクルをドライブする。キャ
ッシュ制御装置１１はＡＤＳを受け取って、そのサイク
ルを処理できるかどうかを判定する。キャッシュ制御装
置１１は、そのサイクルを処理できない場合（キャッシ
ュ・ミス）、メモリ制御装置１２によって該サイクルを
完了しなければならないことを示すようにメモリ制御装
置１２への信号ＢＡＤＳ（Ｂｕｓ ＡＤｒｅｓｓ Ｓｔ
ｒｏｂｅ）をドライブする。この実施態様では、すべて
の入出力サイクルおよびメモリ・サイクルはキャッシュ
・ミス（読取りまたは書込み）サイクル中に１つの余分
なバス状態（ステート）だけ遅延される。なぜなら、メ
モリ制御装置１２は、そのサイクルがメモリ制御装置１
２へ送られる必要があることをキャッシュ制御装置１１
が決定するまでそのサイクルを判断できないからであ
る。

【０００８】キャッシュ制御装置がメモリ制御装置と並
列して実施されたライトスルー・キャッシュを有するコ
ンピュータ・システムは米国特許第５２１０８４５号で
開示され、図２に概略的な形で示されている。図に示し
たように、キャッシュ制御装置１８は、ＣＰＵ１０から
のＡＤＳ信号を両方の制御装置に同時に提供できるよう
にメモリ制御装置１２に並列されている。キャッシュ制
御装置１８は、キャッシュ読取りミスまたはキャッシュ
書込みミスが発生し、メモリ制御装置１２によって現サ
イクルを実行しなければならないことを示すように制御
信号ＳＴＡＲＴを生成する。この実施態様では、キャッ
シュ制御装置１８が第２のバス状態までＳＴＡＲＴ信号
を生成しないので、メモリ・サイクルはキャッシュ読取
りサイクル中に１つの余分なバス状態だけ遅延される。
キャッシュ・ミス・サイクルでは、入出力サイクルに対
してＳＴＡＲＴが活動化されないので入出力サイクルは
遅延されない。

【０００９】ここで図３に移ると、図１および２に関し
て上記で説明した直列キャッシュ制御装置実施態様およ
び並列キャッシュ制御装置実施態様の読取りミス・サイ
クル（メイン・メモリ・アクセスが必要とされる）のタ
イミング図が示されている。図３には、３つの特定のタ
イミング点が示されている。第１の点（１）で、ＣＰＵ
１０は、第１のバス状態中にＡＤＳをローにドライブす
ることによってアクセス・アドレスをバス上に置く。点
（２）で、キャッシュ制御装置１１または１８は第２の
バス状態中に、アドレスがキャッシュ中に存在しないと
判定し（キャッシュ・ミス）、ＢＡＤＳ信号（図１）ま
たはＳＴＡＲＴ信号（図２）をドライブする。第３のバ
ス状態中に、メモリ制御装置１２はＢＡＤＳ信号（図
１）またはＳＴＡＲＴ信号（図２）を受け取り、そのサ
イクルの処理を継続する。データは次いで、第４のバス
状態中に点（３）でメイン・メモリによって（サイクル
を終了するためのＲＥＡＤＹと共に）返される。

【００１０】従来の直列実施態様および並列実施態様は
キャッシュ・ミス・サイクルを処理するための余分なバ
ス状態を必要とするので、システム性能は大幅に低下す
る。したがって、キャッシュ・ミス・サイクルを処理す
るのに必要とされるバス状態の数を減らすことができる
コンピュータ・システムを開発する必要がある。

【００１１】

【発明が解決しようとする課題】本発明は、メイン・メ
モリ・アクセスを必要とするメモリ・サイクルおよび入
出力サイクル用の余分なバス状態を不要にするように、
キャッシュ・ミス・サイクルの第１のバス状態中にキャ
ッシュ制御装置からメモリ制御装置へ制御信号が提供さ
れる、メモリ制御装置と並列されたキャッシュ制御装置
を有するパーソナル・コンピュータ・システムに関す
る。キャッシュ制御装置およびメモリ制御装置はローカ
ル・バスに結合されている。キャッシュ制御装置は、ラ
イトバック・キャッシュでもライトスルー・キャッシュ
でもよいキャッシュ内に配置されている。キャッシュは
直接ローカル・バスに結合され、ローカル・バスを制御
下においてバス・サイクルをドライブするバス・マスタ
と通信するように動作する。ＣＰＵおよびメイン・メモ
リもローカル・バスに結合されている。メイン・メモリ
はメモリ制御装置にも結合されている。キャッシュ制御
装置およびメモリ制御装置はバス・インタフェース制御
装置内に配置することができる。

【００１２】

【課題を解決するための手段】キャッシュ（読取りまた
は書込み）ミス・サイクル中に、キャッシュ制御装置は
メモリ制御装置への制御信号（ＳＴＯＰ０ＧＯ１）ドラ
イブする。ＳＴＯＰ０ＧＯ１は、第１のバス状態（Ｔ
１）中にキャッシュ制御装置によって、キャッシュ・ミ
ス（メイン・メモリ・アクセスが必要とされる）が発生
し、メモリ制御装置によって現サイクルを完了しなけれ
ばならないことを示すようにドライブされる。キャッシ
ュ・ヒット（メイン・メモリ・アクセスが必要とされな
い）が発生すると、キャッシュがそのサイクルを完了で
きるように、ＳＴＯＰ０ＧＯ１を使用してメモリ制御装
置がシャットダウンされる。第１のバス状態中にＳＴＯ
Ｐ０ＧＯ１を生成し、メモリ・デコードとしてそれを使
用することによって、キャッシュ・ミス（読取りまたは
書込み）に対してペナルティが発生することはなくな
る。すなわち、キャッシュ・ミスを処理するために必要
とされるサイクル時間は、メイン・メモリ・サイクルを
処理するために必要とされる時間に等しい。

【００１３】本発明のシステムは、キャッシュ・ミス・
サイクル中に以下のように動作する。バス・マスタは、
調停を介してローカル・バスを制御下においた後、有効
なローカル・バス・サイクルが開始することと、どんな
タイプの動作（読取り、書込みなど）が実行される予定
かを示す制御信号と共に、メモリ位置のアドレスをロー
カル・バス上に提供することによって、アドレスを有す
るメモリ位置から読み取り、あるいは該位置に書き込む
ためのローカル・バス・サイクルを開始する。制御信号
は、キャッシュ制御装置およびメモリ制御装置によって
同時に受け取られる。その結果、キャッシュ制御装置お
よびメモリ制御装置は、それらのそれぞれのメモリ・ア
レイ中にアドレスが存在するかどうかを検査するための
サイクルを同時に開始する。

【００１４】メモリ位置のアドレスは、キャッシュ・タ
グ・アレイおよびキャッシュ・メモリ・アレイに提供さ
れる。キャッシュ制御装置は、キャッシュ・タグ中に該
アドレスが存在せず、あるいはキャッシュ中の該アドレ
スにあるデータが有効でないときにはミスを宣言する。
キャッシュ制御装置は、そのサイクルがキャッシュ・ミ
ス・サイクルであると判定した後、そのサイクルの第１
のバス状態中にＳＴＯＰ０ＧＯ１をハイにドライブし
て、メイン・メモリ制御装置がそのメモリ動作を継続し
て現サイクルを処理しなければならないことを示す。メ
モリ制御装置は第１のバス状態中にＳＴＯＰ０ＧＯ１信
号を受け取り、該サイクルの処理を継続する。ＳＴＯＰ
０ＧＯ１信号は、キャッシュ・ミス・サイクル中の余分
な待機状態を不要にするために第１のバス状態中に生成
される（すなわち、メイン・メモリ・アクセス・サイク
ルを処理するのに必要とされる通常の時間以外に、キャ
ッシュ・ミス・サイクルを処理するのに必要とされる追
加遅延はない）。

【００１５】次いで、第３のバス状態中に、メモリ制御
装置は、（ｉ）そのサイクルが読取りサイクルであった
場合はアドレスされたメモリ位置からローカル・バスを
介してバス・マスタへデータを送り、（ｉｉ）該サイク
ルが書込みサイクルであった場合はメイン・メモリ位置
に新しいデータを書き込むことによって、サイクルを完
了する。本発明は、第１のバス状態中にＳＴＯＰ０ＧＯ
１を生成することによって、キャッシュ・ミス・サイク
ルを３つのバス状態で（すなわち、ペナルティなしで）
処理できるようにする。

【００１６】ローカル・バス・サイクル中にバス・マス
タによって生成されたアドレスがキャッシュ・メモリ中
にあり、そのキャッシュ・アドレスにあるデータが有効
であるとき、キャッシュ制御装置によってヒットが宣言
される。キャッシュ制御装置は、第１のバス状態中にＳ
ＴＯＰ０ＧＯ１をローにドライブして（停止）メモリ・
アクセスが必要とされないことを示し、メモリ制御装置
をシャットダウンする。次いで、第２のバス状態中に、
キャッシュはバス・マスタにデータを送り、サイクルを
終了することによって読取りヒット・サイクルを完了す
る。このサイクルはゼロ待機状態で実行される。

【００１７】キャッシュはライトバック・キャッシュで
あってよく、そのため、すべての書込みヒット・サイク
ルは、バス・マスタによって、メイン・メモリにアクセ
スせずにキャッシュに書き込まれる。したがって、書込
みヒット・サイクル中のキャッシュの動作は、データが
キャッシュ・メモリ・アレイ中のアドレスに書き込まれ
ることを除き、読取りヒット・サイクルに関して上記で
説明したものと同じである。したがって、書込みヒット
・サイクルもゼロ待機状態で実行される。

【００１８】本発明は、並列されたキャッシュ制御装置
およびメモリ制御装置を実施し、第１のバス状態中にメ
イン制御装置への制御信号（ＳＴＯＰ０ＧＯ１）を生成
することによって、従来キャッシュ・ミス・サイクルに
必要とされている余分なバス状態を不要にする。具体的
には、本発明は、（ｉ）キャッシュがライトバック・キ
ャッシュであるときにはキャッシュ・ミス（読取りおよ
び書込み）メモリ・サイクルを、（ｉｉ）キャッシュが
ライトスルー・キャッシュであるときにはキャッシュ読
取りミス・メモリ・サイクルを処理するための余分なバ
ス状態を必要とする従来の並列実施態様に勝る顕著な改
良である。さらに、本発明は、キャッシュがライトバッ
ク・キャッシュまたはライトスルー・キャッシュである
ときにすべてのメモリおよび入出力キャッシュ・ミス
（読取りおよび書込み）サイクル中に余分なバス状態を
必要とする従来の直列実施態様に勝る顕著な改良でもあ
る。

【００１９】

【実施例】本発明の好ましい実施例が示された添付の図
面に関して本発明を以下で詳細に説明するが、以下の説
明の始めに、当業者なら、本発明に記載された発明を修
正し、なおかつ本発明の好ましい結果を達成できること
を理解されたい。したがって、以下の説明は、当業者を
対象とする広範囲の教示的開示として理解すべきもので
あり、本発明を限定するものとして理解すべきものでは
ない。

【００２０】ここで、添付の図面を詳細に参照すると、
本発明を実施するマイクロコンピュータが示されてお
り、全体的に２０で示されている（図４）。コンピュー
タ２０は、関連するモニタ２１と、キーボード２２と、
プリンタまたはプロッタ２４とを有する。コンピュータ
２０は、図５に示したように、ディジタル・データを処
理して記憶するための電動のデータ処理構成要素および
データ記憶構成要素を受けるための密閉され遮蔽された
容積を形成する上でシャシ２６と協働するカバー２５を
有する。これらの構成要素のうちの少なくともあるもの
は、シャシ２６上に据え付けられ、かつ上記で識別した
ものや、フロッピィ・ディスク・ドライブ、様々な形の
直接アクセス記憶装置、付属のカードまたはボードなど
他の関連する要素を含むコンピュータ２０の構成要素を
電気的に相互接続するための手段を提供する、多層プレ
ーナ２８すなわちマザーボード上に据え付けられてい
る。

【００２１】シャシ２６は、ベースと背面パネル（図
５）とを有し、磁気ディスクまたは光学ディスク用のデ
ィスク・ドライブ、テープ・バックアップ・ドライブな
どのデータ記憶装置を受けるための少なくとも１つの空
のベイを形成する。図の形では、上部ベイ２９は第１の
寸法の周辺装置（３．５インチとして知られているもの
など）を受けるようになされている。フロッピィ・ディ
スク・ドライブ、すなわち、一般に知られているよう
に、挿入されたディスケットを受けて、該ディスケット
を使用してデータを受け取り、記憶し、送ることができ
る、取外し可能な媒体直接アクセス記憶装置は、上部ベ
イ２９に提供することができる。

【００２２】上記の構造を本発明に関係付ける前に、パ
ーソナル・コンピュータ・システム２０の一般的な動作
の概要を検討すれば有益であろう。図６を参照すると、
プレーナ２８上に据え付けられた構成要素と、パーソナ
ル・コンピュータ・システムの入出力スロットおよびそ
の他のハードウェアとプレーナとの接続部とを含む、本
発明によるシステム２０などのコンピュータ・システム
の様々な構成要素を示すパーソナル・コンピュータ・シ
ステムのブロック図が示されている。プレーナには、シ
ステム・プロセッサ３２が接続されている。適当なマイ
クロプロセッサをＣＰＵ３２として使用できるが、適切
なマイクロプロセッサの１つはインテル社によって販売
されている８０３８６である。ＣＰＵ３２は、バス・イ
ンタフェース制御装置３５と、本明細書ではシングル・
インライン・メモリ・モジュール（ＳＩＭＭ）として示
した揮発性ランダム・アクセス・メモリ（ＲＡＭ）３６
（メイン・メモリ）と、ＣＰＵ３２に対する基本入出力
操作用の命令が記憶されたＢＩＯＳ ＲＯＭ３８とに高
速ＣＰＵローカル・バスによって接続されている。ＢＩ
ＯＳ ＲＯＭ３８は、マイクロプロセッサ３２の入出力
装置とオペレーティング・システムとのインタフェース
をとるために使用されるＢＩＯＳを含む。ＢＩＯＳの実
行時間を短縮するように、ＢＩＯＳ ＲＯＭ３８に記憶
された命令をＲＡＭ３６にコピーすることができる。

【００２３】特に図６のシステム・ブロック図に関して
以下で本発明を説明するが、以下の説明の始めに、当業
者なら、本発明に従った装置および方法を他のハードウ
ェア構成のプレーナ・ボードと共に使用することが構想
されることを理解されたい。たとえば、システム・プロ
セッサはインテル社製の８０４８６マイクロプロセッサ
でよい。

【００２４】ここで図６に戻ると、（データ構成要素、
アドレス構成要素、および制御構成要素から成る）ＣＰ
Ｕローカル・バス３４は、数値演算コプロセッサ３９お
よび小型コンピュータ・システム・インタフェース（Ｓ
ＣＳＩ）制御装置４０にマイクロプロセッサ３２を接続
する。コンピュータ設計および操作の当業者に知られて
いるように、ＳＣＳＩ制御装置４０は、読取り専用メモ
リ（ＲＯＭ）４１、ＲＡＭ４２、および図３の右に示し
た入出力接続によって助けられる様々なタイプの適当な
外部装置に接続することができる。ＳＣＳＩ制御装置４
０は、ハード・ディスク・ドライブおよびフロッピィ・
ディスク・ドライブとしても知られている記憶装置、電
気光学式記憶装置、テープ記憶装置、その他の記憶装置
などの記憶メモリ装置を制御する上で記憶制御装置とし
て機能する。

【００２５】バス・インタフェース制御装置（ＢＩＣ）
３５は、ＣＰＵローカル・バス３４を入出力バス４４に
結合し、数ある機能の中でプロトコル変換機構、メモリ
制御装置、およびＤＭＡ制御装置として機能する。ＢＩ
Ｃ３５は、バス４４によって、マイクロ・チャネル・ア
ダプタ・カード４５を受けるための複数の入出力スロッ
トを有するマイクロ・チャネル・バスなどの任意選択の
態様のバスに結合される。該アダプタ・カードはさら
に、入出力装置またはメモリ（図示せず）に結合するこ
とができる。入出力バス４４は、アドレス構成要素と、
データ構成要素と、制御構成要素とを含む。入出力バス
４４は、マイクロ・チャネル仕様以外のバス仕様に合わ
せて構成することができる。

【００２６】入出力バス４４には、４８で示した文字ベ
ースの情報を記憶するためのビデオＲＡＭ（ＶＲＡＭ）
と、４９で示したグラフィックまたはイメージ・ベース
の情報を記憶するためのビデオＲＡＭ（ＶＲＡＭ）とに
関連するビデオ信号プロセッサ（ＶＳＰ）４６など様々
な入出力構成要素が結合されている。プロセッサ４６と
交換されるビデオ信号は、ディジタル・アナログ変換器
（ＤＡＣ）５０を介してモニタまたはその他の表示装置
に送ることができる。ビデオ・レコーダ／プレーヤ、カ
メラなどの形をとることができる、本明細書では自然イ
メージ入出力と呼ぶものにＶＳＰ４６を直接接続するこ
ともできる。入出力バス４４は、ディジタル信号プロセ
ッサ（ＤＳＰ）５１自体による信号の処理のためのソフ
トウェア命令と、そのような処理に関与するデータとを
記憶するために利用できる関連する命令ＲＡＭ５２とデ
ータＲＡＭ５４とを有するＤＳＰ５１にも結合されてい
る。ＤＳＰ５１は、オーディオ制御装置５５を提供する
ことによるオーディオ入出力の処理と、アナログ・イン
タフェース制御装置５６を提供することによる他の信号
の処理とを行う。最後に、入出力バス４４は、フロッピ
ィ・ディスク・ドライブ、（図１に図示した）プリンタ
またはプロッタ１４、キーボード１２、マウスまたはポ
インティング装置（図示せず）を含む従来の周辺装置と
シリアル・ポートによって入出力を交換するための関連
する電気消去プログラム可能読取り専用メモリ（ＥＥＰ
ＲＯＭ）５９を有する入出力制御装置５８に結合されて
いる。

【００２７】本発明のより詳細な説明に移る前にまず、
いわゆる複数バス・マスタまたはバス・マスタのパーソ
ナル・コンピュータによるサポートを検討しておくこと
が妥当である。「マスタ」とは、本明細書では、バス・
アドレスおよびドライブ・アドレス、バス上のデータ信
号および制御信号を制御下におくように設計されたプロ
セッサまたはあらゆる回路のことである。そのような機
能を有することによって、マスタ装置はシステム・メモ
リとその他の装置の間で情報を転送することができる。

【００２８】システム・マスタ（通常、ＣＰＵ）、ＤＭ
Ａ制御装置、およびバス・マスタの３つのタイプにマス
タを分けることが提案されている。システム・マスタは
システム構成を制御して管理する。これは通常、システ
ム中のデフォルト・マスタである。デフォルト・マスタ
は、他のマスタがバスを必要としないときに該バスを所
有する。ＤＭＡマスタは特殊なタイプのマスタであり、
ＤＭＡスレーブとマスタ・スレーブの間でデータを転送
し、バスに有利な裁定を下さずに、アービトレータであ
るＤＭＡスレーブの要求を満たす。バス・マスタは、本
明細書では、バスの使用要求を出し、入出力スレーブま
たはメモリ・スレーブに関する情報転送をサポートす
る。

【００２９】バス・マスタは必ずしもプロセッサを必要
としないので、何をもってある装置を「バス・マスタ」
とするかは明確ではない。バス・マスタは、他のバス・
マスタによってアクセスされたときにスレーブとして応
答するように呼び出すこともできる。バス・マスタは、
調停（アービトレーション）を介してバスを制御下にお
き、かつ定義されたバス・サイクルを実行することがで
きることによって区別される。１９９１年５月２８日に
出願され、本発明の所有者が所有する、関連米国特許出
願第７０６６０２号に記載されたものなど、従来のどん
な調停方式でも本発明で使用することができる。

【００３０】一般に、完全機能バス・マスタ、特殊機能
制御装置、およびプログラム可能な特殊機能制御装置の
３種類のバス・マスタがある。それらの間の基本的な違
いは、融通性、機能、およびコストの程度である。完全
機能バス・マスタは最も融通がきき、最大の機能を有
し、最もコストがかかる。通常、完全機能バス・マスタ
はそれ自体のプログラム可能なＣＰＵを有し、オペレー
ティング・システム・ソフトウェアを含め、すべてのシ
ステム資源を制御することができる。特殊機能制御装置
は融通性、機能が最も劣り、最もコストがかからない。
通常、特殊機能制御装置は、特殊機能を実行するのに論
理回路は使用するがＣＰＵは使用せず、他のマスタから
の援助をほとんど、あるいはまったく必要としない。プ
ログラム可能な特殊機能制御装置は他の２つのバス・マ
スタ間の範囲を占める。特殊機能制御装置とプログラム
可能な特殊機能制御装置の間の基本的な違いは、バス・
マスタの機能特性または実行特性、あるいはその両方を
修正する能力である。そのような修正は、処理装置また
は設定可能なレジスタを使用することによって行うこと
ができる。

【００３１】本明細書に与えた定義内では、ＣＰＵ３
２、ＭＣＰＵ３９、およびＳＣＳＩ制御装置４０はすべ
て、直接ローカル・バス３４に結合されたマスタとして
機能できるが、入出力制御装置５８、ＤＳＰ５１、ＶＳ
Ｐ４６、および場合によってはマイクロ・チャネル・ス
ロットに据え付けられた付属ボード４５はすべて、直接
入出力バス４４に結合されたマスタとして機能すること
ができる。ＢＩＣ３５は、どれか１つのバス・マスタと
選択的に通信するように動作する。

【００３２】図７を参照すると、本発明のペナルティの
ないキャッシュとメモリとのインタフェースの全体的な
ブロック図が示されている。キャッシュ６０はＢＩＣ３
５内に組み込むことができ、キャッシュ制御装置６２
と、キャッシュ・メモリ・アレイ７０と、タグ・アレイ
７２と、状態アレイ７４とを含む。キャッシュ制御装置
６２は、以下で説明する動作を実施する論理ゲートから
成るハード配線された論理回路である。キャッシュ制御
装置６２をプログラム可能な論理機構で構成することも
できる。キャッシュ制御装置６２は、やはりＢＩＣ３５
内にあるメモリ入出力制御装置６６と並列されている。
ＣＰＵ３２は、データ構成要素と、アドレス構成要素
と、制御構成要素とを含むローカル・バス３４に直接結
合されている。ローカル・バス３４のデータ構成要素、
アドレス構成要素、および制御構成要素は、メモリ制御
装置６６、キャッシュ制御装置６２、メモリ・アレイ７
０、タグ・アレイ７２、状態アレイ７４、およびメイン
・メモリ３６に結合されている。メイン・メモリ３６
も、データ構成要素と、アドレス構成要素と、制御構成
要素とを含む線６４を介してメモリ制御装置６６に結合
されている。

【００３３】キャッシュ制御装置６２は、ＡＤＳ＃、Ｍ
／ＩＯ＃、およびＷ／Ｒ＃を含む複数の制御入力をＣＰ
Ｕ３２から受け取る。ＡＤＳ＃（アドレス・ストロー
ブ）は、有効なローカル・バス・サイクルが利用可能で
あることを示すためにローカル・バス・マスタ（たとえ
ば、ＣＰＵ３２）によって生成される。この信号は、ス
ヌープ・サイクル中にＢＩＣ３５によって、ローカル・
バス３４上に有効なアドレスがあることを示すようにド
ライブされる。有効なローカル・バス・サイクルがある
場合（ＡＤＳ＃ロー）、Ｍ／ＩＯ＃は、有効なローカル
・バスがメモリ・サイクルであるか（Ｍ／ＩＯ＃ハ
イ）、それとも入出力サイクル（Ｍ／ＩＯ＃ロー）であ
るかを示す。Ｗ／Ｒ＃は、書込みサイクル（Ｗ／Ｒ＃ロ
ー）または読取りサイクル（Ｗ／Ｒ＃ハイ）を示すため
に使用されるＣＰＵドリブン・サイクル定義信号であ
る。３つの制御信号のそれぞれごとに、適切な動作が得
られるようにセットアップ時間を満たさなければならな
い。

【００３４】ＲＥＡＤＹ＃（レディ）は、ローカル・バ
ス・サイクルを終了するために使用される制御信号であ
る。この信号は、ｉ）メイン・メモリ・アクセスが必要
とされるときにはメモリ制御装置６６によって生成さ
れ、ｉｉ）キャッシュ・ヒット・サイクル中にはキャッ
シュ制御装置６２によって生成される信号である。ＳＴ
ＯＰ０ＧＯ１は、キャッシュ制御装置６２によって出力
され、メモリ制御装置６６に入力される、制御信号であ
る。ＳＴＯＰ０１Ｏ１は、ローカル・バス・サイクルの
第１のバス状態Ｔ１中にキャッシュ制御装置６２によっ
て、キャッシュ・ミス（メイン・メモリ・アクセスが必
要とされる）が発生し、メモリ制御装置６６によって現
サイクルを完了しなければならないことを示すようにド
ライブされる。

【００３５】キャッシュ・ヒット（メイン・メモリ・ア
クセスが必要とされない）が発生すると、キャッシュ６
０がサイクルを完了できるように、ＳＴＯＰ０ＧＯ１を
使用してメモリ制御装置６６がシャットダウンされる。
ＳＴＯＰ０ＧＯ１は入出力サイクルには生成されない。
第１のバス状態中にＳＴＯＰ０ＧＯ１を生成し、メモリ
・デコードとしてそれを使用することによって、キャッ
シュ・ミス（読取りまたは書込み）に対してペナルティ
が発生することはなくなる。すなわち、キャッシュ・ミ
スを処理するために必要とされるサイクル時間は、メイ
ン・メモリ・サイクルを処理するために必要とされる時
間に等しい。

【００３６】ここで図８に移ると、本発明のキャッシュ
６０の制御ディレクトリ構造が示されている。キャッシ
ュ６０は、４ウェイセット・アソシエーティブ・キャッ
シュであってよい。・データは、それぞれ、幅３２ビッ
ト、深さ３２ビットで、合計で５１２バイトである、４
つのスタティク・ランダム・アクセス・メモリ（ＳＲＡ
Ｍ）バンク（Ａ、Ｂ、Ｃ、Ｄ）のメモリ・アレイ７０中
に記憶される。本発明はそのようなサイズのキャッシュ
・アレイに限定されるものではないが、以下の説明は、
これらの数字に基づいて行う。

【００３７】４つのデータ・バンク（データ（ＤＡＴ
Ａ）−Ａ，Ｂ，Ｃ，Ｄ）中の各項目に対応する最上位の
１９個のアドレス・ビットは、各バンクごとの３２ｘ１
９ＴＡＧアレイ７２の４つの１９ビット・グループとし
て保存される。各バンク中の各アドレス位置ごとの各バ
イトは、キャッシュ６０中にデータがあることを示す対
応する有効ビット（ＶＢＩＴＳ Ａ，Ｂ，Ｃ，Ｄ）を有
する。各アドレス位置ごとに４つのバイトがあるので、
各アドレスに関連する４つの有効ビットがあり、合計で
１６個の有効ビットがある。３つのＬＲＵビットは、従
来のＬＲＵアルゴリズムに従ってキャッシュ６０が一杯
になったときに４つのデータ・バンクのうちのどれが新
しい項目で置換されるかを示すために使用される。３つ
のＬＲＵビットと１６個の有効ビットは１９ｘ１９状態
アレイまたはＬＲＵ／ＶＡＬＩＤ（有効）アレイ７４を
構成する。

【００３８】キャッシュ６０はライトバック・キャッシ
ュであることが好ましく、第２レベル・キャッシュ（Ｌ
２）と呼ばれる。キャッシュ６０は第２レベル・ライト
スルー・キャッシュであってもよい。キャッシュ６０
は、スヌープ・サイクルをサポートする構造を含む。動
作時に、キャッシュ６０は、バス・マスタがアドレスを
生成した直後にヒットかミスかを判定するためにタグ参
照を開始する。キャッシュ制御装置６２とメモリ制御装
置６６は並列接続されているので、アドレスがそれぞれ
のメモリ・アレイ７０および３６にそれぞれ存在してい
るかどうかを検査するためのサイクルを同時に開始す
る。メモリ制御装置６６は、ＡＤＳ＃、その通常のデコ
ード、およびＳＴＯＰ０ＧＯ１でバス・サイクルを条件
付ける。キャッシュ制御装置６２はバス・サイクルをＡ
ＤＳ＃で条件付け、メモリ制御装置６６へのＳＴＯＰ０
ＧＯ１を生成する。入出力サイクルは、ＡＤＳ＃および
その通常のデコードで条件付けられる。

【００３９】以下の事象はすべて、第１のバス状態（Ｔ
１）中に、キャッシュ制御装置６２およびメモリ制御装
置６６が確実に制御信号を認識できるようにする所定の
時間間隔の後に発生する。たとえばＣＰＵ３２などのロ
ーカル・バス・マスタは、調停を介してローカル・バス
３４を制御下においた後、ローカル・バス３４上のメモ
リ位置のアドレスと共に制御信号（ＡＤＳ＃、Ｒ／Ｗ
＃、Ｍ／ＩＯ＃）を出力することによって、アドレスを
有するメモリ位置から読み取り、あるいは該位置に書き
込むためのローカル・バス・サイクルを開始する。ＡＤ
Ｓ＃信号、Ｒ／Ｗ＃信号、およびＭ／ＩＯ＃信号は、Ｃ
ＰＵ３２によって、有効なバス・サイクルが開始するこ
とと、どんなタイプの動作が実行される予定かを示すよ
うに適当なレベルにドライブされる。これらの制御信号
は、メモリ・アドレスと共に、キャッシュ制御装置６２
およびメモリ制御装置６６によって同時に受け取られ
る。

【００４０】メモリ位置のアドレスは、キャッシュ・メ
モリ・アレイ７０、タグ・アレイ７２、およびＬＲＵ／
ＶＡＬＩＤアレイ７４に提供される。キャッシュ制御装
置６２は、それぞれ、タグ・アレイ７２およびＬＲＵ／
ＶＡＬＩＤアレイ７４中にある、アドレス・ビットおよ
び有効ビットを検査し、キャッシュ・タグにそのアドレ
スが存在せず、あるいはキャッシュ６０中の該アドレス
にあるデータが有効でないと判定した後に、キャッシュ
・ミスを宣言する。この判定の後、キャッシュ制御装置
６２は第１のバス状態（非パイプライン化サイクルの場
合はＴ１、パイプライン化サイクルの場合はＴ２Ｐ）中
にＳＴＯＰ０ＧＯ１をハイにドライブし、メイン・メモ
リ制御装置６６がメモリ動作を継続して現サイクルを処
理しなければならないことを示す。メモリ制御装置６６
は第１のバス状態中にＳＴＯＰ０ＧＯ１を受け取り、サ
イクルの処理を継続する。

【００４１】次いで、第３のバス状態中に、メモリ制御
装置６６は、ＲＥＡＤＹ＃信号をローにドライブし、
（ｉ）そのサイクルが読取りサイクルであった場合は、
アドレスされたメモリ位置からＣＰＵ３２へデータを送
り、（ｉｉ）サイクルが書込みサイクルであった場合は
メイン・メモリ位置にデータを書き込むことによって、
該サイクルを完了する。本発明は、第１のバス状態中に
ＳＴＯＰ０ＧＯ１を生成することによって、メイン・メ
モリ３６が第３のバス状態中にデータを返してバス・サ
イクルを終了できるようにし、それによって、キャッシ
ュ・ミスによるペナルティを不要にする（すなわち、メ
イン・メモリを処理するために必要とされる通常の時間
以外に、キャッシュ・ミス・サイクルを処理するために
必要とされる追加遅延はない）。

【００４２】ここで、さらに具体的に図９を参照する
と、本発明による読取りミス・サイクル（メイン・メモ
リ・アクセスが必要とされる）時のタイミング図が示さ
れている。読取りミス・サイクルは、Ｔ１バス状態中
に、ＡＤＳ＃線がローにドライブされ、かつＣＰＵ Ａ
ＤＤＲＥＳＳ（アドレス）線およびＣＰＵ ＣＯＮＴＲ
ＯＬＳ（制御）線が有効な情報を含むときに開始する。
ＣＡＣＨＥ ＡＤＤＲＥＳＳ（キャッシュ・アドレ
ス）、ＣＡＣＨＥ（キャッシュ）Ｒ／Ｗ＃、およびＣＡ
ＣＨＥ ＣＯＮＴＲＯＬＬＥＲ ＩＮＴＥＲＮＡＬ（キ
ャッシュ制御装置内部）はキャッシュ６０内の内部線で
ある。ＣＡＣＨＥ ＡＤＤＲＥＳＳ線は、ＣＰＵアドレ
スがキャッシュ・アドレスに変換され、したがって、キ
ャッシュ制御装置６２によって処理される準備ができて
いることを示す。ＣＡＣＨＥ Ｒ／Ｗ＃線は読取り動作
を示す。ＣＡＣＨＥ ＣＯＮＴＲＯＬＬＥＲ ＩＮＴＥ
ＲＮＡＬ線は、キャッシュ制御装置６２によるローカル
・バス制御信号および内部タグ・アドレスの処理を示
す。

【００４３】Ｔ１バス状態中に、キャッシュ制御装置６
２は、ＣＰＵ３２によってローカル・バス３４上に供給
されたアドレスがタグ・アレイ７４中にない（あるい
は、キャッシュ６０中のアドレスにあるデータが無効で
ある）と判定し、第１のバス状態中に点（１）でＳＴＯ
Ｐ０ＧＯ１をハイにドライブする。メモリ制御装置６６
は、第１のバス状態中にＳＴＯＰ０ＧＯ１を受け取り、
サイクルの処理を継続する。次いで、第３のバス状態中
に、ＣＰＵ３２は第２の点（２）でメイン・メモリから
データを受け取る。データの転送と同時に、メモリ制御
装置６６は、ＲＥＡＤＹ＃をローにドライブすることに
よって、第３の点（３）で読取りミス・サイクルを終了
する。したがって、読取りミス・サイクル中に、ＣＰＵ
３２は、ＳＴＡＲＴ＃信号を使用する従来の並列実施態
様またはＢＡＤＳ＃を使用する従来の直列実施態様より
も１つのバス状態だけ少ない第３のバス状態でメイン・
メモリ３６からデータを受け取る。

【００４４】ライトバック・キャッシュおよびライトス
ルー・キャッシュの場合、すべての読取りミス・サイク
ルおよび書込みミス・サイクルでメイン・メモリ・アク
セスが必要である。したがって、書込みミス・サイクル
中の（ライトバック・キャッシュまたはライトスルー・
キャッシュとしての）キャッシュ６０の動作は、データ
がメイン・メモリ３６中のアドレスに書き込まれること
を除き、読取りミス・サイクルに関して上記で説明した
ものと同じである。また、図９の書込みミス・サイクル
のタイミング図の唯一の違いは、そのサイクルが書込み
サイクルであることを示すためにＣＡＣＨＥ Ｒ／Ｗ＃
信号がローになることである。したがって、書込みミス
・サイクルも第３のバス状態で完了する（ペナルティな
し）。

【００４５】本発明の動作の一例を挙げると、上述のキ
ャッシュ・ミス・サイクルは３バス状態で完了した。本
発明の当業者は、キャッシュ・ミス・サイクルを処理す
るのに必要とされるバス状態の数が多数の変数の数に応
じて変更できることを理解されたい。本発明のシステム
によって実行されるどんなキャッシュ・ミス・サイクル
も、常に、同じキャッシュ・ミス・サイクルを実行する
従来の並列実施態様および直列実施態様よりも必要なバ
ス状態が１つだけ少ないことも理解されたい。たとえ
ば、従来の実施態様が５つ、６つ、または７つのバス状
態で特定のキャッシュ・ミスを処理する場合、本発明の
システムは同サイクルを処理するのにそれぞれ４つ、５
つ、または６つのバス状態しか必要としない。

【００４６】ローカル・バス・サイクル中にＣＰＵ３２
によって生成されたアドレスがキャッシュ・タグ・アレ
イ７２中にあり、そのキャッシュ・アドレスにあるデー
タが有効であるとき、キャッシュ・ヒットが発生する。
キャッシュ制御装置６２は、タグ・アレイ７４および状
態アレイ７６のそれぞれ、アドレス・ビットおよび有効
ビットを検査することによって、そのサイクルが読取り
ヒット・サイクルであると判定する。キャッシュ制御装
置６２は、ＳＴＯＰ０ＧＯ１をローにドライブして（停
止）メイン・メモリ・アクセスが必要とされないことを
示し、メモリ制御装置６６をシャットダウンする。次い
で、キャッシュ６０は、キャッシュＳＲＡＭＳ７０から
ＣＰＵ３２へデータを送り、サイクルを終了することに
よって読取りヒット・サイクルを完了する。

【００４７】図１０を参照すると、読取りヒット・サイ
クル時（メイン・メモリ・アクセスが必要とされない）
のタイミング図が示されている。バス・サイクルは、Ｔ
１バス状態中に、ＡＤＳ＃線がローにドライブされ、か
つＣＰＵ ＡＤＤＲＥＳＳ線およびＣＰＵ ＣＯＮＴＲ
ＯＬＳ線が有効な情報を含むときに開始する。次いで、
キャッシュ制御装置６２は第１のバス状態中に、キャッ
シュ６０中のアドレスおよびデータが有効であると判定
し、点（１）でＳＴＯＰ０ＧＯ１信号をローにドライブ
する。次いで、第２のバス状態中に、ＣＰＵ３２はキャ
ッシュ６０からデータを受け取り、第２の点（２）でデ
ータはＣＰＵ３２中で有効である。データの転送と同時
に、キャッシュ６０は第３の点（３）でサイクルを終了
する。ＣＰＵ３２がその要求の後の次のバス・サイクル
でデータを受け取った（すなわち、ＣＰＵ３２は要求さ
れたデータを読み取るために待機しなかった）ので、こ
のサイクルはゼロ待機状態と呼ばれるもので実行されて
いる。もちろん、データが図９では第３のバス状態中に
返されるのに対して、図１０では第２のバス状態中に返
されることから分かるように、キャッシュ・ヒット・サ
イクルはキャッシュ・ミスよりも高速に実行される。

【００４８】上述のように、キャッシュ６０はライトバ
ック・キャッシュであることが好ましく、そのため、サ
イクルが読取りサイクルであっても、書込みサイクルで
あっても、すべてのヒット・サイクルおよびミス・サイ
クルを同じものとみなす。具体的には、すべての読取り
ヒット・サイクルおよび書込みヒット・サイクルは、Ｃ
ＰＵ３２によって、メイン・メモリ３６にアクセスせず
にキャッシュ６０から読み取られ、あるいはキャッシュ
６０に書き込まれる。したがって、書込みヒット・サイ
クル中のキャッシュ６０の動作は、データがキャッシュ
・メモリ・アレイ７０中のアドレスに書き込まれること
を除き、読取りヒット・サイクルに関して上記で説明し
たものと同じである。また、図１０の書込みヒット・サ
イクルのタイミング図の唯一の違いは、書込みヒット・
サイクル中に、そのサイクルが書込みサイクルであるこ
とを示すためにＣＡＣＨＥ Ｒ／Ｗ＃信号がローになる
ことである。したがって、書込みヒット・サイクルもゼ
ロ待機状態で実行される。

【００４９】本発明が、図７に点線によって示した単一
のチップＢＩＣ３５内にキャッシュ制御装置６２および
メモリ制御装置６６を組み込むことに限らないことを理
解されたい。キャッシュ制御装置６２およびメモリ制御
装置６６はＢＩＣ３５の外部の異なるチップ上に常駐す
ることができる。２つのチップを使用するとき、ＳＴＯ
Ｐ０ＧＯ１は第１のバス状態中に、キャッシュ制御装置
から生成され、バス制御装置チップに入力される。キャ
ッシュ６０は、第１レベルＣＰＵ内部キャッシュを超え
る、コンピュータ・システム中のどんなレベルのキャッ
シュであってもよい。

【００５０】さらに、ＣＰＵによって開始されるバス・
サイクルに関して本発明を説明したが、本発明は、たと
えばＭＣＰＵ３９やＳＣＳＩ４０など、調停を介してロ
ーカル・バス３４を制御下におき、サイクルをドライブ
するどんなローカル・バス・マスタによって開始される
ローカル・バス・サイクルにも当てはまることを当業者
は理解されたい。本発明の装置および方法は、ＢＩＣ３
５との調停を介してローカル・バス３４を介して通信で
きる入出力バス・マスタ装置（たとえば、入出力制御装
置５８、ＤＳＰ５１、ＶＳＰ４６）にも当てはまる。

【００５１】まとめとして、本発明の構成に関して以下
の事項を開示する。

【００５２】（１）ローカル・バスと、入出力バスと、
前記ローカル・バスに結合されたメイン・メモリと、前
記ローカル・バスおよび前記メイン・メモリに結合され
たメモリ制御装置と、 前記ローカル・バスに結合さ
れ、ローカル・バスを制御下におきかつバス・サイクル
をドライブするバス・マスタと通信するように動作する
キャッシュとを具備するコンピュータ・システムであっ
て、前記バス・マスタによってドライブされたキャッシ
ュ・ミス・サイクルの第１のバス状態中に、前記メモリ
制御装置が前記キャッシュ・ミス・サイクルを処理でき
るようにする制御信号を前記メモリ制御装置に提供する
ための手段を含み、前記キャッシュ内に配置されたキャ
ッシュ制御装置とを備えることを特徴とするコンピュー
タ・システム。 （２）前記キャッシュがライトバック・キャッシュであ
り、前記キャッシュ・ミス・サイクルが、アドレスを有
するメイン・メモリ位置から読み取り、あるいは該位置
に書き込むように前記バス・マスタによってドライブさ
れるサイクルであることを特徴とする上記（１）に記載
のシステム。 （３）前記メモリ制御装置が、第３のバス状態中に、メ
イン・メモリ中の前記アドレスから前記バス・マスタへ
データを送り、あるいはメイン・メモリ中の前記アドレ
スにデータを書き込むことによってキャッシュ・ミス・
サイクルを完了するように動作することを特徴とする上
記（２）に記載のシステム。 （４）前記キャッシュがライトスルー・キャッシュであ
り、キャッシュ・ミス・サイクルが、前記キャッシュ・
ミス・サイクルが、アドレスを有するメイン・メモリ位
置から読み取るように前記バス・マスタによってドライ
ブされるサイクルであることを特徴とする上記（１）に
記載のシステム。 （５）前記メモリ制御装置が、第３のバス状態中に、メ
イン・メモリ中の前記アドレスから前記バス・マスタへ
データを送ることによってキャッシュ・ミス・サイクル
を完了するように動作することを特徴とする上記（４）
に記載のシステム。 （６）さらに、複数のバス・マスタ装置を備え、前記キ
ャッシュが前記複数のバス・マスタ装置のうちのどれか
１つと通信するように動作することを特徴とする上記
（１）に記載のシステム。 （７）前記複数のバス・マスタ装置が、直接前記ローカ
ル・バスに結合されたローカル・バス・マスタを含むこ
とを特徴とする上記（６）に記載のシステム。 （８）前記ローカル・バス・マスタ装置が、直接前記ロ
ーカル・バスに結合されたマイクロプロセッサを含むこ
とを特徴とする上記（７）に記載のシステム。 （９）さらに、前記ローカル・バスと前記入出力バスの
間で通信を行うために直接前記ローカル・バスに結合さ
れ、かつ直接前記入出力バスに結合されたバス・インタ
フェース制御装置を備え、前記キャッシュ制御装置およ
び前記メモリ制御装置が前記バス・インタフェース制御
装置内に配置されることを特徴とする上記（６）に記載
のシステム。 （１０）前記複数のバス・マスタ装置が、直接前記入出
力バスに結合された入出力バス・マスタを含むことを特
徴とする上記（９）に記載のシステム。 （１１）前記メイン・メモリが、直接前記ローカル・バ
スに結合された、データを揮発性記憶するための揮発性
メモリと、直接前記ローカル・バスに結合された、デー
タを不揮発性記憶するための記憶メモリ装置とを備える
ことを特徴とする上記（１０）に記載のシステム。 （１２）前記ローカル・バス・マスタ装置が、直接前記
ローカル・バスに結合された数値演算コプロセッサと、
直接前記ローカル・バスおよび前記記憶メモリ装置に結
合された、前記記憶メモリ装置との通信を調整するため
の記憶制御装置とを含むことを特徴とする上記（１１）
に記載のシステム。 （１３）前記入出力バス・マスタ装置が、直接前記入出
力バスに結合された入出力制御装置と、直接前記入出力
バスに結合されたディジタル信号プロセッサと、直接前
記入出力バスに結合されたビデオ信号プロセッサとを備
えることを特徴とする上記（１２）に記載のシステム。 （１４）コンピュータ・システム中でペナルティなしで
キャッシュ・ミス・サイクルを実行する方法において、
ローカル・バスと、入出力バスと、前記ローカル・バス
に結合されたメイン・メモリと、前記ローカル・バスお
よび前記メイン・メモリに結合されたメモリ制御装置
と、前記ローカル・バスに結合され、ローカル・バスを
制御下におきかつバス・サイクルをドライブするバス・
マスタと通信するように動作するキャッシュとを提供す
るステップと、前記バス・マスタから前記キャッシュ制
御装置および前記メモリ制御装置に同時に制御信号を提
供することによってバス・サイクルを開始するステップ
と、前記サイクルがキャッシュ・ミス・サイクルと判定
するステップと、前記バス・サイクルの第１のバス状態
中に、メモリ制御装置がバス・サイクルを処理できるよ
うに、第１のバス状態中に前記メモリ制御装置によって
受け取られる前記キャッシュ制御装置から前記メモリ制
御装置への制御信号を生成するステップとを含むことを
特徴とする方法。 （１５）前記キャッシュがライトスルー・キャッシュで
あり、前記開始ステップが、アドレスを有するメイン・
メモリ位置から読み取り、あるいは該位置に書き込むた
めのバス・サイクルを開始することを含むことを特徴と
する上記（１４）に記載の方法。 （１６）さらに、第３のバス状態中に、（ｉ）前記バス
・サイクルが読取りサイクルであった場合にメイン・メ
モリ中の前記アドレスから前記マスタへデータを送るス
テップと、（ｉｉ）前記バス・サイクルが書込みサイク
ルであった場合にメイン・メモリ中の前記アドレスにデ
ータを書き込むステップのうちの一方を実行することに
よって前記バス・サイクルを完了するステップを含むこ
とを特徴とする上記（１５）に記載の方法。 （１７）前記キャッシュがライトスルー・キャッシュで
あり、前記開始ステップがさらに、アドレスを有するメ
イン・メモリ位置から読み取るためのバス・サイクルを
開始することを含むことを特徴とする上記（１４）に記
載の方法。 （１８）さらに、第３のバス状態中に、メイン・メモリ
中の前記アドレスから前記バス・マスタへデータを送る
ことによって前記バス・サイクルを完了するステップを
含むことを特徴とする上記（１７）に記載の方法。

【００５３】

【発明の効果】本発明は、並列されたキャッシュ制御装
置６２およびメモリ制御装置６６を実施し、第１のバス
状態中にメイン制御装置６６への制御信号（ＳＴＯＰ０
ＧＯ１）を生成することによって、従来キャッシュ・ミ
ス・サイクルに必要とされている余分なバス状態を不要
にする。具体的には、本発明は、（ｉ）キャッシュがラ
イトバック・キャッシュであるときにはキャッシュ・ミ
ス（読取りおよび書込み）メモリ・サイクルを、（ｉ
ｉ）キャッシュがライトスルー・キャッシュであるとき
にはキャッシュ読取りミス・メモリ・サイクルを処理す
るための余分なバス状態を必要とする従来の並列実施態
様に勝る顕著な改良である。さらに、本発明は、キャッ
シュがライトバック・キャッシュまたはライトスルー・
キャッシュであるときにすべてのメモリおよび入出力キ
ャッシュ・ミス（読取りおよび書込み）サイクル中に余
分なバス状態を必要とする従来の直列実施態様に勝る顕
著な改良でもある。したがって、本発明のペナルティの
ないキャッシュとメモリとのインタフェースを有するパ
ーソナル・コンピュータ・システムは、従来技術の並列
制御装置システムおよび直列制御装置システムを使用す
るパーソナル・コンピュータ・システムよりもずっと速
い動作速度を有する。

【図面の簡単な説明】

【図１】キャッシュ制御装置およびメモリ制御装置に関
する従来の直列実施態様の概略ブロック図である。

【図２】キャッシュ制御装置およびメモリ制御装置に関
する従来の並列実施態様の概略ブロック図である。

【図３】読取りミス・サイクル中の図１および２の従来
の直列実施態様および並列実施態様の動作を示すタイミ
ング図である。

【図４】本発明を実施するパーソナル・コンピュータの
斜視図である。

【図５】シャシと、カバーと、プレーナ・ボードとを含
み、それらの要素間のある種の関係を示す、図４のパー
ソナル・コンピュータのある要素の分解斜視図である。

【図６】図４および５のパーソナル・コンピュータのあ
る構成要素の概略図である。

【図７】本発明のペナルティのないキャッシュとメモリ
とのインタフェースの概略図である。

【図８】図７のキャッシュの制御ディレクトリ構成を示
す図である。

【図９】読取りミス・サイクル中の図７のペナルティの
ないキャッシュとメモリとのインタフェースの動作を示
すタイミング図である。

【図１０】読取りヒット・サイクル中の図７のペナルテ
ィのないキャッシュとメモリとのインタフェースの動作
を示すタイミング図である。

【符号の説明】

２０ コンピュータ ３２ ＣＰＵ ３４ 高速ＣＰＵローカル・バス ３５ バス・インタフェース制御装置 ３６ 揮発性ランダム・アクセス・メモリ（ＲＡＭ） ３８ ＢＩＯＳ ＲＯＭ ３９ 数値演算コプロセッサ ４０ 小型コンピュータ・システム・インタフェース
（ＳＣＳＩ）制御装置 ６０ キャッシュ ６２ キャッシュ制御装置 ６６ メモリ入出力制御装置 ７０ キャッシュ・メモリ・アレイ ７２ タグ・アレイ ７４ 状態アレイ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ルイス・アントニオ・エルナンデス アメリカ合衆国33445 フロリダ州デルレ イ・ビーチ サン・レモ・ウェイ 2961 (72)発明者 ホルヘ・エドゥアルド・レンタ アメリカ合衆国33486 フロリダ州ボカ・ ラトン フォックス・ホロウ・ドライヴ 5499 (72)発明者 ドワイト・デラノ・リレイ アメリカ合衆国33326 フロリダ州フォー ト・ローダーデール スプリングサイド・ ドライブ 1551 (72)発明者 エスマエル・タシャコリー アメリカ合衆国33498 フロリダ州ボカ・ ラトン レーク・ジャスミン・ドライブ 10668

Claims (18)

【特許請求の範囲】
1. 【請求項１】ローカル・バスと、 入出力バスと、 前記ローカル・バスに結合されたメイン・メモリと、 前記ローカル・バスおよび前記メイン・メモリに結合さ
   れたメモリ制御装置と、 前記ローカル・バスに結合さ
   れ、ローカル・バスを制御下におきかつバス・サイクル
   をドライブするバス・マスタと通信するように動作する
   キャッシュとを具備するコンピュータ・システムであっ
   て、 前記バス・マスタによってドライブされたキャッシュ・
   ミス・サイクルの第１のバス状態中に、前記メモリ制御
   装置が前記キャッシュ・ミス・サイクルを処理できるよ
   うにする制御信号を前記メモリ制御装置に提供するため
   の手段を含み、前記キャッシュ内に配置されたキャッシ
   ュ制御装置とを備えることを特徴とするコンピュータ・
   システム。
2. 【請求項２】前記キャッシュがライトバック・キャッシ
   ュであり、前記キャッシュ・ミス・サイクルが、アドレ
   スを有するメイン・メモリ位置から読み取り、あるいは
   該位置に書き込むように前記バス・マスタによってドラ
   イブされるサイクルであることを特徴とする請求項１に
   記載のシステム。
3. 【請求項３】前記メモリ制御装置が、第３のバス状態中
   に、メイン・メモリ中の前記アドレスから前記バス・マ
   スタへデータを送り、あるいはメイン・メモリ中の前記
   アドレスにデータを書き込むことによってキャッシュ・
   ミス・サイクルを完了するように動作することを特徴と
   する請求項２に記載のシステム。
4. 【請求項４】前記キャッシュがライトスルー・キャッシ
   ュであり、キャッシュ・ミス・サイクルが、前記キャッ
   シュ・ミス・サイクルが、アドレスを有するメイン・メ
   モリ位置から読み取るように前記バス・マスタによって
   ドライブされるサイクルであることを特徴とする請求項
   １に記載のシステム。
5. 【請求項５】前記メモリ制御装置が、第３のバス状態中
   に、メイン・メモリ中の前記アドレスから前記バス・マ
   スタへデータを送ることによってキャッシュ・ミス・サ
   イクルを完了するように動作することを特徴とする請求
   項４に記載のシステム。
6. 【請求項６】さらに、複数のバス・マスタ装置を備え、
   前記キャッシュが前記複数のバス・マスタ装置のうちの
   どれか１つと通信するように動作することを特徴とする
   請求項１に記載のシステム。
7. 【請求項７】前記複数のバス・マスタ装置が、直接前記
   ローカル・バスに結合されたローカル・バス・マスタを
   含むことを特徴とする請求項６に記載のシステム。
8. 【請求項８】前記ローカル・バス・マスタ装置が、直接
   前記ローカル・バスに結合されたマイクロプロセッサを
   含むことを特徴とする請求項７に記載のシステム。
9. 【請求項９】さらに、前記ローカル・バスと前記入出力
   バスの間で通信を行うために直接前記ローカル・バスに
   結合され、かつ直接前記入出力バスに結合されたバス・
   インタフェース制御装置を備え、前記キャッシュ制御装
   置および前記メモリ制御装置が前記バス・インタフェー
   ス制御装置内に配置されることを特徴とする請求項６に
   記載のシステム。
10. 【請求項１０】前記複数のバス・マスタ装置が、直接前
    記入出力バスに結合された入出力バス・マスタを含むこ
    とを特徴とする請求項９に記載のシステム。
11. 【請求項１１】前記メイン・メモリが、 直接前記ローカル・バスに結合された、データを揮発性
    記憶するための揮発性メモリと、 直接前記ローカル・バスに結合された、データを不揮発
    性記憶するための記憶メモリ装置とを備えることを特徴
    とする請求項１０に記載のシステム。
12. 【請求項１２】前記ローカル・バス・マスタ装置が、 直接前記ローカル・バスに結合された数値演算コプロセ
    ッサと、 直接前記ローカル・バスおよび前記記憶メモリ装置に結
    合された、前記記憶メモリ装置との通信を調整するため
    の記憶制御装置とを含むことを特徴とする請求項１１に
    記載のシステム。
13. 【請求項１３】前記入出力バス・マスタ装置が、 直接前記入出力バスに結合された入出力制御装置と、 直接前記入出力バスに結合されたディジタル信号プロセ
    ッサと、 直接前記入出力バスに結合されたビデオ信号プロセッサ
    とを備えることを特徴とする請求項１２に記載のシステ
    ム。
14. 【請求項１４】コンピュータ・システム中でペナルティ
    なしでキャッシュ・ミス・サイクルを実行する方法にお
    いて、 ローカル・バスと、入出力バスと、前記ローカル・バス
    に結合されたメイン・メモリと、前記ローカル・バスお
    よび前記メイン・メモリに結合されたメモリ制御装置
    と、前記ローカル・バスに結合され、ローカル・バスを
    制御下におきかつバス・サイクルをドライブするバス・
    マスタと通信するように動作するキャッシュとを提供す
    るステップと、 前記バス・マスタから前記キャッシュ制御装置および前
    記メモリ制御装置に同時に制御信号を提供することによ
    ってバス・サイクルを開始するステップと、 前記サイクルがキャッシュ・ミス・サイクルと判定する
    ステップと、 前記バス・サイクルの第１のバス状態中に、メモリ制御
    装置がバス・サイクルを処理できるように、第１のバス
    状態中に前記メモリ制御装置によって受け取られる前記
    キャッシュ制御装置から前記メモリ制御装置への制御信
    号を生成するステップとを含むことを特徴とする方法。
15. 【請求項１５】前記キャッシュがライトスルー・キャッ
    シュであり、前記開始ステップが、アドレスを有するメ
    イン・メモリ位置から読み取り、あるいは該位置に書き
    込むためのバス・サイクルを開始することを含むことを
    特徴とする請求項１４に記載の方法。
16. 【請求項１６】さらに、 第３のバス状態中に、 （ｉ）前記バス・サイクルが読取りサイクルであった場
    合にメイン・メモリ中の前記アドレスから前記マスタへ
    データを送るステップと、 （ｉｉ）前記バス・サイクルが書込みサイクルであった
    場合にメイン・メモリ中の前記アドレスにデータを書き
    込むステップのうちの一方を実行することによって前記
    バス・サイクルを完了するステップを含むことを特徴と
    する請求項１５に記載の方法。
17. 【請求項１７】前記キャッシュがライトスルー・キャッ
    シュであり、前記開始ステップがさらに、アドレスを有
    するメイン・メモリ位置から読み取るためのバス・サイ
    クルを開始することを含むことを特徴とする請求項１４
    に記載の方法。
18. 【請求項１８】さらに、 第３のバス状態中に、メイン・メモリ中の前記アドレス
    から前記バス・マスタへデータを送ることによって前記
    バス・サイクルを完了するステップを含むことを特徴と
    する請求項１７に記載の方法。