JPH07281955A - マルチプロセッサーシステムのスヌープ回路 - Google Patents

マルチプロセッサーシステムのスヌープ回路

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JPH07281955A
JPH07281955A JP6326220A JP32622094A JPH07281955A JP H07281955 A JPH07281955 A JP H07281955A JP 6326220 A JP6326220 A JP 6326220A JP 32622094 A JP32622094 A JP 32622094A JP H07281955 A JPH07281955 A JP H07281955A
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address
cache
memory
snoop
bus
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JP6326220A
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English (en)
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Min-Hee Sonn
敏 煕 孫
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Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
    • G06F12/0815—Cache consistency protocols
    • G06F12/0831—Cache consistency protocols using a bus scheme, e.g. with bus monitoring or watching means

Abstract

(57)【要約】 （修正有） 【目的】 キャッシュコヒーレンスを保障して、システ
ムの信頼性を向上する。 【構成】 スヌープ回路５０は第１比較器５４の出力を
入力して他のリクェストとスヌープ制御器間とのマッチ
を判断し、第２比較部５５の出力を入力して１バス動作
完了前に同一のアドレスに対する重複のバス動作が駆動
されるかを判断し、判断された結果及び他のリクェスト
とキャッシュメモリ間のアドレスマッチ信号に応じてシ
ステムバス上に所定のキャッシュコヒーレンス信号を出
力し、ライトバックのための第１制御信号、状態更新の
ための第２制御信号、データバッファーを制御するため
の第３制御信号及び前記中央処理装置の再試のための第
４制御信号をローカルバス上に出力して前記状態タグメ
モリのデータを参照又は更新する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、マルチプロセッサーシ
ステムにおいてキャッシュメモリとメインメモリ間にデ
ータの一貫性を維持するためのスヌープ回路に係り、特
に変形されたイリノイプロトコル（Modified Illinois
Protocol) に基づき高速のプログラマブルデバイス（Ｅ
ＰＬＤ：electrically programmable logic device）
で具現したスヌープ回路に関する。
【０００２】
【従来の技術】一般的に、コンピューターシステムでは
システムの性能向上のために階層構造のメモリを使用す
る。すなわち、階層的な構造のメモリを構成するキャッ
シュ、メインメモリ、ハードディスクおよびマグネティ
ックテープなどは中央処理装置ＣＰＵによるデータ使用
の頻度に応じて順次に位置する。キャッシュメモリやメ
インメモリのように最も高い使用頻度を持つメモリ素子
（通常、ＣＰＵに最も近くに位置する）は処理速度が速
い反面、単位メモリ容量当たりコストが高い。同様に、
使用頻度の低いメモリ素子（ＣＰＵから遠く離れて位置
する）は一般的に速度が遅く、磁気テープのように割合
大きいメモリ容量を有する。したがって、効率的なメモ
リ使用、即ち安価のコストで高速のメモリを使用するた
めに、大部分のコンピューターシステムはキャッシュメ
モリを採用する。キャッシュメモリを使用する場合、キ
ャッシュメモリとメインメモリ間のデータの一貫性が維
持されるべきである。マルチプロセッサーシステムは、
キャッシュメモリとメインメモリ間のデータの一貫性を
保つために、特にスヌープ回路を採用する。キャッシュ
メモリの使用時、データの一貫性維持のための従来の方
法として、シナプスプロトコル、バークレー（Berkele
y）プロトコル、イリノイプロトコルおよびファイアフ
ライ（Firefly)とドラゴンプロトコルなどがある。この
ような従来のプロトコルは、 J．Archibald ＆ J.L. Ba
erにより発表された論文（“Cache Coherence Protocol
s : Evaluation Using a Multiprocessor Simulation M
odel," ACMTrans. on Computer Systems, 1986 ）に述
べられている。シナプスプロトコルは、メインメモリに
キャッシュデータブロックと関連する１ビットのタグを
置いてキャッシュミスが発生した際に、メインメモリに
データを供給するか否かを決定する方式に関するもので
ある。バークレープロトコルは、キャッシュメモリの間
に直接データ伝送が生じ、メインメモリと異なる内容の
データブロックがキャッシュメモリの間に共有される方
式に関するものである。イリノイプロトコルはデータを
キャッシュメモリに読み取る際に、他のキャッシュメモ
リと共有されるか否かを決定する。また、これを利用し
てキャッシュメモリに貯蔵されたデータが変更されてい
ない状態で書き込む場合に発生する無効化を避けること
により、バスの使用を減らす方法に関するものである。
【０００３】一方、本発明と関連する従来の技術とし
て、TAKESHI KITAHARAの他の２人が考案した“メインメ
モリ、外部キャッシュメモリおよび内部キャッシュメモ
リに貯蔵されたデータのコヒーレンスを維持するための
データ処理方法とその装置”が大韓民国特許９３−７６
７２号（1993.8.18 ，出願人：（株）富士通）として公
告された。これはメインメモリ、外部キャッシュメモリ
および内部キャッシュメモリに貯蔵されたデータの一貫
性を維持するためにシステムバスを通じてメインメモ
リ、外部キャッシュメモリおよび外部装置に連結される
データ処理装置を提案したものである。前記データ処理
装置は、メインメモリ内容の一部を貯蔵するための内部
キャッシュメモリを含む。
【０００４】前記データ処理装置は、メインメモリから
１つのブロックデータをフェッチするためのブロック−
インユニット、所定信号に応じてシステムバスを復旧
（レリーズ）するためのバスレリーズユニット、ブロッ
ク−インユニットのフェッチング動作を中断させるため
のブロック−インブレーキユニットおよびフェッチング
動作の状態を外部キャッシュメモリに通知する通知ユニ
ットから構成された。データの一貫性を維持するための
装置は、システムの性能と信頼性を決定付ける非常に重
要な要素である。しかしながら、前述した従来のプロト
コルや発明は各々それなりの長所があるにもかかわら
ず、それぞれのマルチプロセッサーシステムのシステム
バスの仕様およびコンピューター構造の差のために、全
てのマルチプロセッサーシステムに対して常に最適の方
法を提供するものではなかった。
【０００５】
【発明が解決しようとする課題】本発明の目的はタイコ
ン（TICOM)コンピューター構造に適するように変形され
たイリノイプロトコルを適用してシステムバスの大きさ
とプロセッサーボード内のキャッシュメモリのラインサ
イズとが異なる場合にもバス上の動作を監視するスヌー
プ動作によってデータの一貫性を維持し、効果的な内部
仲裁によってシステムの性能損失を最小化するスヌープ
回路を提供することである。
【０００６】
【課題を解決するための手段】前記のような本発明の目
的を達成するために本発明の装置は、ローカルバスを通
じて連結される中央処理装置ＣＰＵとキャッシュメモリ
とこれを制御するキャッシュ制御器とを有する複数のプ
ロセッサーボードと、メインメモリと、前記プロセッサ
ーボードとメインメモリを連結するシステムバスと前記
プロセッサーボード上に位置して前記メインメモリと前
記キャッシュメモリの間にデータコヒーレンスを維持す
るスヌープ回路とを含むマルチプロセッサーシステムに
おいて、前記スヌープ回路は所属されたプロセッサーボ
ード内のキャッシュメモリのアドレスを貯蔵し、他のリ
クェストにより前記システムバス上で駆動されるアドレ
スを受信して、前記貯蔵されたアドレスと比べてマッチ
されればアドレスマッチ信号を出力するアドレスタグメ
モリと、前記マッチされたアドレスのデータ状態を貯蔵
する状態タグメモリと、前記他のリクェストが駆動する
アドレスと前記スヌープ制御器が駆動するアドレスとを
比較する第１比較器と、前記中央処理装置がバス動作を
する初期に駆動されるアドレスをラッチして貯蔵し、所
定時間の間隔でシステムバス上のアドレスをモニターし
て前記ラッチされたアドレスと比較する第２比較部と、
前記第１比較器の出力を入力して前記他のリクェストと
スヌープ制御器が駆動するアドレスがマッチされたか否
かを判断し、第２比較部の出力を入力して特定のリクェ
ストが要求したバス動作完了前に他のリクェストにより
同じアドレスに対するバス動作を駆動するか否かを判断
し、前記判断された結果および前記アドレスマッチ信号
に応じて前記システムバス上に所定のキャッシュコヒー
レンス信号を出力し、ライトバックのための第１制御信
号、状態更新のための第２制御信号、データバッファー
を制御するための第３制御信号および前記中央処理装置
の再試しのための第４制御信号をローカルバス上に出力
し前記状態タグメモリのデータを参照あるいは更新する
前記スヌープ制御器とを具備したことを特徴とする。
【０００７】
【作用】タイコンコンピューター構造に適するように変
形されたイリノイプロトコルを適用してシステムバスの
大きさとプロセッサーボード内のキャッシュメモリのラ
インサイズとが相異なる場合にもバス上の動作を監視す
るスヌープ動作によりデータの一貫性を維持する。ま
た、効果的な内部仲裁によりシステムの性能損失を最小
化することができる。
【０００８】
【実施例】以下、添付した図面に基づき本発明を詳細に
説明する。本発明はイリノイプロトコルを変更して具現
したものであり、タイコンコンピューターシステムのシ
ステムバス（TICOM BUS)から提供される所定のコヒーレ
ンス信号を利用して信号線の追加なくキャッシュ制御器
とスヌープ制御器との動作をより知能的に制御する。特
に、状態遷移によるシステムの性能低下を防止するため
に非常に速いプログラマブルデバイス（例えば、ＰＡ
Ｌ，ＥＰＬＤなど）を利用してスヌープ制御器が具現で
きる。
【０００９】図１は本発明を説明するために、一般的な
タイコンコンピューターシステムの構成を概略的に示し
た図である。本発明が適用できるコンピューターシステ
ム（例えば、タイコンコンピューターなど）は複数のプ
ロセッサーボード１０1 ，１０2 ，・・・，１０n と、
メインメモリ２０と、入出力プロセッサーボード４０
と、これらを相互連結するシステムバス３０と、前記入
出力プロセッサー４０と入出力装置（図示せず）を連結
する入出力バス４５とを具備する。図１において、プロ
セッサーボード１０1 ，１０2 ，・・・，１０n は内部
に所定の大きさ（例えば、２５６Ｋバイト）のキャッシ
ュメモリを有しており、他のプロセッサーのキャッシュ
メモリおよびメインメモリ１０1 ，１０2 ，・・・，１
０n のキャッシュコヒーレンスを維持するために本発明
によるスヌープ回路５０（図２）をそれぞれ具備する。
また、それぞれのプロセッサーボード１０1 ，１０2 ，
・・・，１０n は中央処理装置（ＣＰＵ：例えばモトロ
ーラー社のＭＣ６８０４０など）を有し、内部のローカ
ルバスを通じて各機能ブロックを制御してシステムバス
３０とインタフェースする。従って、プロセッサーボー
ド１０1 ，１０2 ，・・・，１０n が入出力装置（図示
せず）をアクセスするためにはシステムバス３０を通じ
て入出力プロセッサーボード４０および入出力バス４５
と通信する。メインメモリ２０は必要に応じてメモリ容
量を拡張するために複数のモジュール２０1 ，２０2 ，
・・・，２０kで構成されることができ、全てのプロセ
ッサーボード１０1 ，１０2 ，・・・，１０n と入出力
プロセッサー４０により共有される。よって、共有され
るメインメモリ２０と各プロセッサーボード１０1 ，１
０2 ，・・・，１０n に位置したキャッシュメモリ間に
データを一致させる必要がある。データの一貫性を保つ
技法は前述したように、シナプスプロトコル、バークレ
ープロトコル、イリノイプロトコルなどがあるが、本発
明はタイコンシステムの特性に最も適するようにイリノ
イプロトコルを改良して適用する。ここで、プロセッサ
ーボード１０1 ，１０2 ，・・・，１０n および入出力
プロセッサーボード４０のようにシステムバス３０を使
用して能動的にデータを処理するマスターになりうる手
段をリクェストＲＱＣとする。システムバス３０上の伝
送形態（ＴＴ：Transfer Type）としては、リードフォ
リード（ＲＦＲ：Read For Read)、リードフォライト
（ＲＦＷ：Read For Write）、ノーマルリード（ＮＲ
Ｄ：Normal Read)、ノーマルライト（ＮＷＲ：Normal W
rite）、ロックリード（ＬＣＲ：Lock Read)、ロックラ
イト（ＬＷＲ：Lock Write）、ライトバック（ＷＲＢ：
Write Back）などの７種類がある。これらのうちで特に
キャッシュ動作と関連するものは、ＲＦＲ，ＬＷＲ，Ｗ
ＲＢである。
【００１０】図２は、本発明によるマルチプロセッサー
システムのスヌープ回路を示したブロック図である。本
発明によるスヌープ回路５０は、マルチプレクサー５
１、アドレスタグメモリ５２、状態タグメモリ５３、第
１比較器５４、第２比較部５５およびスヌープ制御器５
６を具備する。前記スヌープ回路５０は、バスインタフ
ェース部６５を通じて得られるシステムバス３０上の各
種の信号と自分の属するプロセッサーボードのキャッシ
ュ制御器（図示せず）から情報を受信してキャッシュメ
モリ（図示せず）の状態を変更したり、ローカルアビタ
ル６０へ再試しのための第４制御信号/SNRETRYを出力す
る。
【００１１】マルチプレクサー５１は、第１および第２
マルチプレクサー５１1 ，５１2 で構成され、第１マル
チプレクサー５１1 はローカルバスからキャッシュアド
レス（ＣＡ）とＣＰＵアドレス（ＳＡ）とバスインタフ
ェース部６５を経たシステムアドレスＳＢＡを受信して
一つのアドレスＳＢＡを出力する。第２マルチプレクサ
ー５１2 は、前記キャッシュアドレスＣＡとシステムア
ドレスＳＢＡを受信する。マルチプレクサー５１は、キ
ャッシュアドレスＣＡの変動があればこれを受信してア
ドレスタグメモリ５２に貯蔵させ、システムバス３０を
通じて他のリクェストＲＱＣが駆動するアドレスＳＢＡ
をアドレスバッファー（図示せず）を通じて受信してア
ドレスタグメモリ５２に出力する。
【００１２】アドレスタグメモリ５２は、キャッシュア
ドレスＣＡと他のリクェストＲＱＣとによりシステムバ
ス３０上に駆動されるシステムアドレスＳＢＡを比較し
てそのアドレスが自分のキャッシュメモリに既に存して
いるかを判定する。アドレスタグメモリ５２は、自分の
属するプロセッサーボード内のキャッシュメモリのアド
レスを貯蔵している所定の大きさ（例えば１６Ｋバイ
ト）のスタティックラムＳＲＡＭ（図示せず）で構成さ
れ、比較器（図示せず）を内蔵する。即ち、マルチプレ
クサー５１から入力されるシステムバス３０上のシステ
ムアドレスＳＢＡを貯蔵されたキャッシュメモリのアド
レスと比較して一致すれば、アドレス一致信号をスヌー
プ制御器５６へ出力する。
【００１３】状態タグメモリ５３は、アドレスタグメモ
リ５２でマッチされたアドレスに当たるデータの状態を
貯蔵する。状態タグメモリ５３は所定の大きさ（１６Ｋ
バイト）のスタティックラムＳＲＡＭで具現可能であ
る。前記データは４種類の状態、すなわち、共有，ダー
ティ，有効および無効に存する。４種類の状態を区分す
るために２ビットを使用する。共有とは、同一のアドレ
スのデータを２つ以上のキャッシュメモリが共有してお
り、そのデータはメインメモリ２０のデータと一致する
状態にあることを示す。ダーティとは、特定キャッシュ
メモリのデータが他のキャッシュメモリにより共有され
ず前記特定のキャッシュメモリのみに存し、ＣＰＵのラ
イト動作によりキャッシュデータが変更されてそのアド
レスに当たるメインメモリ２０のデータと一致しない状
態を示す。有効とは、特定キャッシュメモリのデータが
他のキャッシュメモリにより共有されずメインメモリ２
０のデータと一致する状態である。無効とは、データの
使用が不可能であることを意味する。このように、状態
タグは、４種類の状態でデータを管理しスヌープ制御器
５６の制御により貯蔵された状態情報を変更したり提供
したりする。このようなタグ用のメモリは、７４ＡＣＴ
２１６４などで具現して高速処理を可能にする。
【００１４】第１比較器５４は、キャッシュアドレスＣ
Ａとシステムバス３０上で駆動されたシステムアドレス
ＳＢＡとを比較して出力／ＰＥＱ信号をスヌープ制御器
５６に出力する。これらのアドレスはバスサイクル毎に
又はＣＰＵのクロックBCLKに応じて変更される。／ＰＥ
Ｑ信号は、ＣＰＵ（あるいはキャッシュ制御器）とスヌ
ープ制御器が同一のキャッシュラインをアクセスするか
を判断するために用いられる信号である。前記のような
同一のキャッシュラインのアクセス時の衝突は、キャッ
シュ制御器とスヌープ制御器５６とが同一のキャッシュ
状態を見て動作を始める場合に発生する。２つの制御器
の独立動作を許容すれば、キャッシュ状態が相異なる状
態に遷移されうるのでこれを考慮すべきである。キャッ
シュメモリの状態が有効の際に、ＣＰＵがライト動作を
要求しスヌープ制御器５６が無効化を要求する場合を考
えて見る。始めはキャッシュ制御器とスヌープ制御器５
６とが同時にキャッシュの状態を参照して両方とも有効
であることを確認して動作したが、２つの制御器の動作
が完了する際には、キャッシュの状態をキャッシュ制御
器によってダーティに、スヌープ制御器５６によって無
効に遷移されるべきである。つまり、状態の遷移が二重
に発生する結果になり、キャッシュコヒーレンスが維持
され得ない。スヌープ制御器５６は、このような場合を
判断してキャッシュコヒーレンスを保障するための動作
を次のように施す。第１、スヌ−プ制御器５６はＣＰＵ
が先ず動作を始めた場合にはスナックを駆動して他のリ
クェストを再試しさせる。第２、ＣＰＵが後で動作して
スナックを駆動できなかった場合にはＣＰＵを再試しさ
せる。このような第１比較器５４は７４Ｆ５２１などを
利用して具現可能である。
【００１５】第２比較部５５は、システムバス３０上に
駆動されたアドレスをバス動作初期にラッチして貯蔵す
るラッチ５５1 と、所定の時間間隔でシステムバス３０
上のアドレスと前記ラッチ５５1 によりラッチされたア
ドレスとを比較する比較器５５2 とから構成される。前
記第２比較部５５は、所定の時間間隔でアドレスを比較
して出力／ＰＰＭ信号をスヌープ制御器５６に出力す
る。前記第２比較部５５は、７４Ｆ５２１，７４Ｆ３７
７などを使用して具現することができ、前記第２比較部
５５の出力／ＰＰＭ信号はＣＰＵ（あるいはキャッシュ
制御器）が要求したバス動作の遂行が完了される前に、
他のリクェストで同一のアドレスに対するバス動作を遂
行しているかを判断するための信号である。この場合に
はキャッシュ制御器のバス動作によりキャッシュメモリ
の状態が異なった状態に遷移されるべきであり、これは
‘ＲＦＲ’あるいは‘ＲＦＷ’の転送形態のみに局限さ
れる。即ち、キャッシュメモリの状態を参照してキャッ
シュ制御器による動作開始からバス動作の完了によるキ
ャッシュメモリの状態変更時までの情報は不確実なもの
なので、キャッシュ制御器はキャッシュメモリの状態が
変更されるまでスナック信号を駆動して他のリクェスト
を再試しさせなければならない。
【００１６】スヌープ制御器５６は、感知されたバス情
報（アドレス、伝送形態ＴＴ）とキャッシュ制御器が提
供する情報、状態タグメモリ５３およびアドレスタグメ
モリ５２からの情報を受入れて次のような機能を遂行す
る。 （１）状態更新機能（STATE UPDATE） スヌープ制御器５６は、システムバス３０上の伝送形態
ＴＴを感知し、アドレスタグメモリ５２からはＣＰＵと
スヌープ制御器が同じキャッシュラインをアクセスする
場合の駆動信号（SCMATCH)を、状態タグメモリ５３から
は状態信号（STATE)を受け入れて次の表（１）のように
ライトバックのための第１制御信号/SWRBABUF または状
態更新のための第２制御信号/SNUPREQを発生して状態を
更新する。
【００１７】
【表１】
【００１８】前記表１において、現在状態が共有の際に
バス伝送形態が‘ＲＦＲ’なら共有状態を維持し、伝送
形態が‘ＲＦＷ’なら無効に現在状態を更新する。ま
た、現在状態がダーティの際にバス伝送形態が‘ＲＦ
Ｒ’ならライトバックを遂行した後、現在状態は共有に
状態を更新し、‘ＲＦＷ’ならライトバック後に無効に
状態を更新する。また、現在状態が有効の際に伝送形態
が‘ＲＦＲ’なら現在状態は共有に状態を更新し、伝送
形態が‘ＲＦＷ’なら無効に状態を更新する。
【００１９】（２）ダーティ状態のデータに対するライ
トバック機能 キャッシュメモリにダーティ状態に存するデータに対し
て他のリクェストからの要求がある場合にライトバック
が遂行され、状態更新が要求される。このためにスヌー
プ制御器５６は、状態更新のための第２制御信号/SNUPR
EQとデータバッファ制御のための第３制御信号/SWRBDEN
を発生させる。このようなライトバック動作の実行順序
の流れは図３に示した。図３を参照すれば、ライトバッ
ク過程ではアドレスがマッチされたか否かを判断する
（１００）。マッチされればシステムバス３０の使用が
許されたか否か（BUS GRANT)を判断する（１０１）。シ
ステムバス３０の使用が許されると、アドレスバッファ
ー（図示せず）とデータバッファー（図示せず）を駆動
してメインメモリ２０にデータをライトし（１０２）、
結果を確認する（１０３）。確認した結果、ライト動作
が完了されたなら状態を更新し（１０４）、失敗したな
らエラールーチンを駆動する（１０５）。
【００２０】（３）他のリクェストのバス使用を統制す
る機能 スヌープ制御器５６は、キャッシュメモリに貯蔵されて
いるデータの状態に関する情報や自分の属するプロセッ
サーボード内で遂行中の動作に関する情報をシステムバ
ス３０上で駆動してシステムバス３０を通じてメインメ
モリ２０に接近しようとする全てのリクェストのシステ
ムバス３０の使用を統制する。このためにスヌープ制御
器５６は、システムバス３０上に次の表２の通り所定の
コヒーレンス信号（DIRTY, SHARED, SNACK）を発生させ
る。
【００２１】
【表２】
【００２２】前記表２に示されるように、現在状態がダ
ーティならスヌープ制御器５６は全ての伝送形態でシス
テムバス３０上にダーティ信号を駆動して他のリクェス
トを再試しさせる。現在状態が共有又は有効の際に、伝
送形態が‘ＲＦＲ’ならシステムバス上に共有信号を駆
動して他のリクェストの動作を進めつづける。一方、ス
ヌープ制御器５６がシステムバス３０上にスナック信号
を駆動して他のリクェストを再試しさせる場合は次のよ
うな３種類である。第１の場合は、特定のスヌープ制御
器５６を含むプロセッサーボード１０1 ，１０2 ，・・
・，１０n のうちの１つが‘ＲＦＲ’や‘ＲＦＷ’を遂
行するために、あるアドレスをシステムバス３０に駆動
した後、その動作が完了される前に他のリクェストの要
求が発生した時である。第２の場合は、他のリクェスト
が駆動したアドレスと伝送形態に応じて状態更新が必要
である時である。この場合にスナックを駆動しなけれ
ば、状態更新前に又他のリクェストの要求がある際にデ
ータの一貫性が破れる危険がある。第３の場合は、同一
のプロセッサーボードに属するＣＰＵが駆動するアドレ
スに対してキャッシュメモリからミスが発生して、シス
テムバス３０を要求する場合である。この場合にはスヌ
ープ回路５０により感知されるアドレスのうちでＳＢＡ
がＣＰＵが駆動するキャッシュアドレスＣＡと一致する
際に（即ち、ＣＰＵとスヌープ制御器５６とが同一のキ
ャッシュラインをアクセスするCSMATCHが発生する
時）、スナック信号を発生させる。もしスナック信号が
発生しなければ、スヌープ回路５０によるライトバック
動作がブロックは同一であるが実際のアドレスが異なる
データに対して遂行される場合が発生しうる。その結
果、他のリクェストが間違ったデータを持っていく場合
が発生する。
【００２３】（４）ＣＰＵを再試させる機能 スヌープ制御器５６がＣＰＵを再試させる場合は次の通
りである。第１、スヌープ回路５０とＣＰＵのライト動
作によるアドレスのデータがキャッシュメモリに有効に
存する際に、スヌープ回路５０が同じアドレスに対して
状態更新を必要とする場合である。第２、ＣＰＵが必要
とするアドレスに対してキャッシュメモリからミスが発
生してバス動作が要求され、この時に同一のアドレスに
対してスヌープ回路５０で状態更新の必要性がある場合
（但し、キャッシュ制御器の状態マシンがスタートする
前であろう）である。第３、ＣＰＵがノンキャッシャブ
ル（noncachable)動作をキャッシュ制御器に要求する際
に、スヌープ回路５０が状態更新を必要とする場合であ
る。前記第２および第３の場合にはスナックを発生させ
て他のリクェストを再試しさせることもできるが、性能
の側面からＣＰＵを再試しさせた方が一層有利である。
【００２４】
【発明の効果】以上のように、本発明はタイコンシステ
ムにおいて、各プロセッサーボードに位置したキャッシ
ュメモリとメインメモリ間のキャッシュコヒーレンスを
保障してシステムの信頼性を向上させ、変更されたイリ
ノイプロトコルを適用しバス使用上の効率的な内部仲裁
を可能にする高速のデバイスに具現してシステムの性能
を向上させる効果がある。特に、タイコンバスから提供
されるスナック信号を利用して信号線の追加なくキャッ
シュ制御器とスヌープ制御器の動作をより知能的に制御
できる。
【図面の簡単な説明】
【図１】本発明によるスヌープ回路の機能を説明するた
めに示したマルチプロセッサーシステムのブロック図で
ある。
【図２】本発明によるスヌープ回路を示したブロック図
である。
【図３】図２に示したスヌープ制御器が遂行するライト
バック過程を示したフローチャートである。
【符号の説明】
１０1 〜１０n プロセッサボード ２０ メインメモリ ３０ システムバス ４０ 入出力プロセッサ ５０ スヌープ回路 ５２ アドレスタグメモリ ５３ 状態タグメモリ ５４ 比較器 ５５ 比較部 ５６ スループ制御器

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 ローカルバスを通じて連結される中央処
    理装置とキャッシュメモリとこれを制御するキャッシュ
    制御器とを有する複数のプロセッサーボードと、メイン
    メモリと、前記プロセッサーボードとメインメモリとを
    連結するシステムバスと、前記プロセッサーボード上に
    位置して前記メインメモリと前記キャッシュメモリの間
    にデータコヒーレンスを維持するスヌープ回路とを含む
    マルチプロセッサーシステムにおいて、 所属されたプロセッサーボード内のキャッシュメモリの
    アドレスを貯蔵し、他のリクェスト（ＣＰＵ又はキャッ
    シュ制御器）により前記システムバス上で駆動されるア
    ドレスを受信して、前記貯蔵されたアドレスと比べてマ
    ッチされればアドレスマッチ信号を出力するアドレスタ
    グメモリと、 前記マッチされたアドレスのデータ状態を貯蔵する状態
    タグメモリと、 前記他のリクェストが駆動するアドレスと前記スヌープ
    制御器が駆動するアドレスとを比較する第１比較器と、 前記中央処理装置がバス動作をする初期に駆動されるア
    ドレスをラッチし、所定時間の間隔でシステムバス上の
    アドレスをモニターして前記ラッチされたアドレスと比
    較する第２比較部と、 前記第１比較器の出力を入力して前記他のリクェストと
    スヌープ制御器が駆動するアドレスがマッチされたか否
    かを判断し、第２比較部の出力を入力して特定のリクェ
    ストが要求したバス動作完了前に他のリクェストにより
    同じアドレスに対するバス動作を駆動するか否かを判断
    し、前記判断された結果および前記アドレスマッチ信号
    に応じて前記システムバス上に所定のキャッシュコヒー
    レンス信号を出力し、ライトバックのための第１制御信
    号、状態更新のための第２制御信号、データバッファー
    を制御するための第３制御信号および前記中央処理装置
    の再試しのための第４制御信号をローカルバス上に出力
    し前記状態タグメモリのデータを参照あるいは更新する
    前記スヌープ制御器とを具備したことを特徴とするマル
    チプロセッサーシステム。
  2. 【請求項２】 前記スヌープ制御器は、前記コヒーレン
    ス信号として前記複数のプロセッサーによりキャッシュ
    データが共有されていることを示す共有信号と、前記メ
    インメモリと前記キャッシュメモリのデータが一致しな
    いことを示すダーティ信号と、他のプロセッサーボード
    のスヌープ制御器に現システムバス上の動作が遂行され
    得ないことを知らせるスナック信号とを出力することを
    特徴とする請求項１項記載のマルチプロセッサーシステ
    ムのスヌープ回路。
  3. 【請求項３】前記状態タグメモリは、データ状態の種類
    として共有，ダーティ，有効および無効を使用すること
    を特徴とする請求項１項記載のマルチプロセッサーシス
    テムのスヌープ回路。
JP6326220A 1994-04-11 1994-12-27 マルチプロセッサーシステムのスヌープ回路 Pending JPH07281955A (ja)

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