KR100544871B1 - 듀얼 라이트 백 버퍼_ - Google Patents

듀얼 라이트 백 버퍼_ Download PDF

Info

Publication number
KR100544871B1
KR100544871B1 KR1019980060259A KR19980060259A KR100544871B1 KR 100544871 B1 KR100544871 B1 KR 100544871B1 KR 1019980060259 A KR1019980060259 A KR 1019980060259A KR 19980060259 A KR19980060259 A KR 19980060259A KR 100544871 B1 KR100544871 B1 KR 100544871B1
Authority
KR
South Korea
Prior art keywords
buffer
signal
merge
multiplexer
address
Prior art date
Application number
KR1019980060259A
Other languages
English (en)
Other versions
KR20000043835A (ko
Inventor
김현일
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR1019980060259A priority Critical patent/KR100544871B1/ko
Publication of KR20000043835A publication Critical patent/KR20000043835A/ko
Application granted granted Critical
Publication of KR100544871B1 publication Critical patent/KR100544871B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/06—Address interface arrangements, e.g. address buffers

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Memory System Of A Hierarchy Structure (AREA)

Abstract

본 발명은 듀얼 라이트 백 버퍼에 관한 것으로, 종래에는 메모리 라이트 예측기능이 없어서 메모리 액세스가 많이 걸리고, 버퍼 사이즈를 초과하는 버스트 액세스시 버퍼 플러시 타임을 필요로 하는 문제점이 있다. 따라서 본 발명은 이전 어드레스와 현재 어드레스를 비교하여 그 비교신호(Read Flush, Write Flush)를 출력시키는 어드레스 비교기(10)와, 상기 어드레스 비교기(10)에서 발생되는 비교신호에 따라 버퍼 스와핑신호(SWAPBUF)를 발생시키는 오아게이트(20)와, 상기 오아게이트(20)에서 발생되는 신호에 따라 현재의 머지신호 또는 인버터(30)를 통해 반전된 머지신호를 선택하여 출력시키는 제1멀티플렉서(MUX1)와, 상기에서 출력되는 신호에 일시적으로 저장하는 디플립플롭(D-FF)과, 상기 디플립플롭(D-FF)에서 출력하는 머지 신호에 따라 라이트할 데이터를 제1버퍼(BUFFER0) 또는 제2버퍼(BUFFER1)에 선택하여 제공하도록 한 제2멀티플렉서(MUX2)와, 상기 디플립플롭(D-FF)에서 출력하는 머지신호를 반전시키는 인버터(40)와, 상기 인버터(40)를 통해 출력되는 신호에 따라 상기 제1버퍼(BUFFER0) 또는 제2버퍼(BUFFER1)에 저장된 데이터를 선택하여 메모리에 라이트하기 위한 제3멀티플렉서(MUX3)로 구성하여, 어드레스 히트/미스에 의하여 자동으로 버퍼를 스와핑할 수 있으며, 버퍼 머지와 라이트 백이 함께 일어날 수 있도록 하여 버퍼 플러시 타임이 필요없도록 한 것이다.

Description

듀얼 라이트 백 버퍼
본 발명은 어드레스 비교기를 이용하여 메모리 액세스 횟수를 줄일 수 있도록 한 듀얼 라이트 백 버퍼에 관한 것으로, 특히 어드레스 히트/미스에 의하여 자동으로 버퍼를 교체할 수 있도록 하여 버퍼 플러시 타임이 따로 필요없도록 한 듀얼 라이트 백 버퍼에 관한 것이다.
종래에는 메인 시스템에서 라이트 버퍼를 선택한 후 버퍼 머지 인에이블신호를 제공하면, 상기 라이트 버퍼에 입력되는 라이트 데이터가 머지(MERGE)된다.
이렇게 라이트 데이터가 라이트 버퍼에 머지된 상태에서, 상기 메인 시스템 에서 다시 라이트 백 제어신호를 공급하면, 상기 라이트 버퍼는 머지된 데이터를 메모리로 라이트한다.
이때 머지될 라이트 버퍼는 항상 공백상태(EMPTY)이어야 하며, 그렇지 않은 경우에는 버퍼 플러시(FLUSH)가 완료될 때 까지 대기상태로 있는다.
즉, 라이트 플러시가 완료된 후에 라이트 버퍼 머지가 발생된다.
상기 라이트 버퍼가 대기상태로 있을 때 메인 시스템은 대기신호(WAIT SIGNAL)를 제공한다.
그러나, 상기에서와 같은 종래기술에서, 메모리 라이트 예측 기능이 없어서 많은 메모리 액세스를 줄일 수 없으며, 버퍼 사이즈를 초과하는 버스트 액세스시 버퍼 플래시 타임을 필요로 하는 문제점이 있다.
따라서 상기에서와 같은 종래의 문제점을 해결하기 위한 본 발명의 목적은 어드레스 비교기를 이용하여 메모리 액세스 횟수를 줄일 수 있도록 한 듀얼 라이트 백 버퍼를 제공함에 있다.
본 발명의 다른 목적은 라이트 백 버퍼를 자동으로 스와핑(SWAPPING)이 가능하도록 한 듀얼 라이트 백 버퍼를 제공함에 있다.
본 발명의 또 다른 목적은 버퍼 머지(BUFFER MERGE)와 라이트 백(WRITE BACK) 동작을 함께 구동시킬 수 있도록 하여 버퍼 플러시 타임이 필요없도록 한 듀얼 라이트 백 버퍼를 제공함에 있다.
상기 목적을 달성하기 위한 본 발명은 이전 어드레스와 현재 어드레스를 비교하고 그에따른 비교신호를 출력시키는 어드레스 비교기와, 상기 어드레스 비교기에서 발생되는 신호에 따라 버퍼 스와핑신호를 발생시키는 오아게이트와, 상기 오아게이트에서 발생되는 신호에 따라 현재의 머지신호 또는 인버터를 통해 반전된 머지신호를 선택하여 출력시키는 제1멀티플렉서와, 상기 제 1 멀티플렉서에서 출력되는 신호를 일시적으로 저장하는 디플립플롭과, 상기 디플립플롭에서 출력하는 머지 신호에 따라 라이트할 데이터를 제1버퍼 또는 제2버퍼에 선택하여 제공하도록 한 제2멀티플렉서와, 상기 디플립플롭에서 출력하는 머지신호를 반전시키는 인버터와, 상기 인버터를 통해 출력되는 신호에 따라 상기 제1버퍼 또는 제2버퍼에 저장된 데이터를 선택하여 메모리에 라이트하기 위한 제3멀티플렉서로 구성된 것을 특징으로 한다.
이하, 첨부한 도면에 의거하여 상세히 살펴보면 다음과 같다.
도 1은 본 발명 듀얼 라이트 백 버퍼 회로에 대한 구성도로서, 이에 도시한 바와같이, 이전 어드레스와 현재 어드레스를 비교하여 그 비교신호(Read Flush, Write Flush)를 출력시키는 어드레스 비교기(10)와, 상기 어드레스 비교기(10)에서 발생되는 비교신호에 따라 버퍼 스와핑신호(SWAPBUF)를 발생시키는 오아게이트(20)와, 상기 오아게이트(20)에서 발생되는 신호에 따라 현재의 머지신호 또는 인버터(30)를 통해 반전된 머지신호를 선택하여 출력시키는 제1멀티플렉서(MUX1)와, 상기에서 출력되는 신호에 일시적으로 저장하는 디플립플롭(D-FF)과, 상기 디플립플롭(D-FF)에서 출력하는 머지 신호에 따라 라이트할 데이터를 제1버퍼(BUFFER0) 또는 제2버퍼(BUFFER1)에 선택하여 제공하도록 한 제2멀티플렉서(MUX2)와, 상기 디플립플롭(D-FF)에서 출력하는 머지신호를 반전시키는 인버터(40)와, 상기 인버터(40)를 통해 출력되는 신호에 따라 상기 제1버퍼(BUFFER0) 또는 제2버퍼(BUFFER1)에 저장된 데이터를 선택하여 메모리에 라이트하기 위한 제3멀티플렉서(MUX3)로 구성한다.
이와같이 구성된 본 발명의 동작 및 작용 효과에 대하여 상세히 설명하면 다음과 같다.
먼저, 외부로 부터 입력되는 데이터를 메모리에 저장하고자 할 경우, 이전 어드레스(PREVIOUS ADDRESS)와 현재 어드레스(CURRENT ADDRESS)를 어드레스 비교기(10)에서 비교한다.
비교 결과, 이전 어드레스와 현재 어드레스가 같으면 히트(HIT)가 되어 스와핑이 일어나지 않은 상태에서 머지가 되도록 한다.
즉, 이전 어드레스와 현재 어드레스가 같으면 어드레스 비교기(10)는 로우상태의 히트신호를 출력하므로 오아게이트(20)는 로우상태의 버퍼 스와핑신호(SWAPBUF)를 제1멀티플렉서(MUX1)로 제공한다.
그러면 상기 제1멀티플렉서(MUX1)는 현재의 머지(Merge)값과 인버터(30)를 통해 반전되어 입력되는 머지값중에서 그대로 입력되는 현재의 머지값을 선택하여 디플립플롭(D-FF)으로 제공한다.
그러면 디플립플롭(D-FF)은 제1멀티플렉서(MUX1)를 통해 입력된 데이터를 래치하고 있다가 그 래치된 값을 머지 데이터로 출력한다.
상기 디플립플롭(D-FF)에서 출력되는 머지 데이터가 0인 경우에는 제2멀티플렉서(MUX2)는 외부로 부터 입력되는 라이트 데이터를 제1버퍼(BUFFER0)에 저장하고, 머지 데이터가 1인 경우에는 제2버퍼(BUFFER1)에 저장한다.
이때 인버터(40)는 디플립플롭(D-FF)의 출력을 반전시켜 제3멀티플렉서(MUX3)로 제공한다.
그러면 상기 제3멀티플렉서(MUX3)는 제2멀티플렉서(MUX2)가 제1버퍼(BUFFER0)에 데이터를 저장하면, 제2버퍼(BUFFER1)로 부터 데이터를 읽어들여 메모리에 라이트하고, 제2멀티플렉서(MUX2)가 제2버퍼(BUFFER1)에 데이터를 저장하면 제1버퍼(BUFFER0)로 부터 데이터를 읽어들여 메모리에 저장한다.
그리고, 어드레스 비교기(10)에서 이전 어드레스와 현재 어드레스를 비교하여 다르면 라이트 플러시(WRITE FLUSH) 상태가 된다.
따라서 오아게이트(20)는 하이상태의 버퍼 머지신호(SWAPBUF)를 제1멀티플렉서(MUX1)로 제공한다.
그러면 상기 제1멀티플렉서(MUX1)는 인버터(30)를 통해 반전되어 입력되는 머지값의 데이터를 선택하여 디플립플롭(D-FF)으로 제공한다.
그러면 디플립플롭(D-FF)은 제1멀티플렉서(MUX1)를 통해 입력된 데이터를 래치하고 있다가 그 래치된 값을 머지 데이터로 하여 제2멀티플렉서(MUX2)로 제공함과 아울러 인버터(40)를 통해서는 제3멀티플렉서(MUX3)로 제공한다.
이에따라 제2멀티플렉서(MUX2)와 제3멀티플렉서(MUX3)는 이전 어드레스와 현재 어드레스가 같아 히트(HIT)된 상태와는 반대로 동작한다.
반대로 메모리로 부터 데이터를 읽어들이고자 할 경우에 대하여 살펴보면 다음과 같다.
어드레스 비교기(10)에서 이전 어드레스와 현재 어드레스를 비교하여 같으면(HIT 상태), 상기 어드레스 비교기(10)는 리드 플러시신호(Read Flush)를 오아게이트(20)로 제공한다.
그러면 상기 오아게이트(20)는 하이상태의 버퍼 스와핑신호(SWAPBUF)를 제1멀티플렉서(MUX1)로 제공한다.
이 경우 메모리에 데이터를 라이트할 경우의 라이트 플러시 동작과 동일하게 동작한다.
그리고, 어드레스 비교기(10)를 통해 이전 어드레스와 현재 어드레스가 다를 경우 로우상태의 신호를 오아게이트(20)로 출력한다.
따라서 상기 오아게이트(20)는 로우상태의 버퍼 스와핑신호(SWAPBUF)를 제1멀티플렉서(MUX1)로 제공한다.
이 경우 메모리에 데이터를 라이트할 경우 이전 어드레스와 현재 어드레스가 같을 경우와 동일하게 동작한다.
이와같은 동작에 의해 어드레스 예측이 가능하므로 메모리 액세스 횟수를 줄일 수 있다.
그리고, 어드레스 히트/미스(MISS)에 의하여 자동으로 버퍼를 스와핑할 수 있다.
따라서, 본 발명은 어드레스 비교기를 이용하여 메모리 액세스 횟수를 줄일 수 있고, 어드레스 히트/미스에 의하여 자동으로 버퍼를 스와핑할 수 있으며, 버퍼 머지와 라이트 백이 함께 일어날 수 있도록 하여 버퍼 플러시 타임이 필요없도록 한 효과가 있다.
도 1은 본 발명 듀얼 라이트 백 버퍼에 대한 회로 구성도.
*** 도면의 주요부분에 대한 부호의 설명 ***
10 : 어드레스 비교기 20 : 오아게이트
30 : 디플립플롭 40,50 : 인버터
UX : 멀티플렉서 BUFFER : 버퍼

Claims (1)

  1. 이전 어드레스와 현재 어드레스를 비교하여 그 비교신호(Read Flush, Write Flush)를 출력시키는 어드레스 비교기(10)와, 상기 어드레스 비교기(10)에서 발생되는 비교신호에 따라 버퍼 스와핑신호(SWAPBUF)를 발생시키는 오아게이트(20)와, 상기 오아게이트(20)에서 발생되는 신호에 따라 현재의 머지신호 또는 인버터(30)를 통해 반전된 머지신호를 선택하여 출력시키는 제1멀티플렉서(MUX1)와, 상기 제 1 멀티플렉서에서 출력되는 신호를 일시적으로 저장하는 디플립플롭(D-FF)과, 상기 디플립플롭(D-FF)에서 출력하는 머지 신호에 따라 라이트할 데이터를 제1버퍼(BUFFER0) 또는 제2버퍼(BUFFER1)에 선택하여 제공하도록 한 제2멀티플렉서(MUX2)와, 상기 디플립플롭(D-FF)에서 출력하는 머지신호를 반전시키는 인버터(40)와, 상기 인버터(40)를 통해 출력되는 신호에 따라 상기 제1버퍼(BUFFER0) 또는 제2버퍼(BUFFER1)에 저장된 데이터를 선택하여 메모리에 라이트하기 위한 제3멀티플렉서(MUX3)로 구성된 것을 특징으로 하는 듀얼 라이트 백 버퍼.
KR1019980060259A 1998-12-29 1998-12-29 듀얼 라이트 백 버퍼_ KR100544871B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019980060259A KR100544871B1 (ko) 1998-12-29 1998-12-29 듀얼 라이트 백 버퍼_

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980060259A KR100544871B1 (ko) 1998-12-29 1998-12-29 듀얼 라이트 백 버퍼_

Publications (2)

Publication Number Publication Date
KR20000043835A KR20000043835A (ko) 2000-07-15
KR100544871B1 true KR100544871B1 (ko) 2006-03-31

Family

ID=19567091

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980060259A KR100544871B1 (ko) 1998-12-29 1998-12-29 듀얼 라이트 백 버퍼_

Country Status (1)

Country Link
KR (1) KR100544871B1 (ko)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950020134A (ko) * 1993-12-18 1995-07-24 이헌조 멀티 프로세서 시스템의 캐쉬 메모리 제어장치
KR950029941A (ko) * 1994-04-11 1995-11-24 김광호 멀티프로세서 시스템의 스누프회로

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950020134A (ko) * 1993-12-18 1995-07-24 이헌조 멀티 프로세서 시스템의 캐쉬 메모리 제어장치
KR950029941A (ko) * 1994-04-11 1995-11-24 김광호 멀티프로세서 시스템의 스누프회로

Also Published As

Publication number Publication date
KR20000043835A (ko) 2000-07-15

Similar Documents

Publication Publication Date Title
US6249480B1 (en) Fully synchronous pipelined ram
KR0123239B1 (ko) 선입선출방식(fifo) 메모리
JP2538067B2 (ja) 条件書き込み手段を有するランダム・アクセス・メモリ回路
US5778432A (en) Method and apparatus for performing different cache replacement algorithms for flush and non-flush operations in response to a cache flush control bit register
JPH04233825A (ja) プログラマブル論理装置、この装置で使用する回路ブロック、及び前記装置への入力が論理機能で使用されるかどうかを決定する方法
JPH0612863A (ja) デュアルポートｄｒａｍ
JPH0395650A (ja) キャシュ動作不能アドレスランダムアクセスメモリ
US5442775A (en) Two clock microprocessor design with stall
KR100242453B1 (ko) 반도체 장치
KR100544871B1 (ko) 듀얼 라이트 백 버퍼_
US20060242364A1 (en) Semiconductor storage device and cache memory
KR0155178B1 (ko) 정보 처리 장치
KR100301653B1 (ko) 고속 엠티 플래그 발생기
KR19990023975A (ko) 버스트 모드형 반도체 메모리장치
KR940001590B1 (ko) 블럭읽기 및 쓰기에서의 메모리 엑세스 시간 단축장치 및 방법
US6079623A (en) Apparatus for mapping memory PCMCIA cards into I/O window address space to select an internal register and perform read and write operations using an index mechanism
US5557760A (en) Integrated circuit data processor including a control pin for deactivating the driving of a data bus without deactivating that of an address bus
KR0135671B1 (ko) 리드 모디파이 라이트 동작 회로
JPH064398A (ja) 情報処理装置
JPH086896A (ja) データ処理装置
JP3729832B2 (ja) キャッシュメモリ装置
EP0896278A1 (en) Semiconductor apparatus having internal cache memory
KR100208794B1 (ko) 레지스터 공유회로
KR100253796B1 (ko) 8 웨이 씨피유 시스템의 동질성 유지 필터
KR940006830B1 (ko) Pc/at의 주사기와 글로버메모리 제어 시스템

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
N231 Notification of change of applicant
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121210

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20131217

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20141222

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee