JPH09128346A - 階層バスシステム - Google Patents

階層バスシステム

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Publication number
JPH09128346A
JPH09128346A JP7285829A JP28582995A JPH09128346A JP H09128346 A JPH09128346 A JP H09128346A JP 7285829 A JP7285829 A JP 7285829A JP 28582995 A JP28582995 A JP 28582995A JP H09128346 A JPH09128346 A JP H09128346A
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JP
Japan
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bus
transaction
bridge
cache
state
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Application number
JP7285829A
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English (en)
Inventor
Toshihisa Kamemaru
敏久 亀丸
Hiroaki Yasunaga
裕明 安永
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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Abstract

(57)【要約】 【課題】 マルチプロセッサシステムにおいて、システ
ムに接続可能なＣＰＵの数を増加させる。 【解決手段】 ＣＰＵ１０〜１２は上位バス２０を介し
てバスブリッジ３０に接続され、ＣＰＵ１３〜１５は上
位バス２２を介してバスブリッジ３２に接続される。バ
スブリッジ３０及び３２とが下位バス４０を介してメイ
ンメモリ５０及びＩ／Ｏ装置５２が接続される。バスブ
リッジ３０及び３２にはそれぞれ上位のＣＰＵ１０〜１
２及び１３〜１５によって共有されるブリッジキャッシ
ュ３１及び３３が接続される。上位バス２０及び２２は
スプリットバスであり、ＣＰＵ１０〜１５はスプリット
対応可能となっている。この構成によれば、階層化によ
り接続可能なＣＰＵ数が増えるとともに、ブリッジキャ
ッシュの採用及び上位バスのスプリットバス化により、
階層化に伴うスループットやレイテンシの劣化を防止す
ることができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、複数のプロセッサ
及びメモリを含むマルチプロセッサシステムにおける階
層的なバスシステムに関する。
【０００２】
【従来の技術】情報処理システムの処理能力に対する要
求の増大に伴い、１つのプロセッサでは能力的に不足す
る場合が出てきている。このような問題に対処するた
め、複数のプロセッサを連結して並列動作させるマルチ
プロセッサ方式のシステムが研究・開発されている。
【０００３】マルチプロセッサシステムにおけるプロセ
ッサの結合方式としては従来より様々な方式が考案され
ているが、実現の容易さや実行するプログラムのプログ
ラミングの容易さなどの理由から、近年ではバス共有型
の密結合マルチプロセッサ方式が多く採用されている。
図２０は、バス共有型の密結合マルチプロセッサシステ
ムを示す概略図である。図２０のシステムでは、複数の
ＣＰＵ１０〜１２を、バス９０を介してメインメモリ５
０やＩ／Ｏ装置５２に共通接続している。
【０００４】
【発明が解決しようとする課題】マルチプロセッサシス
テムにおいて性能の向上を図る場合、プロセッサ（ＣＰ
Ｕ）の並列数を増やすという方法が考えられるが、バス
共有型の場合、１本のバスに接続し得るＣＰＵの数には
物理的な制限があった。すなわち、１本のバス上に接続
するＣＰＵの数を増やすと信号線の電気的な容量負荷の
増大や信号線の長さの増加によって反射等の問題が発生
するので、バス共有型でしかも各ＣＰＵを高速動作させ
ようとした場合、並列可能なＣＰＵの数には制限があっ
た。また、ＣＰＵ数の増加は、いわゆるバスコンテンシ
ョンの問題を引き起こすため、この点からもＣＰＵ数は
制限されていた。
【０００５】本発明は、このような問題を解決するため
になされたものであり、多数のＣＰＵを並列可能な階層
バスシステムを提供することを目的とする。
【０００６】
【課題を解決するための手段】前述の目的を達成するた
めに、本発明に係る階層バスシステムは、複数のプロセ
ッサとそれらプロセッサによって共有されるメインメモ
リとを含む階層バスシステムにおいて、前記プロセッサ
を複数個ずつ上位バスにて相互に接続し、各上位バスご
とに、当該上位バスに接続されるプロセッサによって共
有されるブリッジキャッシュを有するバスブリッジを設
け、各バスブリッジを下位バスにて相互に接続し、この
下位バスに前記メインメモリを接続し、前記プロセッサ
をスプリット対応可能とし、前記プロセッサから上位バ
スに発行されたトランザクションを前記バスブリッジに
てスプリット処理することを特徴とする。
【０００７】この構成では、まず第１に、プロセッサと
メインメモリとの間が上位バス及び下位バスからなる階
層的なバス構成となっているため、各上位バスに接続さ
れるプロセッサの数が限られる場合でも、上位バスの数
を増やすことによりシステム全体として多数のプロセッ
サを接続することができる。
【０００８】第２に、この構成では、各バスブリッジに
対して当該バスブリッジの上位バスに接続されるプロセ
ッサによって共有されるブリッジキャッシュを設けたこ
とにより、プロセッサから発行されたトランザクション
の要求データがブリッジキャッシュに存在する場合に
は、下位バスを介してメインメモリを読みに行く必要が
なくなるため、下位バスのバス負荷を低減し、下位バス
のスループットを向上させることができるとともに、プ
ロセッサがトランザクションに対するレスポンスを得る
までの遅れ時間（レイテンシ）を短くすることができ
る。
【０００９】第３に、この構成では、上位バスをスプリ
ットバスとしたことにより、上位バスのスループットを
向上させることができる。ここでスプリットとは、トラ
ンザクション発行のサイクルとそのトランザクションに
対する応答のサイクルとを分割可能とし、その間にトラ
ンザクション発行元のプロセッサにバス使用権を放棄さ
せ、他のバスマスタがトランザクションを発行できるよ
うにする方式である。
【００１０】プロセッサのトランザクションの要求デー
タがブリッジキャッシュに存在しない場合、下位バスに
トランザクションを転送してメインメモリや他のクラス
タのキャッシュを読みに行く必要がある。この場合にお
いて、下位バスからの応答を待つ間、そのトランザクシ
ョンを発したプロセッサが上位バスを占有していると、
上位バスのスループットが低下してしまう。これに対し
て、本発明の構成では、プロセッサのトランザクション
の要求データがブリッジキャッシュに存在せず下位バス
にトランザクションを転送する必要がある場合には、そ
のトランザクションをスプリットすることができるの
で、その間上位バスに他のトランザクションを発行する
ことができ、全体として上位バスのスループットを向上
させることができる。
【００１１】また、本発明は、さらに上位バス上のプロ
セッサが、それぞれ自分専用のプロセッサキャッシュを
有する場合において、プロセッサキャッシュ及びブリッ
ジキャッシュは各キャッシュブロックのステートを記憶
するステート記憶手段をそれぞれ有し、プロセッサ及び
バスブリッジは自らが有するプロセッサキャッシュ又は
ブリッジキャッシュのステート記憶手段を制御するステ
ート制御手段をそれぞれ有し、プロセッサキャッシュの
各キャッシュブロックの取り得るステートを、ブリッジ
キャッシュの対応キャッシュブロックのステートに基づ
いて制約することにより、ブリッジキャッシュとこのブ
リッジキャッシュの上位のプロセッサキャッシュとのマ
ルチレベル包含性を維持することを特徴とする。
【００１２】この構成では、プロセッサキャッシュ及び
ブリッジキャッシュのそれぞれに各キャッシュブロック
のステートを記憶するステート記憶手段を設け、このス
テート記憶手段に記憶されたステートを用いてトランザ
クションの制御を行う。ステート記憶手段における各ス
テートは、ステート制御手段によって制御する。ここ
で、この構成では、プロセッサキャッシュの各キャッシ
ュブロックの取り得るステートをブリッジキャッシュの
対応キャッシュブロックのステートに基づいて制約する
ことにより、ブリッジキャッシュとこのブリッジキャッ
シュの上位のプロセッサキャッシュとのマルチレベル包
含性を維持する。この結果、プロセッサキャッシュとブ
リッジキャッシュとメインメモリとのキャッシュコンシ
ステンシを保つことができる。しかも、プロセッサキャ
ッシュとブリッジキャッシュとの間でマルチレベル包含
性を維持することにより、キャッシュコンシステンシ維
持のためのバスブリッジの構成を比較的簡単なものとす
ることができる。
【００１３】また、本発明は、バスブリッジに対してブ
リッジキャッシュのエビクション対象のキャッシュブロ
ックのデータを格納するバッファ手段を設け、エビクシ
ョン判定手段にてエビクションが必要と判定されると、
ブリッジキャッシュのエビクション対象のキャッシュブ
ロックのデータを前記バッファ手段に退避させたのちブ
リッジキャッシュの当該キャッシュブロックを用いて上
位バスからのトランザクションに対する処理を実行し、
前記バッファ手段に退避したデータを用いてライトバッ
ク処理を行うことを特徴とする。
【００１４】この構成では、まずバスブリッジが上位バ
スからトランザクションを受け取った場合、エビクショ
ン判定手段によって当該トランザクションのアドレスに
対応するブリッジキャッシュのキャッシュブロックをエ
ビクションする必要があるか否かを判定する。この判定
の結果エビクションが必要と判定された場合、バスブリ
ッジは、ブリッジキャッシュの当該エビクション対象の
キャッシュブロックをバッファ手段に書き込む。この結
果、当該エビクション対象のキャッシュブロックのデー
タのライトバック処理はバッファ手段に書き込まれたデ
ータによって行うことができるので、ブリッジキャッシ
ュの当該エビクション対象のキャッシュブロックのデー
タを確保しておく必要がなくなる。したがって、当該キ
ャッシュブロックは上位バスからのトランザクションに
よって使用可能な状態となるので、バスブリッジは、ラ
イトバック処理の終了を待たずに当該キャッシュブロッ
クを用いて上位バストランザクションに対する処理を進
行することができる。
【００１５】このように、本構成によれば、トランザク
ションに対する処理をエビクションに先行して行うこと
ができるため、プロセッサが最初にトランザクションを
発行してからそのトランザクションが完結するまでの時
間を大幅に短縮することができる。
【００１６】なお、本構成において、さらにエビクショ
ン判定に応じてバスブリッジから上位バスに発行したイ
ンバリデートトランザクションに対して、上位バスのプ
ロセッサから当該エビクション対象のキャッシュブロッ
クのデータがライトバックされてきた場合に、プロセッ
サからライトバックされてきたデータによって前記バッ
ファ手段に格納されているデータを更新する構成とする
こともできる。この構成によれば、当該バスブリッジの
上位のプロセッサに当該エビクション対象のキャッシュ
ブロックの最新のデータが存在する場合に、この最新の
データはバスブリッジのバッファ手段に書き戻されるの
で、バスブリッジにおけるライトバックにおいては、そ
の最新データをバッファ手段からメインメモリに書き戻
すことができる。
【００１７】また、本発明は、バスブリッジが、当該バ
スブリッジにおいてスプリット中のトランザクションの
有無を示すスプリットフラグ手段と、上位バスから受け
取ったトランザクションの種類がキャッシュブロックを
使用する種類であるか否かを判定するトランザクション
判定手段と、上位バスから受け取ったトランザクション
のリトライの要否を判定するリトライ判定手段であっ
て、前記スプリットフラグ手段がスプリット中のトラン
ザクションが有ることを示し、かつ上位バスから受け取
ったトランザクションが前記トランザクション判定手段
によってキャッシュブロックを使用する種類であると判
定された場合にリトライが必要と判定するリトライ判定
手段と、前記リトライ判定手段によってリトライが必要
と判定されたときに、上位バスに対して前記トランザク
ションについてのリトライ信号を出力するリトライ出力
手段とを有し、前記上位バスのトランザクションを発行
したプロセッサは、バスブリッジからリトライ信号を受
け取った場合に、当該トランザクションをいったん終了
し、所定時間後に前記トランザクションを再発行するこ
とを特徴とする。
【００１８】この構成において、スプリット中とは、バ
スブリッジが上位バスからのトランザクションをスプリ
ットしてから、当該トランザクションの発行元のプロセ
ッサに対してスプリット応答が完了するまでの間のこと
をいう。この構成では、バスブリッジがあるトランザク
ションについてスプリット中の間に別のトランザクショ
ンを受け取った場合、当該別のトランザクションがキャ
ッシュブロックを使用するかしないかを判定し、使用す
ると判定される場合にのみ当該別のトランザクションを
リトライさせる。そして、キャッシュブロックを使用し
ない種類のトランザクションについては、リトライさせ
ずにそのまま処理を行う。したがって、バスブリッジに
起因するリトライの発生頻度の増大を防止し、システム
全体としての処理効率を高めることができる。
【００１９】また、本発明は、バスブリッジが、当該バ
スブリッジにおいてスプリット中のトランザクションが
使用するキャッシュブロックのアドレス情報を記憶する
スプリット情報記憶手段と、上位バスから受け取ったト
ランザクションのアドレスと前記スプリット情報記憶手
段に記憶されたアドレス情報とを比較し、上位バスから
受け取ったトランザクションがスプリット中のトランザ
クションの使用するキャッシュブロックを使用するか否
かを判定するアドレス判定手段と、上位バスから受け取
ったトランザクションのリトライの要否を判定するリト
ライ判定手段であって、前記アドレス判定手段において
上位バスから受け取ったトランザクションがスプリット
中のトランザクションの使用するキャッシュブロックを
使用すると判定された場合にリトライが必要と判定する
リトライ判定手段とを有し、前記上位バスのトランザク
ションを発行したプロセッサは、バスブリッジからリト
ライ信号を受け取った場合に、当該トランザクションを
いったん終了し、所定時間後に前記トランザクションを
再発行することを特徴とする。
【００２０】この構成では、スプリット情報記憶手段に
格納されたアドレス情報を用いることにより、バスブリ
ッジが受け取った上位バスからのトランザクションが現
在スプリット中のトランザクションの使用するキャッシ
ュブロックを使用するものか否かを判定することができ
る。そして、この構成では、上位バスからのトランザク
ションが、現在スプリット中のトランザクションの使用
するキャッシュブロックを使用すると判定された場合に
のみ、当該上位バスからのトランザクションのリトライ
を行う。したがって、この構成によれば、バスブリッジ
に起因するリトライの発生頻度が小さくなり、システム
全体としての処理効率を高めることができる。
【００２１】また、本発明は、前記バッファ手段を有す
る構成において、さらにバスブリッジが、上位バスから
受け取ったトランザクションのアドレスとバッファ手段
に退避中のキャッシュブロックのアドレスとを比較し、
当該トランザクションが退避中のキャッシュブロックに
対するトランザクションであるか否かを判定するアドレ
ス比較手段と、前記上位バスからのトランザクションが
退避中のキャッシュブロックに対するトランザクション
だと判定された場合に、当該トランザクションに対して
リトライが必要と判定するリトライ判定手段と、前記リ
トライ判定手段によってリトライが必要と判定されたと
きに、上位バスに対して前記トランザクションについて
のリトライ信号を出力するリトライ出力手段とを有し、
前記上位バスのトランザクションを発行したプロセッサ
は、バスブリッジからリトライ信号を受け取った場合
に、当該トランザクションをいったん終了し、所定時間
後に前記トランザクションを再発行することを特徴とす
る。
【００２２】この構成は、エビクション対象のキャッシ
ュブロックをブリッジキャッシュから一時的に退避して
おくためのバッファ手段を有するバスブリッジを用いる
システムに関するものである。バッファ手段に退避して
いるデータは、データの整合性を保つため他のトランザ
クションからは読み書きができない。したがって、バス
ブリッジが当該退避データに対する別のトランザクショ
ンを受け取った場合、当該トランザクションについてリ
トライを行う必要がある。そこで、本構成では、アドレ
ス比較手段によって、上位バスから受け取ったトランザ
クションのアドレスとバッファ手段に退避中のデータの
アドレスとを比較し、退避中のデータに対するトランザ
クションのみをリトライさせる。この構成によれば、バ
ッファ手段に退避中のデータに対するトランザクション
のみをリトライさせることができる。
【００２３】また、本発明は、バスブリッジが、上位バ
スから受け取ったトランザクションをスプリットして下
位バスにトランザクションを発行した場合において、当
該下位バスのトランザクションに対して下位バスからリ
トライ信号を受け取った場合には、前記上位バスに対し
てスプリット応答トランザクションを発行すると共に前
記上位バスのトランザクション発行元のプロセッサに対
してリトライ信号を出力し、前記トランザクション発行
元のプロセッサは、前記バスブリッジからのリトライ信
号を受信すると、前記トランザクションをいったん終了
し、所定時間後にリトライすることを特徴とする。
【００２４】この構成は、バスブリッジが、上位バスか
ら受け取ったトランザクションに対応して下位バスにト
ランザクションを発行した場合において、当該下位バス
・トランザクションに対して下位バスのエージェント
（例えばＩ／Ｏ装置）などからリトライ信号がバスブリ
ッジに返ってきた場合の処理に関する。すなわち、この
構成では、バスブリッジ自身が当該下位バス・トランザ
クションについてのリトライ処理を行うのではなく、バ
スブリッジからトランザクション発行元のプロセッサに
対してリトライ信号を発行し、そのプロセッサにリトラ
イ処理をさせる。この構成によれば、バスブリッジがリ
トライ処理のための特別の構成を持つ必要がなくなり、
バスブリッジの構成を簡単化することができる。
【００２５】また、本発明は、バスブリッジが、上位バ
ストランザクションが有するスプリット識別子に対して
下位バスにおいて当該バスブリッジに固有のブリッジ識
別子を付加することにより、下位バストランザクション
のスプリット識別子を生成するスプリット識別子拡張手
段を有し、上位バスから受け取った上位バストランザク
ションをスプリットして下位バスに下位バストランザク
ションを発行する場合に、前記スプリット識別子拡張手
段によって得られたスプリット識別子を下位バストラン
ザクションに付することを特徴とする。
【００２６】この構成において、上位バストランザクシ
ョンのスプリット識別子は、トランザクションの発行元
のプロセッサを識別するための識別子と当該プロセッサ
内においてトランザクションを識別するための識別子と
を含んでいるが、スプリット識別子のビット数が定まっ
ていれば識別可能なプロセッサの数、すなわちシステム
に接続可能なプロセッサの数も自ずと制限される。この
接続可能プロセッサ数の論理的制限を緩和するのが本構
成である。
【００２７】この構成では、バスブリッジにて上位バス
トランザクションをスプリットして下位バスにトランザ
クションを発行する場合には、上位バストランザクショ
ンに与えられたスプリット識別子に対してバスブリッジ
のブリッジ識別子を付加することにより拡張したスプリ
ット識別子を下位バストランザクションに与える。この
構成によれば、下位バストランザクションは、拡張され
たスプリット識別子に含まれるブリッジ識別子よりその
発行元のバスブリッジを特定することが可能となる。し
たがって、下位バストランザクションからバスブリッジ
が特定されれば、トランザクション発行元プロセッサは
そのバスブリッジの上位にあることになるので、別々の
上位バス上のプロセッサに同一のプロセッサ識別子を与
えたとしてもそれらを互いに識別することが可能とな
る。したがって、この構成によれば、プロセッサ識別子
の数に制限があっても、ブリッジ識別子を加えたことに
より、システム全体として識別可能なプロセッサの数を
増やすことができ、階層バスシステム全体に接続可能な
プロセッサ数を増やすことができる。
【００２８】また、本発明は、バスブリッジが、一方の
バスから受け取ったトランザクションのスプリット識別
子を所定ビット数のブリッジトランザクション識別子に
変換し、他方のバスにおいて当該バスブリッジに固有な
ブリッジ識別子に前記ブリッジトランザクション識別子
を付加することにより、他方のバスに発行するトランザ
クションに付与するスプリット識別子を生成するスプリ
ット識別子生成手段を有し、前記ブリッジトランザクシ
ョン識別子のビット数と前記ブリッジ識別子のビット数
との和は前記一方のバスにおけるスプリット識別子のビ
ット数に等しく、一方のバスから受け取ったトランザク
ションに対し他方のバスにトランザクションを発行する
必要がある場合には、当該他方のバスに発行するトラン
ザクションに対して前記スプリット識別子生成手段によ
って得られたスプリット識別子を当該他方のバスに発行
するトランザクションに付することを特徴とする。
【００２９】この構成では、バスブリッジが一方のバス
から受け取ったトランザクションも対応して他方のバス
にトランザクションを発行する際に当該他方のバスのト
ランザクションに与えるスプリット識別子を、前記一方
のバスのトランザクションのスプリット識別子と同ビッ
ト数とする。ここで、バスブリッジがトランザクション
に対して与えるスプリット識別子には、当該バスブリッ
ジのブリッジ識別子を含める。このため、バスブリッジ
は、一方のバスからのトランザクションのスプリット識
別子を所定ビット数のブリッジトランザクション識別子
に変換し、このブリッジトランザクション識別子と当該
バスブリッジのブリッジ識別子とを組み合わせることに
より、他方のバスへ発行するトランザクションのスプリ
ット識別子を生成する。ここで、ブリッジトランザクシ
ョン識別子のビット数は、スプリット識別子のビット数
からブリッジ識別子のビット数を減算した値である。な
お、この構成においては、一つのバスブリッジに対して
上位バスに対するブリッジ識別子と下位バスに対するブ
リッジ識別子が与えられ、各バスに対するブリッジ識別
子としては、当該バスにおいて当該バスブリッジを一意
的に識別できる値が与えられる。このような構成によれ
ば、下位バスにもプロセッサを接続することが可能にな
る。
【００３０】なお、この構成において、さらにスプリッ
ト識別子プロセッサ識別子とブリッジ識別子を同ビット
数にすれば、プロセッサとバスブリッジとを識別子に関
して等価として扱うことができるので、下位バスにプロ
セッサを接続したり、上位バスにバスブリッジを接続し
たりすることができ、システム構成の柔軟性を向上させ
ることができる。また、さらに、バスブリッジが付与可
能なブリッジトランザクション識別子が現在使用されて
いるか否かを管理する管理テーブルを用意し、この管理
テーブルを用いてブリッジトランザクション識別子を決
定することにより、ブリッジトランザクション識別子を
無駄なく割り当てることができる。
【００３１】また、本発明は、階層バスシステムにおい
てバスの物理的仕様及び論理的仕様を下位バスと上位バ
スとで共通としたことを特徴とする。
【００３２】この構成によれば、上位バスと下位バスと
の仕様を同一にすることにより、プロセッサ及びバスブ
リッジを上位バス及び下位バスのいずれにも接続するこ
とができるようになるので、システム構成のバリエーシ
ョンを広げることができる。
【００３３】また、本発明は、階層バスシステムにおい
て、下位バスを複数設け、これら各下位バスにそれぞれ
メインメモリを接続し、各上位バスに対して下位バスと
同数のバスブリッジを接続し、前記各上位バスと各下位
バスとを互いに１つのバスブリッジを介して接続したこ
とを特徴とする。
【００３４】この構成では、１つのプロセッサは、複数
のバスブリッジを介して複数のメインメモリに接続され
る。各メインメモリはそれぞれ別々の下位バスに接続さ
れているので、複数のメインメモリの総メモリサイズと
同じメモリサイズの一つのメインメモリを採用するシス
テム構成をとった場合に比べて、下位バスの付加を低減
することができ、下位バスのスループットを向上させる
ことができる。なお、この構成において、複数の下位バ
スのそれぞれに対してバスブリッジを設け、これらバス
ブリッジを介して前記各下位バスを１つのＩ／Ｏバスに
接続し、このＩ／ＯバスにＩ／Ｏ装置を接続すれば、必
要なＩ／Ｏ装置を各下位バスごとに設ける必要がなくな
り、システムの大規模化を防止することができる。
【００３５】
【発明の実施の形態】以下、本発明に係るマルチプロセ
ッサシステムの好適な実施形態を図面に基づいて説明す
る。
【００３６】実施形態１．図１は、本発明に係るマルチ
プロセッサシステムの全体的な構成の一例を示す概略構
成図である。
【００３７】図１において、ＣＰＵ１０〜１５は、２つ
のグループ（ＣＰＵ１０〜１２，ＣＰＵ１３〜１５）に
グループ分けされ、各グループごとに１本の上位バス２
０、２２に接続されている。
【００３８】各上位バス２０、２２は、それぞれバスブ
リッジ３０、３２に接続されている。各バスブリッジ３
０、３２は、それぞれキャッシュ（以下、ブリッジキャ
ッシュと呼ぶ）３１、３３を有している。ブリッジキャ
ッシュ３１は、上位バス２０上のＣＰＵ１０〜１２によ
って共有され、ブリッジキャッシュ３３は、上位バス２
２上のＣＰＵ１３〜１５によって共有される。このよう
に、複数のＣＰＵをグループ化して１つのバスブリッジ
（及びブリッジキャッシュ）に接続したものをクラスタ
と呼ぶ。各バスブリッジ３０、３２は、下位バス４０に
よって相互接続され、この下位バス４０にメインメモリ
５０及びＩ／Ｏ装置５２が接続される。なお、Ｉ／Ｏ装
置５２は１つとは限らず、複数接続することもできる。
【００３９】したがって、例えば、ＣＰＵ１１から上位
バス２０に発行されたトランザクションがリード（Ｒｅ
ａｄ）であった場合には、バスブリッジ３０は、ブリッ
ジキャッシュ３１をスヌープ（検索）し、この結果ブリ
ッジキャッシュ３１にヒットした場合は検索されたデー
タを上位バス２０に返し、ヒットしなかった場合には下
位バス４０にリード・トランザクションを発行する。
【００４０】図１の構成において、上位バス２０及び２
２はスプリットバスであり、ＣＰＵから発せられるメモ
リトランザクション（メインメモリのデータ内容につい
てのトランザクション）及びＩ／Ｏトランザクション
（Ｉ／Ｏ装置に対するトランザクション）の両方につい
てスプリット可能となっている。また、ＣＰＵ１０〜１
５は、スプリット対応可能なＣＰＵである。トランザク
ションをスプリットをするかしないかの判断はバスブリ
ッジ３０及び３２で行われる。
【００４１】ここで、トランザクションをスプリットし
た場合におけるシステム各部の動作について説明する。
上位バスに発せられたトランザクションをスプリットす
ると決定した場合、バスブリッジは、トランザクション
発行元のＣＰＵに対して、当該トランザクションをスプ
リットする旨の応答（「スプリット終了」と呼ぶ）を返
すとともに、下位バスに対して必要なトランザクション
を発行する。一方、スプリット終了信号を受け取った要
求元ＣＰＵは、いったん上位バスを解放し、下位バスか
らの応答を待つ。バスブリッジは、下位バスに発行した
トランザクションに対する他のバスブリッジやメインメ
モリなどからの応答が揃ったところで、トランザクショ
ン発行元ＣＰＵに対するスプリット応答トランザクショ
ンを生成し、上位バス上に発行する。そして、トランザ
クション発行元ＣＰＵがこのスプリット応答トランザク
ションを受け取ったところで、当該ＣＰＵが最初に発行
したトランザクションに対する一連の処理が終了する。
このように、本構成によれば、上位バスをスプリットバ
スとしたことにより、トランザクションをスプリットし
てからスプリット応答トランザクションが発行されるま
での間は上位バスが解放されているので、その間上位バ
スに他のトランザクションを発行することができる。
【００４２】このように、図１の構成によれば、まずＣ
ＰＵ１０〜１５とメインメモリ５０、Ｉ／Ｏ装置５２と
の間が階層的なバス構成となっているため、個々の上位
バス２０、２２に接続できるＣＰＵの数が少なくても、
システム全体として多数のＣＰＵを接続することができ
る。
【００４３】また、この構成では、ブリッジキャッシュ
３１、３３を設けたことにより、上位バス２０、２２の
トランザクションの要求データがブリッジキャッシュに
存在する場合には、メインメモリ５０を読みに行く必要
がなくなるため、下位バス４０のバス負荷が低減され、
この結果下位バス４０のスループットが向上する。ま
た、ＣＰＵが自らの発したトランザクションに対するレ
スポンスを得るまでのレイテンシも短くなる。
【００４４】さらに、この構成では、上位バス２０、２
２をスプリットバスとしたことにより、上位バスのスル
ープットを向上させることができる。すなわち、この構
成では、上位バス２０、２２のトランザクションを下位
バス４０に転送する必要がある場合には、そのトランザ
クションをスプリットすることができるので、その間上
位バス２０、２２に他のトランザクションを発行するこ
とができ、全体として上位バスのスループットを向上さ
せることができる。
【００４５】なお、図１の構成はあくまで一例であり、
上位バス及び下位バスには、物理的制約を満たす範囲内
であれば、ＣＰＵ及びバスブリッジをいくつでも接続す
ることができる。
【００４６】さて、図１の構成において、ＣＰＵ１０〜
１５にそれぞれ専用キャッシュ（以下、ＣＰＵキャッシ
ュと呼ぶ）を設けた場合を考える。このように各ＣＰＵ
に専用のＣＰＵキャッシュを設ければ、上位バス２０、
２２に発行されるトランザクションが少なくなるので、
上位バス２０、２２のスループットを向上させることが
できる。ただし、この場合には、ＣＰＵキャッシュ、ブ
リッジキャッシュ、及びメインメモリの間のデータの一
貫性（キャッシュ・コンシステンシ）を保つ必要があ
る。
【００４７】キャッシュ・コンシステンシを維持するた
めのプロトコルとしては、従来より様々な方式が提案さ
れているが、その代表的なものにＭＥＳＩプロトコルが
ある。ＭＥＳＩプロトコルは、ライトバック・キャッシ
ュのためのキャッシュ・コンシステンシ・プロトコルの
一つであり、各キャッシュブロックに対してＭ，Ｅ，
Ｓ，Ｉの４種類のいずれかのステート（状態）を与え、
キャッシュブロックの読み込み、書き換えの際にそのス
テートを一定の規則にしたがって制御することによりキ
ャッシュ・コンシステンシを維持する。
【００４８】ここで、Ｍ，Ｅ，Ｓ，Ｉの各ステートの示
す意味は以下の通りである。
【００４９】Ｍ(Modify)：そのブロックの更新されたデ
ータ（すなわち、そのブロックの最新のデータ）をその
キャッシュだけが持つ。
【００５０】Ｅ(Exclusive) ：そのブロックに関しメイ
ンメモリと同一内容のデータをそのキャッシュだけが持
つ。
【００５１】Ｓ(Shared)：そのブロックに関しメインメ
モリと同一内容のデータを持つが、他のキャッシュも当
該データを持っている可能性がある。
【００５２】Ｉ(Invalid) ：そのブロックは無効であ
る。
【００５３】キャッシュブロックの読み込み、書き換え
などの操作を行った場合のステートの制御については、
ＭＥＳＩプロトコルに規則が定められている。例えば、
あるＣＰＵのキャッシュのステートＳのキャッシュブロ
ックにライト（書込み）が行われる場合について説明す
る。この場合、他のＣＰＵのキャッシュが当該キャッシ
ュブロックをステートＳで持っている可能性がある。し
たがって、ライトを行うＣＰＵは、他のキャッシュの当
該キャッシュブロックを無効化するため、インバリデー
ト（Invalidate: 無効化）・トランザクションを発行す
る。これを受けた他のＣＰＵは、自らのキャッシュの当
該キャッシュブロックのステートをＩとし、ライトを行
うＣＰＵ自体は所望のライト処理を行ったのち当該キャ
ッシュブロックのステートをＭに変更する。このような
操作により、ＣＰＵがキャッシュ内の古いデータを使用
するおそれが無くなり、キャッシュ・コンシステンシが
保たれる。すなわち、あるキャッシュがステートＳのブ
ロックを持っている場合において当該ブロックについて
ライト（データの書換え）を行う場合には、キャッシュ
・コンシステンシ維持のためには、他のキャッシュの当
該ブロックを無効化する。
【００５４】また、別の例としては、あるキャッシュが
ステートＥのブロックを持っている場合において当該ブ
ロックに対してライトを行う場合には、他のキャッシュ
はすべて当該ブロックを持っていない（ステートＩ）の
で、他のキャッシュに対して何ら手当てをすることなく
ライト処理を行うことができる。ＭＥＳＩプロトコルに
は、その他詳細な規則が定められているが、ここでは省
略する。
【００５５】本実施形態では、基本的にこのＭＥＳＩプ
ロトコルを用いてキャッシュ・コンシステンシの管理を
行うが、ＭＥＳＩプロトコル自体は１階層のキャッシュ
システムについて規定したものであり、本実施形態のよ
うなキャッシュが複数階層構成となっているものに対し
ては、そのままで利用することはできない。そこで本実
施形態では、上記ＭＥＳＩプロトコルを次のように拡張
する。
【００５６】すなわち、この拡張プロトコルでは、ＭＥ
ＳＩの各ステートは、同レベルにあるキャッシュ同士の
関係を示すものと規定する。ＣＰＵキャッシュのステー
トは他のＣＰＵキャッシュとの関係を示すものとし、ブ
リッジキャッシュのステートは他のブリッジキャッシュ
との関係を示すものとする。この場合、ＣＰＵキャッシ
ュのステートは前述したものと同じ意味となるが、ブリ
ッジキャッシュのステートの意味は以下に示す通りとな
る。
【００５７】Ｍ：そのブロックの更新されたデータ（す
なわち、そのブロックの最新のデータ）を、そのブリッ
ジキャッシュ自体又はそのブリッジキャッシュの上位の
ＣＰＵキャッシュが持つ。
【００５８】Ｅ：そのブリッジキャッシュは、そのブロ
ックに関しメインメモリと同一内容のデータを有してお
り、他のブリッジキャッシュは当該ブロックのデータを
有しない。
【００５９】Ｓ：そのブロックに関しメインメモリと同
一内容のデータを持つが、他のブリッジキャッシュも当
該データを持っている可能性がある。
【００６０】Ｉ：そのブロックは無効である。
【００６１】なお、ここで、「ブリッジキャッシュの上
位のＣＰＵキャッシュ」とは、あるブリッジキャッシュ
に対し、バスブリッジ及び上位バス経由で接続されたＣ
ＰＵのキャッシュのことを示すものとする。逆に「ＣＰ
Ｕキャッシュの下位のブリッジキャッシュ」とは、ある
ＣＰＵキャッシュに対し、上位バス及びバスブリッジを
経由して接続されたブリッジキャッシュのことを示すも
のとする。また、「キャッシュのステート」と言った場
合、そのキャッシュにおける、現在注目しているキャッ
シュブロック（すなわち、現在のトランザクションの要
求アドレスに対応するキャッシュブロック）のステート
のことを示すものとする。
【００６２】そして、本実施形態では、ブリッジキャッ
シュのステートとＣＰＵキャッシュのステートとの関係
に一定の制約を与えることにより、ブリッジキャッシュ
とＣＰＵキャッシュとのマルチレベル包含性（ＭＬＩ）
を保証し、多階層のキャッシュシステムにおけるキャッ
シュ・コンシステンシを維持する。ここで、ＭＬＩと
は、多階層のキャッシュシステムにおけるキャッシュ・
コンシステンシの制御を容易ならしめるために採用され
る制約の一種であり、ＣＰＵキャッシュに存在するデー
タは必ずその下位のブリッジキャッシュに存在するとい
う性質のことをいう。なお、本実施形態においては、Ｍ
ＬＩを採用するため、ブリッジキャッシュの容量は、少
なくともその上位のＣＰＵキャッシュの容量の総和以上
となっている。ＭＬＩを維持するようにキャッシュを制
御するようにすれば、システムを簡単な回路で構成する
ことができ、余計なバス・トランザクションの発生を抑
制することができる。
【００６３】本実施形態では、ＭＬＩを維持するため
に、ブリッジキャッシュのステートに基づきＣＰＵキャ
ッシュの取り得るステートに制約を与える。本実施形態
では、この制約として、以下に示す２種類の制約のいず
れかを採用する。
【００６４】まず、第１の制約（以下、「制約１」と呼
ぶ）を表１に示す。
【００６５】
【表１】 次に、第２の制約（以下、「制約２」と呼ぶ）を表２に
示す。
【００６６】
【表２】 表１及び表２は、ブリッジキャッシュのステートがＭ，
Ｅ，Ｓ，Ｉのそれぞれの場合におけるそのブリッジキャ
ッシュの上位のＣＰＵキャッシュが取り得るステートの
種類を示している。
【００６７】制約１及び制約２は、ブリッジキャッシュ
のステートがＭ，Ｓ，Ｉの時については共通である。
【００６８】制約１及び制約２では、ブリッジキャッシ
ュのステートがＩである場合にＣＰＵキャッシュのステ
ートはＩしか認めないことにより、ブリッジキャッシュ
に無いデータ（キャッシュブロック）はその上位のリー
ダーＣＰＵキャッシュにも無いということを保証する。
【００６９】また、制約１及び制約２では、ブリッジキ
ャッシュのステートがＳである場合には、ＣＰＵキャッ
シュのステートにＳ又はＩを認める。前述したように、
ブリッジキャッシュのステートがＳとなるのは、ブリッ
ジキャッシュが下位バスから新たなデータを読み込んだ
ときに他のブリッジキャッシュが同一データをもってい
る場合である。ここで、ＣＰＵキャッシュのステートを
制約１又は２のごとく制限しておけば、ＣＰＵキャッシ
ュがそのデータをブリッジキャッシュから読み込んだと
きにＣＰＵキャッシュのステートがＳとなる。これによ
り、次にそのＣＰＵキャッシュにおいてそのデータの書
換え（ライト）が行われる場合には、必ず他のキャッシ
ュの無効化のためのトランザクション（インバリデー
ト：Invalidate）が発行される。そして、そのインバリ
デートをそのＣＰＵの下位のバスブリッジが受け取って
そのバスブリッジから下位バスにもインバリデートを発
行することにより、他のブリッジキャッシュ（及びその
上位のＣＰＵキャッシュ）にある当該データを無効化す
ることができる。
【００７０】また、制約１及び制約２では、ブリッジキ
ャッシュのステートがＭである場合にＣＰＵキャッシュ
のステートとしてＭ，Ｅ，Ｓ，Ｉのすべてのステートを
認める。本実施形態において、ブリッジキャッシュのス
テートがＭになるのは、上位のＣＰＵにおいてライト動
作が行われた場合である。したがって、この場合は、Ｃ
ＰＵキャッシュにはすべてのステートを認めておく必要
がある。
【００７１】制約１と制約２の相違点は、ブリッジキャ
ッシュがＥのときに制約２ではＣＰＵキャッシュのステ
ートとしてＭ，Ｅを認めるが、制約１ではＭ，Ｅを認め
ないという点である。
【００７２】ブリッジキャッシュがＥとなるのは、ブリ
ッジキャッシュが下位バスから新たなデータを読み込ん
だときに他のブリッジキャッシュが同一データをもって
いない場合である。この場合において、あるＣＰＵキャ
ッシュがブリッジキャッシュからそのデータを読み込ん
だ場合、制約２では同一上位バス上の他のＣＰＵキャッ
シュがそのデータを持っていない場合には、そのＣＰＵ
キャッシュのステートをＥとすることを認める。これに
対して制約１では、同じ状況でそのＣＰＵキャッシュの
ステートをＳとする。
【００７３】制約２では、ＣＰＵキャッシュがあるデー
タをステートＥで持っている場合においてそのデータを
書き替えるときには、そのＣＰＵは外部に何ら信号を発
せずに書き替えを実行し、その結果ＣＰＵキャッシュの
ステートがＭに変わる。この制約２では、ブリッジキャ
ッシュのステートがＥである場合に、その上位のＣＰＵ
が最新のデータを持っているかどうかを知るには、上位
バスをスヌープするなどの処理が必要がある。
【００７４】一方、制約１では、ブリッジキャッシュが
あるデータをステートＥで持っている場合に、その上位
のＣＰＵキャッシュが当該データを持っている場合には
そのステートはＳになる。したがって、ＣＰＵキャッシ
ュが当該データを書き替える場合には上位バス上に必ず
インバリデートが発行されるため、ブリッジキャッシュ
はそのインバリデートを受け取ることにより、ＣＰＵキ
ャッシュのデータが書き替えられたことを知ることがで
きる。このときブリッジキャッシュのステートはＭに変
わる。したがって、制約２によれば、ブリッジキャッシ
ュのステートがＥのときには、その上位のＣＰＵキャッ
シュには最新のデータが存在しないことが保証される。
【００７５】本実施形態では、このように、ブリッジキ
ャッシュとその上位のＣＰＵキャッシュとのステートの
関係に制約を与えることにより、無用なバス・トランザ
クションを増やさずにキャッシュ・コンシステンシを維
持することができる。
【００７６】［バスブリッジの動作］本実施形態では、
バスブリッジの働きにより、以上説明した制約を満た
し、キャッシュ・コンシステンシを維持する。以下、本
実施形態のバスブリッジ及びブリッジキャッシュの動作
について説明する。
【００７７】［１］上位バスに発行されたトランザクシ
ョンに対する基本動作 まず、ＣＰＵから上位バスに発行されたトランザクショ
ンを受け取った場合のバスブリッジの一連の動作につい
て説明する。
【００７８】本実施形態においては、上位バスには以下
のトランザクションが定義されている。
【００７９】（１）Ｒｅａｄ（リード）：アドレスで示
されたキャッシュブロックを読み込む。ＣＰＵからリー
ドのリクエストが出され、ＣＰＵキャッシュでミスした
場合（すなわち、リード・リクエストの要求データがＣ
ＰＵキャッシュ内になかった場合）に発行される。
【００８０】（２）Ｉｎｖａｌｉｄａｔｅ（インバリデ
ート）：他のＣＰＵキャッシュに存在するアドレスで示
されたキャッシュブロックを無効化する。ＣＰＵからラ
イトのリクエストが出され、ＣＰＵキャッシュでヒット
したもののそのＣＰＵキャッシュのステートがＳであっ
た場合（ライト・リクエストの要求データがＣＰＵキャ
ッシュ内にステートＳで存在した場合）に発行される。
【００８１】（３）Ｒｅａｄ＆Ｉｎｖａｌｉｄａｔｅ
（リード・アンド・インバリデート）：他のＣＰＵキャ
ッシュに存在するアドレスで示されたキャッシュブロッ
クを無効化し、当該アドレスで示されたキャッシュブロ
ックを読み込む。ＣＰＵからライト・リクエストが出さ
れ、ＣＰＵキャッシュでミスした場合に発行される。
【００８２】（４）ＷｒｉｔｅＢａｃｋ（ライトバッ
ク）：アドレスで示されたキャッシュブロックを下位の
ブリッジキャッシュに書き戻す。ＣＰＵのリクエストに
よりＣＰＵキャッシュに空きブロックを作る必要がある
ときに発行される。
【００８３】なお、以上は、メインメモリのデータに対
するトランザクション（メモリ・トランザクション）の
みである。このほかにもＩ／Ｏ装置に対するトランザク
ション（Ｉ／Ｏトランザクション）があるが、これにつ
いての説明は省略する。
【００８４】［１．１］下位バス出力判定 上位バスにトランザクションが発行された場合、バスブ
リッジはまずそのトランザクションをスプリットする必
要がないか判定し、スプリットする場合には下位バスに
発行するトランザクションの種類を決定する。
【００８５】ここで、下位バスには、次に示すトランザ
クションが定義されている。
【００８６】（１）Ｒｅａｄ（リード）：指定されたア
ドレスのキャッシュブロックを読み込む。
【００８７】（２）Ｉｎｖａｌｉｄａｔｅ（インバリデ
ート）：他のブリッジキャッシュに存在する指定された
アドレスのキャッシュブロックを無効化する。
【００８８】（３）Ｒｅａｄ＆Ｉｎｖａｌｉｄａｔｅ
（リード・アンド・インバリデート）：他のブリッジキ
ャッシュに存在する指定されたアドレスのキャッシュブ
ロックを無効化し、当該アドレスで示されたキャッシュ
ブロックを読み込む。
【００８９】（４）ＷｒｉｔｅＢａｃｋ（ライトバッ
ク）：指定されたアドレスのキャッシュブロックを下位
のメインメモリに書き戻す。
【００９０】なお、下位バスにも上位バス同様Ｉ／Ｏト
ランザクションが定義されているが、ここでは省略す
る。
【００９１】［１．１．１］制約１を採用する場合 制約１を採用する場合には、バスブリッジは表３に示す
規則にしたがってスプリットの要否の判定及び下位バス
に発行するトランザクションを決定する。
【００９２】
【表３】 表３に示すように、バスブリッジは、自らの上位バスに
発行されたトランザクションの種類とそのトランザクシ
ョンを受け取ったときのブリッジキャッシュのステート
とに基づき、スプリットするか否か及びスプリットする
場合における下位バスに発行するトランザクションの種
類を決定する。なお、以下においては、「ブリッジキャ
ッシュがＸ（ＸはＭ、Ｅ、Ｓ、Ｉのうちのどれかのステ
ート）である」とは、バスブリッジがトランザクション
を受け取った場合において、そのトランザクションのア
ドレスに対応する当該ブリッジキャッシュのブロックの
ステートがＸであることを意味する。
【００９３】表３に示すように、上位バスにＲｅａｄが
発行された場合、バスブリッジは、ブリッジキャッシュ
がＩの場合にのみ、上位バスのＲｅａｄをスプリットし
て下位バスにＲｅａｄを発行する。なお、ブリッジキャ
ッシュがＭ，Ｅ，Ｓのいずれかである場合は、Ｒｅａｄ
トランザクションの要求アドレスはブリッジキャッシュ
又は同一上位バス上のＣＰＵキャッシュに存在するの
で、要求元ＣＰＵはそれらから要求データを得ることが
できる。したがって、この場合は下位バスにはトランザ
クションが発行されない。なお、バスブリッジが上位バ
スのＲｅａｄをスプリットしなかった場合には、上位バ
スだけでトランザクションが完了し、ブリッジキャッシ
ュのステートはトランザクションの前と変化しない。
【００９４】上位バスにＲｅａｄ＆Ｉｎｖａｌｉｄａｔ
ｅが発行された場合は、バスブリッジは、ブリッジキャ
ッシュがＳ又はＩのときにトランザクションをスプリッ
トする。まず、ブリッジキャッシュがＳの場合には、バ
スブリッジは上位バスのＲｅａｄ＆Ｉｎｖａｌｉｄａｔ
ｅをスプリットし、下位バスに対してＩｎｖａｌｉｄａ
ｔｅを発行する。この場合は、Ｒｅａｄ＆Ｉｎｖａｌｉ
ｄａｔｅで要求されるデータはブリッジキャッシュに存
在するので、バスブリッジは、当該データをスプリット
終了信号と共に要求元ＣＰＵに返し、他のバスブリッジ
のブリッジキャッシュを無効化するために下位バスにＩ
ｎｖａｌｉｄａｔｅを発行する。一方、ブリッジキャッ
シュのがＩの場合には、バスブリッジはトランザクショ
ンをスプリットし、下位バスに対してＲｅａｄ＆Ｉｎｖ
ａｌｉｄａｔｅを発行する。この場合は、Ｒｅａｄ＆Ｉ
ｎｖａｌｉｄａｔｅで要求されるデータはブリッジキャ
ッシュに存在しないので、バスブリッジは、当該データ
を入手しかつ他のバスブリッジのブリッジキャッシュを
無効化するため、下位バスにＲｅａｄ＆Ｉｎｖａｌｉｄ
ａｔｅを発行する。なお、ブリッジキャッシュがＭ又は
Ｅの場合は、バスブリッジはトランザクションをスプリ
ットしない。ステートがＭ又はＥということは、当該ブ
リッジキャッシュ又はその上位のＣＰＵキャッシュに要
求データが存在し、他のブリッジキャッシュ及びその上
位のＣＰＵキャッシュにはその要求データが存在しない
からである。なお、ブリッジキャッシュがＭ又はＥの場
合は、トランザクション終了後のブリッジキャッシュの
ステートは共にＭとなる。
【００９５】上位バスにＩｎｖａｌｉｄａｔｅが発行さ
れた場合は、バスブリッジは、ブリッジキャッシュがＳ
の場合に、上位バスのＩｎｖａｌｉｄａｔｅをスプリッ
トし、下位バスに対してＩｎｖａｌｉｄａｔｅを発行す
る。ブリッジキャッシュがＳであるため、他のブリッジ
キャッシュが同じデータを持っている可能性があるから
である。そして、ブリッジキャッシュのステートがＭ又
はＥの場合は、バスブリッジはトランザクションをスプ
リットしない。この場合、他のブリッジキャッシュは無
効化対象のデータ（ブロック）を有していないからであ
る。なお、ブリッジキャッシュがＩである場合は、ＣＰ
Ｕから上位バス上にＩｎｖａｌｉｄａｔｅが発行される
ことはない。ブリッジキャッシュがＩの場合その上位の
ＣＰＵキャッシュのステートは必ずＩであるが、Ｉｎｖ
ａｌｉｄａｔｅはＣＰＵキャッシュがステートＳのとき
にライト動作を行う場合にしか発行されないからであ
る。なお、上位バスに発行されたＩｎｖａｌｉｄａｔｅ
が終了した後は、ブリッジキャッシュのステートはＭと
なる。
【００９６】また、上位バスに発行されたトランザクシ
ョンがＷｒｉｔｅＢａｃｋであった場合は、トランザク
ションのスプリットは行われない。ＷｒｉｔｅＢａｃｋ
トランザクションでは、ＣＰＵキャッシュにある最新デ
ータをブリッジキャッシュに書き戻すだけなので、他の
バスブリッジには何ら影響がないからである。なお、Ｗ
ｒｉｔｅＢａｃｋが発行されるのはＣＰＵキャッシュが
Ｍのブロックを持っている場合だけであり、制約１では
ＣＰＵキャッシュがＭとなり得るのは下位のブリッジキ
ャッシュがＭの場合だけである。したがって、ブリッジ
キャッシュがＥ，Ｓ，Ｉのときは上位バス上にＷｒｉｔ
ｅＢａｃｋが発行されることはない。
【００９７】以上説明した規則にしたがってバスブリッ
ジが下位バスに発行するトランザクションを決定するこ
とにより、表１に示したブリッジキャッシュとＣＰＵキ
ャッシュとの制約１を満足させ、キャッシュ・コンシス
テンシを維持することができる。
【００９８】そして、バスブリッジは、このようにして
決定されたトランザクションを下位バスに発行する。こ
の下位バスに発行されたトランザクションを受け取った
他のバスブリッジの動作については後の［２］節におい
て説明する。
【００９９】次に、以上説明した規則の変形例について
説明する。変形例では、上位バスのトランザクションの
要求アドレスが、命令コードを指すものか、それともい
わゆる「データ」（非命令コード）を指すものかを判定
し、この判定を下位バスに発行するトランザクションの
種類の決定に反映させる。ここで、Ｉｎｖａｌｉｄａｔ
ｅ及びＲｅａｄ＆Ｉｎｖａｌｉｄａｔｅ（以下、Ｉｎｖ
ａｌｉｄａｔｅ系と呼ぶ）は、ＣＰＵがライトを行う場
合に発行されるものなので、命令コードを要求すること
はほとんどない。したがって、この変形例では、Ｒｅａ
ｄについてのみ、命令コードを要求する場合とデータを
要求する場合とでスプリット時に下位バスに発行するト
ランザクションの種類を変える。この変形例における規
則を表４に示す。
【０１００】
【表４】 表４は、Ｒｅａｄの欄以外は表３と全く同じである。表
４から分かるように、この変形例では、上位バスに発行
されたＲｅａｄをスプリットするときに、そのＲｅａｄ
トランザクションが命令コードを要求するものである場
合には下位バスにＲｅａｄを発行し、データを要求する
ものである場合には下位バスにＲｅａｄ＆Ｉｎｖａｌｉ
ｄａｔｅを発行する。
【０１０１】すなわち、この変形例では、上位バスのＲ
ｅａｄがデータ（非命令コード）を要求する場合は、ス
プリットの際にバスブリッジは、下位バスにＲｅａｄ＆
Ｉｎｖａｌｉｄａｔｅを発行することにより、当該デー
タを得ると共に他のブリッジキャッシュの当該データの
ブロックを無効化する。これにより、バスブリッジは、
下位バスから得られた当該データをブリッジキャッシュ
にステートＭで登録することが可能となる。なお、当該
データを読み込んだときにブリッジキャッシュのステー
トをＭにするための機構については後のブリッジキャッ
シュの次ステートの決定方法の説明において説明する。
【０１０２】命令コードは、読み込まれた後に書き替え
られることはないが、データ（非命令コード）は、読み
込まれた後に書き替えられる可能性が高い。キャッシュ
内のデータを書き替える場合、そのデータが含まれるキ
ャッシュブロックのステートがＳであれば、Ｉｎｖａｌ
ｉｄａｔｅを発行して他のキャッシュの当該ブロックを
無効化する必要がある。したがって、データをブリッジ
キャッシュに読み込んだときにステートＳで登録したと
すると、そのデータが書き替えられるときにバスブリッ
ジから下位バスにＩｎｖａｌｉｄａｔｅを発行する必要
が出てくる。この場合、データの読み込みのときに１回
（Ｒｅａｄ）、データの書き替えのときに１回（Ｉｎｖ
ａｌｉｄａｔｅ）の合計２回、下位バスにトランザクシ
ョンが発行されることになる。これに対して、本変形例
では、書き替えられる可能性が高いデータをブリッジキ
ャッシュに読み込む必要があるときには、下位バスにＲ
ｅａｄではなくＲｅａｄ＆Ｉｎｖａｌｉｄａｔｅを発行
することにより予め他のブリッジキャッシュを無効化
し、そのデータをステートＭでブリッジキャッシュに登
録することにより、データの書き替えのときには下位バ
スにトランザクションを発行する必要がなくなる。した
がって、本変形例では、データを読み込んだあとそのデ
ータに書き替えを行う場合、読み込みの時点で下位バス
にＲｅａｄ＆Ｉｎｖａｌｉｄａｔｅを１回発行するのみ
でよく、上記表３の場合に比べて下位バスに発行するト
ランザクションの回数を減らすことができる。データ
（非命令コード）は書き替えられる可能性は高いので、
本変形例の手法による下位バス負荷低減の効果は高い。
【０１０３】なお、本変形例では、上位バスのＲｅａｄ
が命令コードを要求するものであった場合は、表３の場
合と同様、スプリット時には下位バスにＲｅａｄを発行
する。これにより、下位バスから得られた命令コードは
バスブリッジにステートＥ又はＳで登録される。
【０１０４】［１．１．２］制約２を採用する場合 制約２を採用する場合、バスブリッジは、上位バスに発
行されたトランザクションを受け取ると、そのトランザ
クションの種類とそのトランザクションを受け取ったと
きのブリッジキャッシュのステートとに基づき、表５に
示す規則にしたがってスプリットの要否の判定及び下位
バスに発行するトランザクションを決定する。
【０１０５】
【表５】 表５の規則と前記制約１に対する表３の規則との違い
は、ブリッジキャッシュのステートがＥのときに上位バ
スにＷｒｉｔｅＢａｃｋが発行される可能性があるか否
かの違いである。制約１では、ブリッジキャッシュのス
テートがＥの場合、ＣＰＵキャッシュにステートＥを認
めず、したがってＣＰＵキャッシュがステートＭとなる
ことはない（表１参照）ので、ＣＰＵからＷｒｉｔｅＢ
ａｃｋが行われることはない。これに対して、制約２で
は、ＣＰＵキャッシュにステートＥを認めており（表２
参照）、ＣＰＵキャッシュのステートＥのブロックがＣ
ＰＵからの書き換えにより、バスブリッジが関知しない
ままステートＭとなっている可能性がある。したがっ
て、制約２では、ブリッジキャッシュがステートＥのと
きに、上位のＣＰＵキャッシュからＷｒｉｔｅＢａｃｋ
が行われる可能性がある。
【０１０６】表５の規則と前記表３の規則との相違はこ
の点のみであり、上位バス・トランザクションのスプリ
ットの決定及び下位バスに発行するトランザクションの
決め方については、表５の規則は表３の規則と同一であ
る。
【０１０７】以上説明した規則にしたがってバスブリッ
ジが下位バスに発行するトランザクションを決定するこ
とにより、表２に示したブリッジキャッシュとＣＰＵキ
ャッシュとの制約２を満足させ、キャッシュ・コンシス
テンシを維持することができる。
【０１０８】［１．２］ブリッジキャッシュの次ステー
ト 次に、上位バスからのトランザクションによるブリッジ
キャッシュのステート遷移について、その上位バス・ト
ランザクションをスプリットしない場合とスプリットす
る場合に分けて説明する。なお、ブリッジキャッシュの
次ステートの決定の仕方は、制約１及び制約２のいずれ
を採用した場合も同じである。
【０１０９】まず、スプリットしない場合について説明
する。ここで、上位バス・トランザクションがＲｅａｄ
又はＷｒｉｔｅＢａｃｋであった場合には、ブリッジキ
ャッシュのステートは当該トランザクションの前後で変
化しない。一方、上位バス・トランザクションがＩｎｖ
ａｌｉｄａｔｅ系であった場合には、当該トランザクシ
ョン終了後のブリッジキャッシュのステートはＭとす
る。Ｉｎｖａｌｉｄａｔｅ系トランザクションはデータ
の書き替えのために発行されるからである。
【０１１０】次に、スプリットする場合について説明す
る。この場合、トランザクション終了後のブリッジキャ
ッシュのステート（以下、次ステートと呼ぶ）は、バス
ブリッジから下位バスに発行したトランザクションとこ
のトランザクションに対する下位バスのスヌープ結果に
基づいて決定する。
【０１１１】表６は、ブリッジキャッシュの次ステート
の決定規則を示す表である。
【０１１２】
【表６】 ここで、スヌープ結果について説明する。バス上にトラ
ンザクションが発行された場合、そのバスに接続された
エージェント（ＣＰＵやバスブリッジ等）は、そのトラ
ンザクションの要求アドレスについて、最新データ（す
なわち、ステートＭ）を持っているか、メモリと同内容
のデータ（ステートＥ又はＳ）を持っているか、を示す
信号をバス上に出力する。この信号をスヌープ出力とい
う。以下、簡単のため、最新データを持っていることを
示す信号をＨＩＴＭ、メモリと同内容のデータを持って
いることを示す信号をＨＩＴという。より詳しく説明す
れば、本実施形態では、バスにはＨＩＴＭ用の信号線と
ＨＩＴ用の信号線が設けられており、トランザクション
を受け取ったエージェントは、要求されたブロックをス
テートＭで持っている場合にはＨＩＴＭをアサートし、
要求されたブロックをステートＥ又はＳで持っている場
合にはＨＩＴをアサートする。そして、エージェントが
トランザクションの要求アドレスに対応するブロックを
持っていない場合（ステートＩのとき）には、ＨＩＴＭ
もＨＩＴもアサートされず、この状態を「ミス」と呼
ぶ。
【０１１３】トランザクション発行元のエージェント
は、他のエージェントからのスヌープ出力のワイヤード
ＯＲをスヌープ結果として受け取る。したがって、スヌ
ープ結果がＨＩＴＭの場合は、バス上に当該トランザク
ションの要求アドレスに対応するブロックをステートＭ
で持っているエージェントが存在することを意味し、ス
ヌープ結果がＨＩＴの場合は、バス上に当該トランザク
ションの要求アドレスに対応するブロックをステートＥ
又はＳで持っているエージェントが存在することを意味
する。そして、スヌープ結果がミスの場合、すなわちＨ
ＩＴＭでもＨＩＴでもない場合は、バス上に当該トラン
ザクションの要求アドレスに対応するブロックを持って
いるエージェントがないこと意味する。
【０１１４】表６に示すように、バスブリッジが下位バ
スにＲｅａｄを発行した場合には、下位バスのスヌープ
結果によってブリッジキャッシュの次ステートを変え
る。すなわち、下位バススヌープ結果がＨＩＴ又はＨＩ
ＴＭであったときは次ステートをＳとし、下位バススヌ
ープ結果がミスであったときは次ステートをＥとする。
一方、バスブリッジが下位バスにＩｎｖａｌｉｄａｔｅ
系トランザクションを発行した場合には、下位バスのス
ヌープ結果によらず次ステートをＭとする。
【０１１５】以上説明したようにブリッジキャッシュの
次ステートを決めることにより、ブリッジキャッシュ同
士の間のキャッシュ・コンシステンシを維持することが
できる。
【０１１６】［１．３］スプリット応答時における上位
バスへのスヌープ出力 バスブリッジが上位バスに発行されたトランザクション
をスプリットした場合、そのバスブリッジは、スプリッ
ト時に下位バスに発行したトランザクションに対する他
の下位バスエージェントからの応答を受け取り、その結
果に基づきトランザクション発行元のＣＰＵに対して応
答を行う必要がある。バスブリッジからトランザクショ
ン発行元ＣＰＵへのこのような応答のことをスプリット
応答トランザクションという。バスブリッジは、下位バ
スエージェントからの応答が揃ったところで上位バスに
アービトレーションを行って上位バスの使用権を獲得
し、上位バスに対し必要な情報を含んだスプリット応答
トランザクションを発行する。本実施形態では、このス
プリット応答トランザクションのときにバスブリッジか
ら上位バスに対して所定の規則にしたがったスヌープ出
力を発し、このスヌープ出力により発行元ＣＰＵのキャ
ッシュのステートを制御する。
【０１１７】従来の一階層のキャッシュシステムについ
てのＭＥＳＩプロトコルでは、ＣＰＵからバス上にトラ
ンザクションが発行されたときに、そのバスのスヌープ
結果から当該ＣＰＵのキャッシュの次ステートを決定す
る規則が定められている。その規則によれば、ＣＰＵか
らバスにＲｅａｄが発行された場合、スヌープ結果がミ
スの場合は当該ＣＰＵキャッシュのステートをＥに変
え、スヌープ結果がＨＩＴ又はＨＩＴＭの場合は当該Ｃ
ＰＵキャッシュのステートをＳに変える。また、その規
則では、ＣＰＵからバスにＩｎｖａｌｉｄａｔｅ系トラ
ンザクションが発行された場合は、スヌープ結果にかか
わらず当該ＣＰＵキャッシュのステートをＭに変える。
【０１１８】本実施形態では、ＣＰＵキャッシュは従来
の一階層キャッシュ用のＭＥＳＩプロトコルにしたがっ
ており、したがってＣＰＵキャッシュのステートはその
規則にしたがって遷移する。そして、本実施形態では、
その規則を利用してバスブリッジからのスヌープ出力に
よりその上位のＣＰＵキャッシュのステートを制御する
ことにより、制約１又は制約２の関係を維持する。
【０１１９】［１．３．１］制約１を採用した場合 本実施形態において制約１を採用した場合には、バスブ
リッジは、スプリットを行った場合に、下位バスに発行
したトランザクションの種類に基づき、表７の規則に従
って上位バスに発行するスヌープ出力を決定する。
【０１２０】
【表７】 表７において、下位バスに発行したトランザクションが
Ｒｅａｄの場合、バスブリッジは下位バスのスヌープ結
果にかかわらず上位バスにスヌープ出力としてＨＩＴを
アサートする。下位バス・スヌープ結果がＨＩＴ又はＨ
ＩＴＭの場合は、他のブリッジキャッシュに当該ブロッ
クがあると言うことなので、トランザクション発行元の
ＣＰＵの次ステートをＳにする必要がある。ここでＣＰ
Ｕキャッシュは前述した１階層キャッシュに対するＭＥ
ＳＩプロトコルにしたがってステート遷移するので、次
ステートをＳにするにはスヌープ結果としてＨＩＴを受
け取る必要がある。そこで、バスブリッジはスプリット
応答トランザクション時に上位バスに対してＨＩＴをア
サートし、上位バス上のトランザクション発行元ＣＰＵ
は、そのＨＩＴを受けてＣＰＵキャッシュの対応キャッ
シュブロックのステートをＳとする。また、表７の規則
では、下位バス・スヌープ結果がミスのときにも上位バ
スにＨＩＴをアサートすることにより、表１に示した制
約１を満足するようにしている。すなわち、下位バス・
スヌープ結果がミスのときには、他のブリッジキャッシ
ュに当該ブロックを持っているものはないので、ブリッ
ジキャッシュの当該ブロックの次ステートはＥとなる
（表６参照）。したがって、この場合に制約１を満たす
ためには、トランザクション発行元ＣＰＵのキャッシュ
の次ステートをＳにする必要がある。このため、表７の
規則では、下位バス・スヌープ結果がミスの場合にも上
位バスに対してＨＩＴをアサートする。
【０１２１】また、下位バスに発行したトランザクショ
ンがＩｎｖａｌｉｄａｔｅ系の場合には、バスブリッジ
は上位バスに対してＨＩＴもＨＩＴＭもアサートしない
（すなわち、ミス）。この場合、スプリット前の上位バ
スのトランザクションもＩｎｖａｌｉｄａｔｅ系である
ので、トランザクション発行元のＣＰＵキャッシュの次
ステートはＭとなる。このとき、ブリッジキャッシュの
次ステートもＭとなるので（表６参照）、この場合も制
約１を満足する。
【０１２２】このように、表７の規則にしたがってスプ
リット応答時のスヌープ出力を生成することにより、ス
プリットを行った場合においても前記制約１を満足する
ことができ、この結果ＭＬＩを満たし、キャッシュ・コ
ンシステンシを維持することができる。
【０１２３】［１．３．２］制約２を採用した場合 本実施形態において制約２を採用した場合には、バスブ
リッジは、スプリットを行った場合に、下位バスに発行
したトランザクションの種類に基づき、表８の規則に従
って上位バスに発行するスヌープ出力を決定する。
【０１２４】
【表８】 表８の規則と前記表７に示した制約１の場合の規則との
相違は、バスブリッジから下位バスに発行したトランザ
クションがＲｅａｄで下位バスのスヌープ結果がミスの
場合のスヌープ出力の決め方である。すなわち、表８の
規則では、このような場合のバスブリッジから上位バス
へのスヌープ出力をミスとしている。
【０１２５】バスブリッジから下位バスに発行したトラ
ンザクションがＲｅａｄで下位バスのスヌープ結果がミ
スの場合、ブリッジキャッシュの次ステートはＥとなる
が、制約２ではブリッジキャッシュのステートがＥの場
合、その上位のＣＰＵキャッシュのステートがＥとなる
ことを許す。したがって、この場合におけるバスブリッ
ジからのスプリット応答トランザクションにおいてスヌ
ープ出力をミスとすることにより、このスヌープ出力を
受け取ったトランザクション発行元のＣＰＵのＣＰＵキ
ャッシュの次ステートをＥとすることができる。
【０１２６】このように、表８にしたがってスプリット
応答時のスヌープ出力を生成することにより、スプリッ
トを行った場合においても前記制約２を満足することが
でき、この結果ＭＬＩを満たし、キャッシュ・コンシス
テンシを維持することができる。
【０１２７】［２］下位バス上に発行されたトランザク
ションに対する基本動作 他のバスブリッジから下位バス上に発行されたトランザ
クションを受け取ったバスブリッジの一連の動作につい
て説明する。すなわち、ここでは、他のバスブリッジが
自分の上位のＣＰＵからのトランザクションをスプリッ
トして下位バスにトランザクションを発行した場合に、
その下位バス・トランザクションを受け取ったバスブリ
ッジの動作を説明する。
【０１２８】［２．１］上位バス出力判定 下位バス・トランザクションを受け取ったバスブリッジ
は、その下位バス・トランザクションの種類と現在のブ
リッジキャッシュのステートとに基づき、上位バスに発
行すべきトランザクションを決定する。
【０１２９】［２．１．１］制約１を採用する場合 制約１を採用する場合には、下位バス・トランザクショ
ンを受け取ったバスブリッジは、次の表９に示す規則に
したがって、上位バスに発行するトランザクションを決
定する。
【０１３０】
【表９】 すなわち、下位バス・トランザクションがＲｅａｄの場
合、そのトランザクションを受け取ったバスブリッジ
は、自分のブリッジキャッシュのステートがＭの場合に
のみ上位バスに対してＲｅａｄを発行する。ブリッジキ
ャッシュのステートがＭの場合、そのバスブリッジの上
位のＣＰＵが当該ブロックの最新データを持っている可
能性があるからである。このようにしてバスブリッジか
ら上位バスにＲｅａｄが発行された場合、そのＲｅａｄ
を受け取ったＣＰＵがそのＲｅａｄの要求するキャッシ
ュブロックをＭステートで持っていれば、そのＣＰＵは
上位バスに対してスヌープ出力としてＨＩＴＭをアサー
トすると共に、当該Ｍステートのブロックをバスブリッ
ジに返す。このとき、そのＣＰＵのキャッシュのステー
トはＳに変化する。これを受け取ったバスブリッジは、
このブロックを下位バスを介して下位バス・トランザク
ション発行元のバスブリッジに返す。そして、この下位
バス・トランザクション発行元のバスブリッジは、下位
バスから受け取った最新のデータをスプリット応答とし
てＲｅａｄの発行元のＣＰＵに返す。
【０１３１】下位バス・トランザクションがＲｅａｄの
場合においてブリッジキャッシュのステートがＭ以外の
場合は、ここではＣＰＵキャッシュとブリッジキャッシ
ュは制約１を満足しているので、当該ブリッジキャッシ
ュの上位のＣＰＵキャッシュには要求ブロックをステー
トＭで持っているものはない。したがって、バスブリッ
ジは上位バスに対してトランザクションを発行する必要
がない。
【０１３２】また、下位バス・トランザクションがＩｎ
ｖａｌｉｄａｔｅまたはＲｅａｄ＆Ｉｎｖａｌｉｄａｔ
ｅの場合、そのトランザクションを受け取ったバスブリ
ッジは、自分のブリッジキャッシュのステートがＭ，
Ｅ，Ｓの場合に上位バスに対してＩｎｖａｌｉｄａｔｅ
を発行する。すなわち、ブリッジキャッシュのステート
がＭ，Ｅ，Ｓの場合、その上位のＣＰＵキャッシュが無
効化すべきデータを持っている可能性があるので、バス
ブリッジは上位バスにＩｎｖａｌｉｄａｔｅを発行す
る。一方、ブリッジキャッシュのステートがＩの場合
は、その上位のＣＰＵキャッシュにはトランザクション
の対象となるブロックがないので、上位バスにトランザ
クションを発行する必要がない。
【０１３３】そして、下位バス・トランザクションがＷ
ｒｉｔｅＢａｃｋの場合は、バスブリッジは、上位バス
にトランザクションを発行しない。バスブリッジが下位
バスにＷｒｉｔｅＢａｃｋを発行するのは、自分のブリ
ッジキャッシュのブロックをエビクションしてメインメ
モリに書き戻す場合であり、ＷｒｉｔｅＢａｃｋの発行
元は他のバスブリッジに対してデータの要求も無効化の
要求もしていないからである。
【０１３４】以上説明した規則にしたがってバスブリッ
ジが上位バスに発行するトランザクションを決定するこ
とにより、ブリッジキャッシュとＣＰＵキャッシュとの
制約１（表１）を満足させ、キャッシュ・コンシステン
シを維持することができる。
【０１３５】［２．１．２］制約２を採用する場合 制約２を採用する場合、バスブリッジは、下位バスのト
ランザクションを受け取ると、そのトランザクションの
種類とそのトランザクションを受け取ったときのブリッ
ジキャッシュのステートとに基づき、表１０に示す規則
にしたがって上位バスに発行するトランザクションを決
定する。
【０１３６】
【表１０】 表１０の規則は、下位バスから受け取ったトランザクシ
ョンがＲｅａｄでかつブリッジキャッシュのステートが
Ｅである場合において上位バスへＲｅａｄを発行する点
が、制約１における表９の規則と異なる。
【０１３７】制約２では、ブリッジキャッシュのステー
トがＥのときに、その上位のＣＰＵキャッシュがステー
トＭとなっている（すなわち、ＣＰＵキャッシュが最新
のデータを持っている）可能性がある。したがって、下
位バスから受け取ったトランザクションがＲｅａｄでか
つブリッジキャッシュのステートがＥである場合には、
バスブリッジは上位バスに対してＲｅａｄを発行する。
もしそのバスブリッジの上位のＣＰＵキャッシュの一つ
がＲｅａｄが要求するデータをステートＭで持っていれ
ば、そのＣＰＵは上位バスに対してスヌープ出力として
ＨＩＴＭをアサートすると共に、当該Ｍステートのブロ
ックをバスブリッジに返す。この結果、バスブリッジは
最新のデータを有することとなる。そして、バスブリッ
ジは、最初に受け取った下位バス・トランザクションに
対する応答として、この最新データを下位バスに出力す
る。
【０１３８】なお、表１０におけるこれ以外の場合につ
いての規則は、表９の規則と同様である。
【０１３９】以上説明した表１０の規則にしたがってバ
スブリッジが上位バスに発行するトランザクションを決
定することにより、表２に示したブリッジキャッシュと
ＣＰＵキャッシュとの制約２を満足させ、キャッシュ・
コンシステンシを維持することができる。
【０１４０】なお、上記表９又は表１０の規則にしたが
ってバスブリッジから上位バスにトランザクションが発
行された場合、その上位バスに接続された各ＣＰＵは、
階層を意識せず、そのトランザクションが他のＣＰＵか
ら発行された場合と同様に応答する。したがって、例え
ばバスブリッジから上位バスにＩｎｖａｌｉｄａｔｅが
発行されたときに、その上位バス上にＩｎｖａｌｉｄａ
ｔｅの対象ブロックをステートＭで持っているＣＰＵが
あった場合は、そのＣＰＵは上位バスに対してＨＩＴＭ
をアサートすると同時にその対象ブロックのデータを上
位バスに出力する。
【０１４１】［２．１．３］変形例 ［２．１．１］及び［２．１．２］で説明した上位バス
出力判定方式によれば、下位バス・トランザクションが
Ｉｎｖａｌｉｄａｔｅの場合、これを受け取ったバスブ
リッジのブリッジキャッシュのステートがＭであれば、
当該バスブリッジは、原則として上位バスに対してＩｎ
ｖａｌｉｄａｔｅを発行する（表９及び表１０参照）。
【０１４２】ところが、あるＣＰＵキャッシュにおいて
エビクションが発生し、ステートＭのブロックがそのＣ
ＰＵの下位のブリッジキャッシュに書き戻された場合、
そのブリッジキャッシュのステートはＭとなるのに対
し、元のＣＰＵキャッシュと同じ上位バスに接続された
ＣＰＵキャッシュはすべてステートＩとなる。したがっ
て、この場合、バスブリッジは、ＣＰＵから書き戻され
たブロックに対するＩｎｖａｌｉｄａｔｅを下位バスか
ら受け取ったとしても、上位バスに対してＩｎｖａｌｉ
ｄａｔｅを発行する必要はない。表９又は表１０に示し
た方式においては、このような場合でも上位バスに対す
るＩｎｖａｌｉｄａｔｅを発行することとなり、不要な
Ｉｎｖａｌｉｄａｔｅの発行を行っていることとなる。
【０１４３】また、［２．１．１］及び［２．１．２］
で説明した上位バス出力判定方式によれば、下位バス・
トランザクションがＲｅａｄの場合、これを受け取った
バスブリッジのブリッジキャッシュのステートがＭであ
れば、当該バスブリッジは、原則として上位バスに対し
てＲｅａｄを発行する（表９及び表１０参照）。
【０１４４】ところが、あるＣＰＵがステートＭのブロ
ックを持っているときに、そのＣＰＵと同一上位バス上
のＣＰＵがそのブロックをＲｅａｄした場合、当該上位
バス上のＣＰＵキャッシュのステートはＳ又はＩとな
り、それらＣＰＵキャッシュの下位のブリッジキャッシ
ュのステートはＭとなる。すなわち、当該ブロックの最
新のデータはブリッジキャッシュが所有していることと
なる。この場合、バスブリッジは、当該ブロックに対す
るＲｅａｄを下位バスから受け取ったとしても、上位バ
スに対してＲｅａｄを発行する必要はない。表９又は表
１０に示した方式においては、このような場合でも上位
バスに対するＲｅａｄを発行することとなり、不要なＲ
ｅａｄの発行を行っていることとなる。
【０１４５】この変形例は、以上に説明したような不要
なトランザクションの発行を抑制することを目的とす
る。
【０１４６】このため、本変形例では、バスブリッジに
おいて、ブリッジキャッシュの各ブロックごとに状態フ
ラグを設け、この状態フラグによってトランザクション
の発行を制御する。
【０１４７】図２は、この変形例の概略構成を示す図で
ある。図２において、上位バス２０と下位バス４０との
間でトランザクションの制御を行うバスブリッジ３０
は、バスブリッジ制御部６０と上位キャッシュ状態フラ
グ記憶部８０とを含む。上位キャッシュ状態フラグ記憶
部８０は、ブリッジキャッシュ３１の各ブロックごとに
状態フラグを有する。この状態フラグは２ビットであ
り、各ビット（Ａ）、（Ｂ）は、それぞれ次の状態を示
すためのビットである。
【０１４８】（Ａ）そのフラグに対応するブリッジキャ
ッシュのブロックをＩｎｖａｌｉｄａｔｅするために、
上位バス２０上の各ＣＰＵ１０及び１１のキャッシュを
Ｉｎｖａｌｉｄａｔｅする必要がない。すなわち、ＭＥ
ＳＩプロトコルでは、上位バス２０上の各ＣＰＵのキャ
ッシュのステートがすべてＩである （Ｂ）そのフラグに対応するブリッジキャッシュ３１の
ブロックのデータを下位バス４０に出力するために、上
位バス２０に対してＲｅａｄを発行する必要がない。す
なわち、上位バス２０上の各ＣＰＵのキャッシュはＩ又
はＳである バスブリッジ制御部６０は、上位バス２０・下位バス４
０間のトランザクションのやり取り及びブリッジキャッ
シュ３１の制御のほかに、上位キャッシュ状態フラグ記
憶部８０の制御を行う。
【０１４９】バスブリッジ制御部６０は、ＣＰＵ１０又
は１１から上位バス２０上に発行されたトランザクショ
ンをモニタする。そして、そのトランザクションの種類
に基づき、上位キャッシュ状態フラグ記憶部８０の当該
ブロックに対する状態フラグを制御する。すなわち、バ
スブリッジ制御部６０は、上位バス２０上にＷｒｉｔｅ
Ｂａｃｋが発行されたのを検出したときには、上位キャ
ッシュ状態フラグ制御部８０における該当ブロックに対
する状態フラグのビット（Ａ）をセットする。また、バ
スブリッジ制御部６０は、上位バス２０上にＲｅａｄが
発行されたのを検出したときには、上位キャッシュ状態
フラグ制御部８０における該当ブロックに対する状態フ
ラグのビット（Ｂ）をセットする。そして、上位バス２
０上にＩｎｖａｌｉｄａｔｅ系トランザクションが発行
された場合には、バスブリッジ制御部６０は、該当ブロ
ックに対する状態フラグを両ビットともリセットする
（ＣＰＵがＩｎｖａｌｉｄａｔｅ系を発行するのは、該
当ブロックに対して書き込みを行うときだからであ
る）。
【０１５０】そして、バスブリッジ制御部６０は、下位
バス４０からＩｎｖａｌｉｄａｔｅを受け取った場合、
まずブリッジキャッシュ３１をスヌープしてＩｎｖａｌ
ｉｄａｔｅ対象ブロックのステートを調べる。このステ
ートがＭの場合は、上位キャッシュ状態フラグ記憶部８
０を検索して、当該ブロックの状態フラグのビット
（Ａ）を調べる。そして、このビット（Ａ）がリセット
状態である場合にのみ、バスブリッジ制御部６０は上位
バス２０に対してＩｎｖａｌｉｄａｔｅを発行する。ビ
ット（Ａ）がセット状態の場合は、上位バス２０上のＣ
ＰＵキャッシュはすべてステートＩなのでＩｎｖａｌｉ
ｄａｔｅの発行は行わない。
【０１５１】また、バスブリッジ制御部６０は、下位バ
ス４０からＲｅａｄを受け取った場合、ブリッジキャッ
シュ３１をスヌープしてＲｅａｄ対象のブロックのステ
ートを調べる。このステートがＭの場合は、さらに上位
キャッシュ状態フラグ記憶部８０を検索して、当該ブロ
ックの状態フラグのビット（Ｂ）を調べる。そして、こ
のビット（Ｂ）がリセット状態の場合のみ、バスブリッ
ジ制御部６０は上位バス２０に対してＲｅａｄを発行す
る。
【０１５２】このように、図２の構成では、バスブリッ
ジ制御部６０において、上位バス２０上のトランザクシ
ョンをモニタすることにより、上位バス２０上のＣＰＵ
キャッシュの状態を把握する。そして、この結果得た情
報を用いて下位バス４０から上位バス２０へのトランザ
クションの転送を制御することにより、上位バス２０上
へ発行されるトランザクションを減らすことができる。
したがって、図２の構成によれば、上位バス２０の負荷
を低減することができる。
【０１５３】［２．２］下位バスに対するスヌープ出力 下位バスからトランザクションを受け取ったバスブリッ
ジが、表９又は表１０の規則にしたがって上位バスにト
ランザクションを発行すると、上位バスの各ＣＰＵから
そのトランザクションに対する応答が当該バスブリッジ
に返される。それら上位バスからの応答に基づき、バス
ブリッジは下位バスに対して応答を発する。この応答の
時に、バスブリッジは、下位バス・トランザクション発
行元のバスブリッジに対するスヌープ出力を下位バス上
に発する。
【０１５４】ここでは、他のバスブリッジから下位バス
に発行されたトランザクションを受け取ったバスブリッ
ジが、このトランザクションに対して下位バスに返すス
ヌープ出力の決定の方法について説明する。
【０１５５】［２．２．１］制約１を採用する場合 制約１を採用する場合、バスブリッジから下位バスへ発
行するスヌープ出力は、当該バスブリッジが受け取った
下位バス・トランザクションの種類と、下位バストラン
ザクションを受け取った時点でのブリッジキャッシュの
ステートとに基づき、次の表１１の規則にしたがって決
定する。
【０１５６】
【表１１】 まず、下位バス・トランザクションがＲｅａｄであった
場合について説明する。この場合においてブリッジキャ
ッシュのステートがＩの場合には、当該ブリッジキャッ
シュ及びその上位のＣＰＵキャッシュのいずれもＲｅａ
ｄが要求するデータを持っていないので、バスブリッジ
は下位バスに対するスヌープ出力をミスとする。また、
ブリッジキャッシュがＳ又はＥの場合には、当該ブリッ
ジキャッシュが下位バスのＲｅａｄの要求するデータを
持っており、しかもそのデータの内容はメインメモリと
同内容なので、バスブリッジは下位バスに対するスヌー
プ出力をＨＩＴとする。特に、制約１を採用する場合
は、ブリッジキャッシュがＥの場合にはその上位のＣＰ
ＵキャッシュはＭとなり得ないので、ブリッジキャッシ
ュがＥの場合はバスブリッジは上位バスをスヌープする
までもなく、下位バスに対してＨＩＴをアサートすれば
足りる。また、ブリッジキャッシュのステートがＭの場
合は、ブリッジキャッシュ又はその上位のＣＰＵキャッ
シュのいずれかがそのＲｅａｄの要求するデータを持っ
ているので、下位バスに対してＨＩＴＭをアサートす
る。なお、ブリッジキャッシュのステートがＭの場合、
前述したようにバスブリッジから上位バスにＲｅａｄが
発行される。このＲｅａｄに対する上位バスのスヌープ
結果がＨＩＴＭだった場合は、バスブリッジは上位バス
のＣＰＵキャッシュから最新のデータを得てブリッジキ
ャッシュに格納すると共に下位バス上にその最新データ
を出力する。一方、Ｒｅａｄに対する上位バススヌープ
結果がＨＩＴ又はミスであった場合には、バスブリッジ
はブリッジキャッシュが有するデータを最新データとし
下位バスに出力する。
【０１５７】次に、下位バス・トランザクションがＲｅ
ａｄ＆ＩｎｖａｌｉｄａｔｅまたはＩｎｖａｌｉｄａｔ
ｅであった場合について説明する。この場合において、
ブリッジキャッシュのステートがＩ，Ｓ又はＥであった
場合には、バスブリッジは下位バスに対するスヌープ出
力をミスとし、ブリッジキャッシュのステートがＭであ
った場合には下位バスに対するスヌープ出力をＨＩＴＭ
とする。Ｉｎｖａｌｉｄａｔｅ系トランザクションは、
対象とするキャッシュブロックを無効化（すなわちＩス
テートに変える）するトランザクションであるから、ブ
リッジキャッシュの当該ブロックの次ステートはＩとな
るので、下位バスに対するスヌープ出力もミスとすれば
よい。ただし、ブリッジキャッシュのステートがＭであ
った場合には、そのブリッジキャッシュ（又は上位のＣ
ＰＵキャッシュ）の持つ最新のデータをＲｅａｄ発行元
のバスブリッジに返しかつメインメモリにも書き戻す必
要があるため、下位バスにはＨＩＴＭをアサートする。
【０１５８】あるバスブリッジから下位バスに発行され
たトランザクションがＷｒｉｔｅＢａｃｋであった場合
には、他のバスブリッジのキャッシュのステートはＩ以
外にはないので、他のバスブリッジはスヌープ出力をミ
スとする。
【０１５９】なお、表１１に示した規則において特徴的
なのは、バスブリッジから下位バスへのスヌープ出力を
決定する際に、上位バスのＣＰＵの情報が不要なことで
ある。したがって、バスブリッジは、下位バスからトラ
ンザクションを受け取ると、そのトランザクションの種
類とそのときのブリッジキャッシュとステートを調べる
だけで、下位バスに対するスヌープ出力を生成できる。
これは、制約１のごとくＣＰＵキャッシュのステートを
制限することのメリットの一つである。
【０１６０】以上説明した規則に従ってバスブリッジか
ら下位バスに対するスヌープ出力を生成することによ
り、キャッシュ・コンシステンシを維持することが可能
となる。
【０１６１】［２．２．２］制約２を採用する場合 制約２を採用した場合、バスブリッジから下位バスへ発
行するスヌープ出力は、当該バスブリッジが受け取った
下位バス・トランザクションの種類と、そのトランザク
ションを受け取った時点でのブリッジキャッシュのステ
ートと、上位バスのスヌープ結果とに基づき、次の表１
２の規則にしたがって決定する。
【０１６２】
【表１２】 表１２の規則は、表１１に示した制約１の場合の規則と
異なり、上位バスのスヌープ結果によって下位バスへの
スヌープ出力を区別している。ここでいう上位バスのス
ヌープ結果とは、下位バス・トランザクションについて
バスブリッジが表１０の規則にしたがって生成した上位
バス・トランザクションに対する上位バスのスヌープ結
果のことである。
【０１６３】表１２の規則において、下位バス・トラン
ザクションの種類がＷｒｉｔｅＢａｃｋの場合、及び下
位バス・トランザクションの種類がＲｅａｄ、Ｉｎｖａ
ｌｉｄａｔｅ又はＲｅａｄ＆Ｉｎｖａｌｉｄａｔｅの場
合において上位バスのスプリット結果がＨＩＴＭ以外の
場合のスヌープ出力の決定の規則は、表１１の場合と同
様である。
【０１６４】表１２の規則の特徴点は、下位バス・トラ
ンザクションの種類がＲｅａｄ、Ｉｎｖａｌｉｄａｔｅ
又はＲｅａｄ＆Ｉｎｖａｌｉｄａｔｅでブリッジキャッ
シュのステートがＥの場合において、上位バスのスヌー
プ結果がＨＩＴＭとなると、下位バスに対するスヌープ
出力をＨＩＴＭとする点である。
【０１６５】これは、制約２において、ブリッジキャッ
シュのステートがＥの場合にはその上位のＣＰＵキャッ
シュがステートＭとなり得るためである。すなわち、ブ
リッジキャッシュのステートがＥのときに、バスブリッ
ジから上位バスに発行したトランザクションに対するス
ヌープ結果がＨＩＴＭであった場合には、上位バス上の
ＣＰＵがステートＭのデータを持っていたことになり、
この結果を下位バス・トランザクションの発行元のバス
ブリッジへ知らせるために、下位バスへのスヌープ出力
をＨＩＴＭとする。
【０１６６】以上説明した規則に従ってバスブリッジか
ら下位バスに対するスヌープ出力を生成することによ
り、キャッシュ・コンシステンシを維持することが可能
となる。
【０１６７】［２．３］ブリッジキャッシュの次ステー
ト 次に、下位バスに発行されたトランザクションを受け取
ったバスブリッジのブリッジキャッシュのステートの遷
移について説明する。なお、ブリッジキャッシュの次ス
テートの決定の仕方は、制約１及び制約２のいずれを採
用した場合も同じである。
【０１６８】まず、下位バス・トランザクションを受け
取ったバスブリッジが上位バスに対してトランザクショ
ンを発行しない場合について説明する。
【０１６９】下位バス・トランザクションがＲｅａｄで
あった場合において、それを受け取ったバスブリッジの
ブリッジキャッシュのステートがＩであった場合には、
そのブリッジキャッシュの次ステートはＩとなる。ま
た、Ｒｅａｄを受け取ったブリッジキャッシュのステー
トがＳ又はＥであった場合には、そのブリッジキャッシ
ュの次ステートはＳとなる。
【０１７０】下位バス・トランザクションがＩｎｖａｌ
ｉｄａｔｅ系であった場合には、それを受け取ったバス
ブリッジのブリッジキャッシュの次ステートはＩとな
る。
【０１７１】下位バス・トランザクションがＷｒｉｔｅ
Ｂａｃｋであった場合には、それを受け取ったバスブリ
ッジのブリッジキャッシュのステートは変化しない。
【０１７２】次に、下位バス・トランザクションを受け
取ったバスブリッジが上位バスに対してトランザクショ
ンを発行する場合について説明する。この場合、ブリッ
ジキャッシュの次ステートは、表１３に示す規則にした
がって決定する。
【０１７３】
【表１３】 表１３は、バスブリッジが上位バスに発行したトランザ
クションとそのトランザクションに対する上位バスのス
ヌープ結果との各組合わせに対するブリッジキャッシュ
の次ステートが示されている。
【０１７４】この規則では、バスブリッジが上位バスに
Ｒｅａｄを発行した場合には、上位バスのスヌープ結果
にかかわらず、ブリッジキャッシュの次ステートをＳと
する。一方、バスブリッジが上位バスにＩｎｖａｌｉｄ
ａｔｅ系トランザクションを発行した場合には、ブリッ
ジキャッシュの次ステートをＩとする。
【０１７５】このような規則に従えば、上位バスのスヌ
ープ結果を用いずに容易にブリッジキャッシュの次ステ
ートを決定することができる。
【０１７６】下位バス・トランザクションを受け取った
バスブリッジが上位バスに対してトランザクションを発
行した場合における、ブリッジキャッシュの次ステート
の決め方にはもう一つの方法がある。その決め方の規則
を表１４に示す。
【０１７７】
【表１４】 この規則が表１３の規則と異なる点は、上位バスにＲｅ
ａｄを発行した場合において、上位バスのスヌープ結果
に基づいてブリッジキャッシュの次ステートを決定して
いる点である。表１４の規則では、上位バスにＲｅａｄ
を発行した場合、上位バスのスヌープ結果がＨＩＴ又は
ＨＩＴＭの場合には表１３の規則と同様ブリッジキャッ
シュの次ステートをＳとするが、上位バスのスヌープ結
果がミスの場合はブリッジキャッシュの次ステートをＩ
とする。このようにすることによって次のような効果が
得られる。
【０１７８】すなわち、上位バスのスヌープ結果がミス
ということは、当該バスブリッジの上位バス上のＣＰＵ
キャッシュが現在すべてステートＩであるということを
意味する。従って、このような場合にブリッジキャッシ
ュの次ステートをＩとしても、キャッシュ・コンシステ
ンシは満足される。また、上位バス上のＣＰＵキャッシ
ュがすべてＩということは、上位バス上のＣＰＵはＲｅ
ａｄトランザクションが要求するブロックを現在全く使
用していないということを意味するので、このような場
合にブリッジキャッシュのみが当該ブロックを持ってい
たとしても無駄になる可能性が高い。そこで、表１４に
示したように上位バスのスヌープ結果がミスのときにブ
リッジキャッシュの次ステートをＩとすることにより、
ブリッジキャッシュに空きブロックが生まれ、キャッシ
ュの有効利用を図ることができる。
【０１７９】以上、上位バスに発行されたトランザクシ
ョンを受け取ったときのバスブリッジの基本動作と、下
位バスに発行されたトランザクションを受け取ったとき
のバスブリッジの基本動作とを説明した。次は、ブリッ
ジキャッシュのエビクション時のバスブリッジの動作、
及び上位バスのトランザクションに対するリトライにつ
いて説明する。
【０１８０】［３］ブリッジキャッシュのエビクション
を行う場合のバスブリッジの動作 キャッシュメモリには様々な方式があるが、制御の容易
さやコストなどからダイレクトマッピング方式やセット
アソシアティブ方式が広く用いられている。これらの方
式においては、一つのキャッシュブロックに対して複数
のメモリアドレスを対応させているため、あるデータを
読み込もうとする場合に、そのデータに対応するキャッ
シュメモリのブロックがそのブロックに対応する他のア
ドレスのデータによって使用され、空きがない場合があ
る。このような場合に、現在使用されているブロックを
無効化して空きブロックを作る処理のことをエビクショ
ンと呼ぶ。キャッシュに読み込もうとしていたデータ
は、エビクションの結果できた空きブロックに格納され
る。
【０１８１】さて、ブリッジキャッシュにてエビクショ
ンを行った場合、上位バス上には当該エビクションを行
ったブロックを持っているＣＰＵキャッシュが存在する
可能性がある。従って、ブリッジキャッシュのエビクシ
ョンを行った場合には、上位バスのＣＰＵキャッシュの
当該ブロックを無効化する必要がある場合がある。ま
た、エビクション対象のブロックが最新のデータであっ
た場合、そのデータをメインメモリに書き戻す必要があ
る。
【０１８２】本実施形態において、上位バスのトランザ
クションを検出したバスブリッジは、ブリッジキャッシ
ュを検索して当該トランザクションのアドレスに対応す
るブロックが空いているか否かを調べ、空きブロックが
ない場合にエビクションを行う。エビクションにおいて
は、ブリッジキャッシュの上位のＣＰＵキャッシュの該
当ブロックを無効化し、ブリッジキャッシュの該当ブロ
ックのデータをメインメモリへ書き戻したのち、ブリッ
ジキャッシュの該当ブロックをステートをＩに変更して
使用可能な状態とする。
【０１８３】［３．１］上位バス上のＣＰＵキャッシュ
の無効化 上位のＣＰＵキャッシュ内のエビクション対象ブロック
を無効化するためには、バスブリッジは上位バスに対し
てＩｎｖａｌｉｄａｔｅを発行する。このＩｎｖａｌｉ
ｄａｔｅの発行は、次の表１５に基づいて行う。
【０１８４】
【表１５】 すなわち、本実施形態では、バスブリッジは、自らのブ
リッジキャッシュにおけるエビクション対象のブロック
のステートに基づき、上位バスにＩｎｖａｌｉｄａｔｅ
を発行するか否かを決定する。なお、この表１５及び次
に説明する表１６及び１７では、ブリッジキャッシュの
ステートの意味が、これまでの表３や４などの場合と異
なる。表３等において、ブリッジキャッシュのステート
といった場合、トランザクションに対するステート、す
なわちトランザクションの要求データがブリッジキャッ
シュに有るか無いか等を意味した。これに対して、表１
５等では、ブリッジキャッシュのステートとは、トラン
ザクションとは無関係に、ブロック自体に格納されてい
るデータのステートを意味する。
【０１８５】表１５の規則に従う場合、バスブリッジ
は、ブリッジキャッシュのステートがＭ，Ｅ，Ｓの場合
に上位バスにＩｎｖａｌｉｄａｔｅを発行する。ブリッ
ジキャッシュのステートがＭ，Ｅ，Ｓの場合、上位のＣ
ＰＵキャッシュが当該ブロックを持っている可能性があ
るからである。
【０１８６】なお、このＩｎｖａｌｉｄａｔｅを受け取
った上位バスの各ＣＰＵは、自らのＣＰＵキャッシュを
検索してＩｎｖａｌｉｄａｔｅ対象のブロックの状態を
調べ、上位バスに対してスヌープ出力を返す。またこの
とき、上位バス上のＣＰＵのなかに当該ブロックをステ
ートＭで所有しているものがあれば、そのＣＰＵは当該
ブロックのデータを上位バスに出力する。バスブリッジ
は、ＣＰＵから上位バス上に出力されたデータを受け取
り、そのデータにより当該エビクション対象のブロック
を更新する。
【０１８７】なお、表１５の規則は、制約１及び制約２
に共通のものである。
【０１８８】［３．２］ブリッジキャッシュのデータの
メインメモリへの書き戻し また、ブリッジキャッシュ内の最新データをメインメモ
リに対して書き戻すためには、バスブリッジは下位バス
にＷｒｉｔｅＢａｃｋを発行する。
【０１８９】［３．２．１］制約１を採用する場合 制約１を採用する場合は、バスブリッジから下位バスへ
のＷｒｉｔｅＢａｃｋの発行は、表１６の規則に基づい
て行う。
【０１９０】
【表１６】 バスブリッジは、ブリッジキャッシュのステートに基づ
いて、下位バスにＷｒｉｔｅＢａｃｋを発行するか否か
を決定する。表１６に示すように、バスブリッジは、ブ
リッジキャッシュがステートＭのときにのみ、下位バス
に対してＷｒｉｔｅＢａｃｋを発行する。ブリッジキャ
ッシュがステートＭ以外の場合は、そのブリッジキャッ
シュ自体のもっているデータはメインメモリと同内容で
あり、また制約１（表１）を満足していればその上位の
ＣＰＵキャッシュが当該ブロックの最新データを持って
いることはないから、そのような場合にはデータの下記
戻しは不要だからである。
【０１９１】したがって、ブリッジキャッシュがＭのと
きには、Ｉｎｖａｌｉｄａｔｅによって上位バス上のＣ
ＰＵからブリッジキャッシュに書き戻された当該ブロッ
クの最新データ、もしくはそのような上位バスからの書
き戻しがなかった場合はブリッジキャッシュ自身が持っ
ているデータが、ＷｒｉｔｅＢａｃｋトランザクション
によってメインメモリに書き戻される。一方、ブリッジ
キャッシュがＥまたはＳのときには、バスブリッジはメ
インメモリへのデータの書き戻しは行わず、単に当該ブ
ロックのステートをＩに変更し、上位バスに当該ブロッ
クに対するＩｎｖａｌｉｄａｔｅを発行する。ブリッジ
キャッシュのステートがＩのときは、エビクション自体
が行われず、従って上位バスに対しても下位バスに対し
てもトランザクションは発行されない。
【０１９２】［３．２．２］制約２を採用する場合 制約２を採用する場合、ブリッジキャッシュのステート
がＥのときに、そのブリッジキャッシュの上位のＣＰＵ
キャッシュがステートＭとなっている可能性がある。し
たがって、ブリッジキャッシュのステートがＥの場合に
は、バスブリッジは、上位バス上のＣＰＵキャッシュを
調べ、もしステートＭのＣＰＵキャッシュがあれば、そ
のＣＰＵキャッシュからステートＭのデータを取得し、
これをメインメモリに書き戻す必要がある。上位バス上
のＣＰＵキャッシュがステートＭであるか否かは、前記
［３．１］で説明したＩｎｖａｌｉｄａｔｅに対する上
位バスからのスヌープ結果から知ることができる。すな
わち、上位バス上のＣＰＵキャッシュがステートＭの場
合、そのＣＰＵキャッシュは、バスブリッジからＩｎｖ
ａｌｉｄａｔｅを受け取ると、スヌープ出力としてＨＩ
ＴＭをアサートするので、バスブリッジの上位バス・ス
ヌープ結果はＨＩＴＭとなる。
【０１９３】なお、ステートＭのＣＰＵキャッシュは、
バスブリッジからＩｎｖａｌｉｄａｔｅを受け取ると、
応答としてステートＭのデータを上位バス上に出力する
ので、バスブリッジは上位ＣＰＵキャッシュからのステ
ートＭのデータを自動的に取得することができる。
【０１９４】したがって、制約２を採用する場合におけ
るバスブリッジから下位バスへのＷｒｉｔｅＢａｃｋの
発行は、ブリッジキャッシュのステート及びＩｎｖａｌ
ｉｄａｔｅに対する上位バスのスヌープ結果とに基づ
き、次の表１７の規則に従って行う。
【０１９５】
【表１７】 制約２を採用した場合、ブリッジキャッシュのステート
がＥ又はＭのときに、上位のＣＰＵキャッシュがステー
トＭになる可能性がある。したがって、ブリッジキャッ
シュのステートがＥ又はＭの場合に、上位バス・スヌー
プ結果がＨＩＴＭになる可能性がある。したがって、表
１７では、ブリッジキャッシュのステートがＥ又はＭ
で、上位バス・スヌープ結果がＨＩＴＭの場合には、下
位バスに対してＷｒｉｔｅＢａｃｋを発行する。このＷ
ｒｉｔｅＢａｃｋによってブリッジキャッシュからメイ
ンメモリに書き戻されるデータは、バスブリッジ（及び
ブリッジキャッシュ）が上位のＣＰＵキャッシュから取
得したステートＭのデータである。
【０１９６】また、ブリッジキャッシュのステートがＭ
の場合であっても、上位のＣＰＵキャッシュがすべてス
テートＭ以外の場合もある。このような状態は、例え
ば、あるＣＰＵキャッシュのステートＭのデータがエビ
クションによりブリッジキャッシュに書き戻された場合
などに起こる。この場合、Ｉｎｖａｌｉｄａｔｅに対す
る上位バスのスヌープ結果はＨＩＴＭ以外となる。この
とき、最新のデータはブリッジキャッシュが所有してい
ることになる。したがって、表１７において、ブリッジ
キャッシュのステートがＭで、上位バス・スヌープ結果
がＨＩＴＭ以外の場合には、バスブリッジは下位バスに
対してＷｒｉｔｅＢａｃｋを発行する。このとき、ブリ
ッジキャッシュからメインメモリに書き戻されるデータ
は、ブリッジキャッシュが所有しているデータである。
【０１９７】なお、ブリッジキャッシュがステートＥ
で、上位バス・スヌープ結果がＨＩＴＭ以外の場合に
は、上位のＣＰＵキャッシュがステートＭである可能性
はないので、この場合にはＷｒｉｔｅＢａｃｋは発行し
ない。
【０１９８】以上説明した規則にしたがって上位バスへ
のＩｎｖａｌｉｄａｔｅの発行及び下位バスへのＷｒｉ
ｔｅＢａｃｋの発行を行うことにより、システム全体の
キャッシュ・コンシステンシを維持しつつブリッジキャ
ッシュのエビクションを行うことができる。
【０１９９】［３．３］トランザクション処理とエビク
ション処理との関係 次に、本実施形態におけるブリッジキャッシュのエビク
ションのためのバスブリッジの処理動作と、そのエビク
ションの起因となった上位バス・トランザクションのた
めのバスブリッジの処理動作との関係について説明す
る。
【０２００】前述したように、上位バス・トランザクシ
ョンのアドレスに対応するブリッジキャッシュのブロッ
クが空きブロックにならない限り、バスブリッジはその
上位バス・トランザクションの処理を進めることはでき
ない。
【０２０１】（ａ）そこで、まず考えられるのは、エビ
クションを先に行って空きブロックを確保した後、上位
バス・トランザクションについての処理を行うという方
式である。
【０２０２】エビクション処理においては、上位ＣＰＵ
キャッシュの無効化のためバスブリッジからＩｎｖａｌ
ｉｄａｔｅを発行する必要があるので、この時点で上位
バスを使用しているトランザクション発行元ＣＰＵに上
位バスをいったん解放させる必要がある。このために、
本実施形態では、ブリッジキャッシュのエビクションが
必要な場合には、トランザクション発行元のＣＰＵにト
ランザクションのリトライを指示して、いったん上位バ
スを解放させる。リトライとは、現在発行中のトランザ
クションをいったん終了してバスを解放した後、所定時
間経過後に再び同じトランザクションを発行する処理で
ある。なお、この場合、ＣＰＵはリトライ機能を有する
ものを用いる。
【０２０３】このときの処理の流れは以下のようにな
る。まず、上位バス・トランザクションを受け取ったバ
スブリッジは、ブリッジキャッシュをスヌープしてエビ
クションが必要か否かを判定する。この結果、エビクシ
ョンの必要があると判定した場合は、上位バスに対して
リトライ終了信号を出力してトランザクション発行元Ｃ
ＰＵにリトライを指示し、エビクション処理（上位ＣＰ
ＵのＩｎｖａｌｉｄａｔｅ及びメインメモリへのＷｒｉ
ｔｅＢａｃｋ）を行う。一方、バスブリッジからのリト
ライ終了信号を受け取ったトランザクション発行元ＣＰ
Ｕは、いったんトランザクションを終了して上位バスを
解放し、その後所定時間経過後に同じトランザクション
を再発行する。この再発行時には、バスブリッジにおけ
るエビクション処理が終了しており、バスブリッジは当
該トランザクションの処理を進めることができる。
【０２０４】（ｂ）以上説明したようなリトライを行う
処理では、ＣＰＵが最初にトランザクションを発行して
から、最終的に当該トランザクションが完結するまでの
時間が長くなってしまう。また、ブリッジキャッシュの
エビクションが完了した後ＣＰＵからトランザクション
が再発行されるまでの間に、エビクションにより設けた
空きブロックが他のＣＰＵからのトランザクションによ
り先に使用されてしまう可能性もあり、このような場合
は再びエビクションを行わなければならなくなる場合が
ある。
【０２０５】このような場合に対処するための方法とし
ては、バスブリッジ内に特別のバッファを設け、エビク
ション対象のブロックをそのバッファに一時的に退避し
てブリッジキャッシュを空け、先にＣＰＵからのトラン
ザクションの処理を行ったのちにそのバッファに退避し
たブロックのデータを用いてエビクション処理を行うと
いう方式がある。
【０２０６】図３は、この方式におけるバスブリッジの
構成を説明するための概略構成図である。図３におい
て、上位バス２０と下位バス４０との間のトランザクシ
ョンの制御を行うバスブリッジ３０は、これまで説明し
たバスブリッジ基本動作を実行するバスブリッジ制御部
６０と、エビクション対象のキャッシュブロックを一時
的に格納するエビクションバッファ６２とを含む。エビ
クションバッファ６２は、退避ブロックのデータ内容を
格納するデータバッファ部６６と、退避ブロックのアド
レスを格納するアドレスレジスタ部６４とを有する。な
お、エビクションバッファ６２は、数ブロック分のデー
タ及びアドレスを記憶することができ、複数のトランザ
クションの並行処理に対応可能となっている。エビクシ
ョンバッファ６２は必要な容量が小さいのでサイズも小
さく、バスブリッジ制御部６０と同一のチップの上に作
り込むことができる（ちなみに、ブリッジキャッシュ３
１はＭＬＩを満たすためにサイズが大きくなるため、バ
スブリッジ制御部６０と同一のチップ上に形成すること
は困難である）。
【０２０７】図３において、上位バス２０に発行された
トランザクションをバスブリッジ３０が受け取った場
合、バスブリッジ制御部６０は、前述のようにブリッジ
キャッシュ３１をスヌープしてトランザクションをスプ
リットすべきか否かなどの判定を行う。このとき、バス
ブリッジ制御部６０は、トランザクションのアドレスに
対応するブリッジキャッシュ３１内のブロックの使用状
況を検出し、検出の結果当該ブロックが空いていないこ
とが分かると、当該ブロックのデータをブリッジキャッ
シュ３１から読み出してエビクションバッファ６２のデ
ータバッファ部６６に格納し、当該ブロックのアドレス
をアドレスレジスタに登録する。これ同時に、バスブリ
ッジ制御部６０は、ブリッジキャッシュ３１の当該ブロ
ックをステートＩに変更して使用可能な状態とする。
【０２０８】このような処理の結果、上位バス・トラン
ザクションの処理が可能となるので、バスブリッジ制御
部６０は、前記［１］及び［２］節で説明した一連の処
理を行って、そのトランザクションを完結させる。すな
わち、バスブリッジ制御部６０は、トランザクションの
スプリットを行って下位バス４０にトランザクションを
発行し、この結果下位バス４０の他のエージェント（メ
インメモリ又はバスブリッジ）から得たデータを、スプ
リット応答トランザクションとして上位バス２０に出力
する。
【０２０９】そして、この後、バスブリッジ制御部６０
は、エビクションバッファ６２に一時退避したブロック
に対するエビクション処理を行う。すなわち、バスブリ
ッジ制御部６０は、退避ブロックに対するＩｎｖａｌｉ
ｄａｔｅトランザクションを上位バス２０に発行してＣ
ＰＵキャッシュとブリッジキャッシュとのコンシステン
シの維持を図り、当該退避ブロックがＭステートである
場合には下位バス４０にＷｒｉｔｅＢａｃｋトランザク
ションを発行し、メインメモリに当該退避ブロックを書
き戻す。なお、この場合において、バスブリッジ制御部
６０は、退避ブロックに対するＩｎｖａｌｉｄａｔｅに
対して、上位バス上のＣＰＵからＭステートのブロック
が書き戻されてきた場合は、そのブロックのアドレスを
判別して、この書き戻されてきたブロックをブリッジキ
ャッシュ３１ではなくエビクションバッファ６２に書き
込む。この場合、上位バスから書き戻されてきたデータ
は、最初にブリッジキャッシュ３１から退避したデータ
の上に上書きされる。したがって、エビクションバッフ
ァ６２のブロックは、メインメモリに書き戻すときに
は、必ず最新のデータとなっている。
【０２１０】このように、図３の構成によれば、トラン
ザクションに対する処理をエビクションに先行して行う
ことができるため、ＣＰＵが最初にトランザクションを
発行してからそのトランザクションが完結するまでの時
間が大幅に短縮される。
【０２１１】なお、以上の説明では、図３の構成におけ
る実質的なエビクションの処理はトランザクションの処
理が完結した後に行うとしていたが、この順序は必須の
ものではない。例えば、バスにおいてパイプライン処理
が可能である場合には、上位バスが使用されていなけれ
ばＩｎｖａｌｉｄａｔｅを発行することができ、また上
位バスのＩｎｖａｌｉｄａｔｅが完了すればいつでも下
位バスにＷｒｉｔｅＢａｃｋを発行することができる。
したがって、この場合には、トランザクションに対する
処理が完結する前にＩｎｖａｌｉｄａｔｅやＷｒｉｔｅ
Ｂａｃｋを発行することも可能である。
【０２１２】また、図３の構成では、エビクション対象
のブロックの退避場所としてエビクションバッファ６２
を用いたが、ブロック退避場所としては、図４に示すよ
うな補助キャッシュ６８を用いることもできる。図４に
おいて、補助キャッシュ６８は、数ブロックを格納する
ことができる小容量のフルアソシアティブ・キャッシュ
である。図３のエビクションバッファ６２と図４の補助
キャッシュ６８との違いは、エビクションバッファ６２
に格納されたブロックはバスブリッジ制御部６０から読
みだすことはできないが、補助キャッシュ６８に格納さ
れたブロックはバスブリッジ制御部６０から読み出すこ
とができるという点である。したがって、バスブリッジ
制御部６０が退避中のブロックを要求するトランザクシ
ョンを上位バスから受け取った場合、図３の構成ではバ
スブリッジ制御部６０はそのトランザクションに対する
応答を行うことができないが、図４の構成によれば、補
助キャッシュ６８から当該ブロックを読み出して応答す
ることができる。ただし、補助キャッシュ６８の制御は
エビクションバッファ６２の制御よりも複雑となるた
め、図４のバスブリッジ制御部６０の回路構成は、図３
のそれよりも複雑かつ大規模になる。
【０２１３】［４］リトライ処理 前記［３．３］において、ブリッジキャッシュのエビク
ションが必要な場合におけるトランザクションのリトラ
イについて説明したが、ここではその他にリトライを行
う場合についての構成について説明する。
【０２１４】［４．１］スプリット中に上位バスに別の
トランザクションが発行された場合 バスブリッジが上位バス・トランザクションをスプリッ
トし、スプリットにより下位バスに発行したトランザク
ションに対する下位バスからの応答がバスブリッジに来
る前に、別のトランザクションが上位バスに発行された
場合、先に発行されたトランザクションが使用する予定
のキャッシュブロックが後に発行されたトランザクショ
ンによって使用されてしまい、前に発行されたトランザ
クションに対する下位バスからの応答をブリッジキャッ
シュに格納できなくなる可能性がある。
【０２１５】このような問題を解消するためにまず考え
られるのは、バスブリッジにスプリット中か否かを示す
フラグを設け、上位バス・トランザクションを受け取っ
たときにフラグがスプリット中を示していれば、そのト
ランザクションのスプリットを認めないようにすること
である。すなわち、バスブリッジは、トランザクション
を受け取ると、フラグを調べるとともにブリッジキャッ
シュをスヌープし、スプリット中かつ受け取ったトラン
ザクションのスプリットが必要と分かった場合に、トラ
ンザクションをリトライさせる。このようにすれば、ス
プリット中のトランザクションのために確保されたキャ
ッシュブロックが、後から発行されたトランザクション
によって使用されるのを防ぐことができる。
【０２１６】しかしながら、この方法では、他のトラン
ザクションのスプリット中に発行されたトランザクショ
ンは、必ずリトライするので無駄が多い。そこで、リト
ライを効率的に行う方法として、本実施形態では次の２
つの方法を採用する。
【０２１７】第１の方法は、スプリット中にトランザク
ションが発行された場合、そのトランザクションの種類
から、そのトランザクションをスプリットしたときにブ
リッジキャッシュのブロックを使用するかどうかを判定
し、ブロックを使用する場合にのみリトライを行うとい
う方法である。例えば、Ｒｅａｄトランザクションは、
スプリットした場合に、下位バスからの応答データを受
け入れるためブロックを使用するが、Ｉｎｖａｌｉｄａ
ｔｅトランザクションは、スプリットしたとしてもブロ
ックを使用しない。このようなトランザクションの種類
によってリトライを行うか否かを判別することにより、
無駄なリトライを減らすことができる。
【０２１８】この構成では、バスブリッジは、まず上位
バス・トランザクションを受け取ると、フラグを調べて
現在他のトランザクションがスプリット中か否かを判定
する。そして、スプリット中の場合は、上位バスから受
け取ったトランザクションの種類を検出して、その種類
がブロックを使用するものか否かを判定する。この結
果、ブロックを使用するトランザクションである場合に
は、そのトランザクションのスプリットを認めない。す
なわち、この場合、ブリッジキャッシュのスヌープによ
りそのトランザクションのスプリットが必要と判定され
ると、バスブリッジから当該トランザクションについて
リトライ終了信号を返す。
【０２１９】この構成によれば、キャッシュブロックを
使用することのないトランザクションは、リトライせず
にそのまま実行することができる。
【０２２０】また、第２の方法は、スプリット中のトラ
ンザクションの使用予定ブロックのアドレスをバスブリ
ッジで管理し、使用予定ブロックに対するトランザクシ
ョンのみリトライするという方法である。すなわち、こ
の方法では、スプリット中に新たに発行されたトランザ
クションが、現在スプリット中のトランザクションが使
用する予定のブロックを使用するか否かを判定し、使用
すると判定される場合には新たに受け取ったトランザク
ションに対してリトライを指示する。
【０２２１】図５は、このようなリトライ判定機能を有
するバスブリッジの概略構成を示した図である。図５に
おいて、図３と同一の部分には同一の符号を付してその
説明を省略する。
【０２２２】図５においては、バスブリッジ３０内に現
在スプリット中のトランザクションが使用するキャッシ
ュブロックのアドレス情報を格納するスプリット情報レ
ジスタ７２が設けられている。
【０２２３】まず、図５の構成におけるスプリット情報
レジスタ７２へのアドレス情報の登録動作について説明
する。この構成において、バスブリッジ制御部６０は、
上位バス２０から受け取ったトランザクションをスプリ
ットすると決定した場合、当該トランザクションのアド
レスに対応するキャッシュブロックのアドレス情報を求
め、スプリット情報レジスタ７２に登録する。スプリッ
ト情報レジスタ７２に登録されるアドレス情報は、例え
ばブリッジキャッシュ３１がセットアソシアティブ方式
である場合は、該当ブロックのインデックス及びウエイ
番号である。そして、スプリットにより下位バス４０に
発行したトランザクションに対する応答が戻り、バスブ
リッジ制御部６０から上位バス２０に対してスプリット
応答トランザクションを発行した時点で、当該トランザ
クションに対するスプリット情報レジスタ７２の登録情
報は消去される。
【０２２４】したがって、スプリット情報レジスタ７２
には、現在スプリット中のトランザクションが使用する
予定のブロックのアドレス情報が格納されていることに
なる。なお、スプリット情報レジスタ７２は複数のアド
レス情報が登録可能であり、同時に複数のトランザクシ
ョンのスプリットに対応可能となっている。
【０２２５】次に、スプリット情報レジスタ７２を用い
た上位バス・トランザクションのリトライ判定について
説明する。
【０２２６】上位バス・トランザクションを受け取った
バスブリッジ制御部６０は、そのトランザクションのア
ドレスから、対応するキャッシュブロックのアドレス情
報（例えば、インデックス及びウエイ番号）を求め、こ
のアドレス情報をスプリット情報レジスタ７２に登録さ
れているアドレス情報と比較する。そして、この比較の
結果、両者が一致した場合には、バスブリッジ制御部６
０は、上位バス・トランザクションに対する応答として
リトライ終了信号を返す。一方、比較の結果両者が一致
しない場合には、バスブリッジ制御部６０は、通常のト
ランザクション処理を行う。
【０２２７】このように、図５に示すバスブリッジ３０
によれば、スプリット中のトランザクションが使用する
予定のキャッシュブロックに対するトランザクション
は、リトライせずにそのまま実行することができる。
【０２２８】なお、スプリット情報レジスタ７２にスプ
リットしたトランザクションのアドレス情報をすべて登
録するかわりに、スプリットしたトランザクションのう
ちブリッジキャッシュを使用するトランザクションを選
別し、このようなトランザクションのアドレス情報のみ
を登録する構成とすれば、無駄なリトライをさらに減ら
すことができる。なお、ブリッジキャッシュを使用する
トランザクションは、トランザクションの種類から判別
する。
【０２２９】また、前記第１及び第２の方法を併用すれ
ばリトライのさらなる効率化を達成することができる。
【０２３０】［４．２］エビクションバッファに退避中
のデータに対するトランザクションが発行された場合 この状況は、前記［３．３］（ｂ）（図３参照）で説明
したエビクションバッファを用いた構成において生じ
る。すなわち、エビクション対象のブロックをエビクシ
ョンバッファに退避し、まだエビクションの処理が完了
しないうちに、退避したデータに対するトランザクショ
ンが上位バスに発行された場合、エビクションバッファ
に格納されたデータにはアクセス不可能なので、そのよ
うな退避データに対するトランザクションはリトライす
る必要がある。この場合、エビクションバッファにデー
タを退避させている間に上位バスに発行されたトランザ
クションをすべてリトライさせるという方法もあるが、
これではリトライが多くなり処理効率が向上しない。
【０２３１】そこで、本実施形態では、このような場合
のリトライの発行を効率化するために、バスブリッジ
に、エビクションバッファ内のデータのアドレスとトラ
ンザクションのアドレスとを比較する手段を設ける。そ
して、比較の結果、トランザクションのアドレスと一致
するアドレスのデータがエビクションバッファに格納さ
れているとわかった場合には、そのトランザクションを
リトライさせる。
【０２３２】図３を参照して、この構成におけるバスブ
リッジの動作を説明する。上位バス２０にトランザクシ
ョンが発行された場合、バスブリッジ制御部６０は、そ
のトランザクションのアドレスと、エビクションバッフ
ァ６２のアドレスレジスタ６４に登録されているアドレ
スとを比較する（このアドレスの比較は、ブロック単位
の比較、すなわちタグ、インデックスまでの比較であ
る）。この結果、トランザクションのアドレスと同一の
アドレスがアドレスレジスタに登録されていた場合に
は、バスブリッジ制御部６０は上位バス２０に対してリ
トライ終了信号を出力する。
【０２３３】この構成によれば、エビクションバッファ
を採用した構成において、そのエビクションバッファに
退避中のデータに対するトランザクションのリトライ処
理を効率的に行うことができる。
【０２３４】［４．３］下位バスからのリトライ指示に
対するバスブリッジの対応 リトライの指示は、下位バスのＩ／Ｏ装置などからも発
せられる。このような下位バスからのリトライ指示をバ
スブリッジが受け取った場合、バスブリッジが所定時間
後にトランザクションの再発行を行うという構成も考え
られるが、この場合、バスブリッジの構成が複雑となっ
てしまう。
【０２３５】そこで、バスブリッジの構成を簡単化する
ためには、バスブリッジは下位バスからリトライ終了信
号を受け取った場合に、そのリトライ終了信号を上位バ
スに転送する構成を採用することもできる。すなわち、
バスブリッジは、下位バスからリトライ終了信号を受け
取った場合、スプリット応答トランザクションを生成し
て上位バスに発行し、そのスプリット応答トランザクシ
ョンにてリトライ終了信号を出力する。そして、そのリ
トライ終了信号を受け取ったトランザクション発行元Ｃ
ＰＵが、当該トランザクションのリトライを行う。
【０２３６】この構成によれば、下位バスからのリトラ
イ指示に対するバスブリッジの処理が簡単化される。
【０２３７】以上、本実施形態の階層バスシステムの動
作について説明した。以下では、本実施形態におけるバ
スブリッジの構成及びその動作について説明する。
【０２３８】図６は、本実施形態におけるバスブリッジ
及びブリッジキャッシュの構成を示すブロック図であ
る。
【０２３９】図６において、バスブリッジ３００は、信
号線５００〜５１０によって上位バス２０と信号のやり
取りを行い、信号線５１２〜５２２によって下位バス４
０と信号のやり取りを行う。
【０２４０】また、バスブリッジ３００のブリッジキャ
ッシュは、図６においては、タグＲＡＭ４０２及びキャ
ッシュＲＡＭ４０４から構成されている。キャッシュＲ
ＡＭ４０４は、データをブロック単位で格納する。メモ
リから読み込まれたデータは、そのメモリアドレスのイ
ンデックス部に対応するアドレスのブロックに格納され
る。一方、タグＲＡＭ４０２は、キャッシュＲＡＭ４０
４の各ブロックごとにメモリアドレスのタグ部を格納し
ており、キャッシュＲＡＭ４０４に各ブロックに格納さ
れているデータがどのメモリアドレスのデータであるか
を示している。また、タグＲＡＭ４０２は、各ブロック
ごとに、そのブロックに格納されているデータのＭＥＳ
Ｉステートを保持している。
【０２４１】次に、図７に示す構成の階層バスシステム
を例にとって、図６に示したバスブリッジ及びブリッジ
キャッシュの動作例を説明する。ここで、図７のバスブ
リッジ＃０及び＃１と、ブリッジキャッシュ＃０及び＃
１とは、それぞれ図６に示す構成を有しているものとす
る。また、この例においては、ブリッジキャッシュはダ
イレクトマッピング方式のキャッシュであるとして説明
する。
【０２４２】この動作例の初期状態を以下に示す。
【０２４３】 ＣＰＵ＃０： アドレスＡのデータを持っていない（ア
ドレスＡに対応するＣＰＵキャッシュのキャッシュブロ
ックは無効化されている） ブリッジキャッシュ＃０： アドレスＡのデータを持っ
ていない。アドレスＡに対応するブロックにはアドレス
ＢのデータがステートＭで格納されている ＣＰＵ＃１： アドレスＢのデータをステートＭで持っ
ている ブリッジキャッシュ＃１： アドレスＡのデータをステ
ートＭで持っている ＣＰＵ＃３： アドレスＡのデータをステートＭで持っ
ている 以下、このような初期状態から、ＣＰＵ＃０がアドレス
Ａをリードするリクエストを発した場合のシステムの動
作について説明する。
【０２４４】（１）ＣＰＵ＃０は、自らのキャッシュを
検索するもののアドレスＡのデータが存在しないので、
上位バス＃０にＲｅａｄトランザクション（アドレス
Ａ）を発行する。
【０２４５】（２）バスブリッジ＃０は、上位バス＃０
から信号線５０４を経由してトランザクションの種類
（Ｒｅａｄ）及びアドレス（Ａ）を得る。これらの情報
は、上位トランザクションバッファ３１２、タグリード
回路３１８、下位バス出力判定回路３１４に入力され
る。すなわち、(2.1) 上位トランザクションバッファ３
１２は、入力された上位バス・トランザクションの種
類、アドレス及びスプリットＩＤなど上位バストランザ
クションに関する諸情報を格納する。なお、スプリット
ＩＤとは、バス上のトランザクションを識別するための
ＩＤであり、トランザクションを発したエージェント
（ＣＰＵ、バスブリッジ等）のＩＤと当該エージェント
内でのトランザクションのＩＤを含んでいる。
【０２４６】すなわち、この動作例では、トランザクシ
ョン種類“Ｒｅａｄ”、アドレス“Ａ”及びＲｅａｄに
割り当てられたスプリットＩＤなどの情報が上位トラン
ザクションバッファ３１２に格納される。
【０２４７】(2.2) タグリード回路３１８は、入力され
たアドレスによって指定されるデータがブリッジキャッ
シュ内に存在するか否かを調べる。このとき、まず、タ
グリード回路３１８は、入力されたアドレスからインデ
ックスを抽出し、セレクタ３５０を介してタグＲＡＭ４
０２に入力する。タグＲＡＭ４０２は、入力されたイン
デックスに対応するブロックのタグ情報及びステートを
タグリード回路３１８に返す。
【０２４８】タグリード回路３１８は、タグＲＡＭ４０
２から返されてきたタグとトランザクション・アドレス
のタグ部とを比較し、両者の一致・不一致を判定する。
そして、両者が一致する場合には該当ブロックのステー
トを下位バス出力判定回路３１４に出力する。この場
合、当該ブロックのステートがＭ又はＥ又はＳであれ
ば、キャッシュＲＡＭ４０４内にＲｅａｄの要求するデ
ータがあるということを意味する。
【０２４９】一方、両者が不一致の場合は、キャッシュ
ＲＡＭ４０４内にはＲｅａｄが要求するデータはないと
いうことなので、タグリード回路３１８はＲｅａｄの要
求するアドレスＡに対するブリッジキャッシュのステー
トとして、ステートＩを下位バス出力判定回路３１４に
出力する。ただし、タグが不一致の場合には、該当ブロ
ックに格納されている別アドレスのデータがどのステー
トであるかによってエビクションが必要となる場合があ
るので、タグリード回路３１８は、タグＲＡＭ４０２か
ら受け取った該当ブロック自体のステートも下位バス出
力判定回路３１４に出力する。
【０２５０】この動作例では、ブリッジキャッシュ＃０
にはアドレスＡに対応するブロックにアドレスＢのデー
タがステートＭで格納されているので、タグリード回路
３１８から下位バス出力判定回路３１４へは、Ｒｅａｄ
の要求データ（アドレスＡ）が存在しないことを示すス
テートＩの信号と、該当ブロック自体のステートＭの信
号が出力される。
【０２５１】(2.3) 下位バス出力判定回路３１４は、信
号線５０４から入力されたトランザクションの種類と、
タグリード回路３１８から入力されたトランザクション
・アドレスのステートとに基づき、下位バスに出力すべ
きトランザクションを決定する。このとき、下位バス出
力判定回路３１４は、制約１を採用する場合には表３又
は４の規則に従い、制約２を採用する場合は表５の規則
に従って、下位バスに出力するトランザクションを決定
する。
【０２５２】この動作例では、上位バス・トランザクシ
ョンはＲｅａｄであり、Ｒｅａｄのアドレスに対するブ
リッジキャッシュ＃０のステートはＩなので、制約１及
び２のいずれを採用した場合でも、下位バス出力判定回
路３１４は上位バスのトランザクションをスプリット
し、下位バスに対してアドレスＡのデータを要求するＲ
ｅａｄを発行すると決定する。
【０２５３】下位バス出力判定回路３１４の判定結果
は、下位バストランザクション生成・保持回路３３０に
入力される。なお、この場合は、上位バスのＲｅａｄは
スプリットされるので、下位バス出力判定回路３１４
は、スプリットを行ったことを示す情報を出力する。こ
の情報は上位バストランザクションバッファ３１２に前
記トランザクションの種類及びアドレス等と対応づけて
登録される。また、この情報は、レスポンス生成回路３
１０にも出力される。
【０２５４】(2.4) 下位バストランザクション生成・保
持回路３３０は、与えられた判定結果に従って、アドレ
スＡのデータを要求するＲｅａｄトランザクションを生
成する。同時に、下位バストランザクション生成・保持
回路３３０は、下位バスアービトレーション回路３２８
に所定の信号を発し、これを受けた下位バスアービトレ
ーション回路３２８は、下位バスの使用権を得るために
信号線５１４から下位バスに対してアービトレーション
信号を発する。この例では各バスは分散アービトレーシ
ョン方式を採用しており、下位バスアービトレーション
回路３２８は、下位バスアービトレーション回路３２８
が発したアービトレーション信号に対する他のバスブリ
ッジ＃１のバス要求状態を信号線５１２から得、自バス
ブリッジ＃０が下位バスに対してトランザクションを発
行できるか否かを判定する。そして、下位バスアービト
レーション回路３２８は、下位バスに対してトランザク
ションが発行可能となったときに出力バッファ３６２に
対して所定の信号を発し、この信号により、下位バスト
ランザクション生成・保持回路３３０で生成されたＲｅ
ａｄが出力バッファ３６２から信号線５１６を経由して
下位バスに出力される。
【０２５５】(2.5) このようにしてバスブリッジ＃０が
下位バスに対して発行したＲｅａｄは、下位バスから信
号線５１６を経由してバスブリッジ＃０自身に取り込ま
れ、そのトランザクション種類（Ｒｅａｄ）及びアドレ
ス（Ａ）が下位バストランザクションバッファ３２６に
格納される。
【０２５６】(2.6) レスポンス生成回路３１０は、下位
バス出力判定回路３１４からスプリットを行ったことを
示す信号を受取り、これに基づきスプリット終了信号を
生成し、上位バス＃０に出力する。なお、ＣＰＵ＃０
は、このスプリット終了信号を受取ると、いったん上位
バス＃０を解放し、下位バスに発行したＲｅａｄの結果
がバスブリッジ＃０から返ってくるのを待つ。
【０２５７】（３）バスブリッジ＃０は、前記（２）の
処理と同時に、ブリッジキャッシュ＃０のエビクション
が必要か否かを判定する。エビクションが必要と判定さ
れた場合、ブリッジキャッシュ＃０の該当ブロックのデ
ータをキャッシュＲＡＭ４０４からエビクションバッフ
ァ３３６に退避させる。また、バスブリッジ＃０は、エ
ビクションが必要な場合は、上位バス＃０へのＩｎｖａ
ｌｉｄａｔｅトランザクションを生成し、さらに下位バ
スへのＷｒｉｔｅＢａｃｋトランザクションの発行の要
否を判定する。すなわち、(3.1) 下位バス出力判定回路
３１４は、前記(2.3) におけるタグリード回路３１８か
らの出力に基づきエビクションの要否を判定する。エビ
クションが必要となるのは、トランザクションのアドレ
スに対応するキャッシュブロックが、他のアドレスによ
って使用されている（当該他のアドレスについてのステ
ートがＭ又はＥ又はＳである）場合である。したがっ
て、下位バス出力判定回路３１４は、トランザクション
に対するステートがＩであり、該当ブロック自体のステ
ートがＭ又はＥ又はＳであった場合には、ブリッジキャ
ッシュの該当ブロックのエビクションが必要と判定す
る。この判定結果は、キャッシュ制御回路３２２に入力
される。なお、下位バス出力判定回路３１４からキャッ
シュ制御回路３２２に与えられる出力には、エビクショ
ンすべきブロックのアドレス情報が含まれる。
【０２５８】この動作例では、初期状態として、ブリッ
ジキャッシュ＃０において、アドレスＡに対応するブロ
ックにはアドレスＢのデータがステートＭで格納されて
いる。したがって、下位バス出力判定回路３１４は、ブ
リッジキャッシュ＃０のエビクションが必要と判定し、
アドレスＢをキャッシュ制御回路３２２に出力する。
【０２５９】(3.2) 下位バス出力判定回路３１４の出力
を受け取ったキャッシュ制御回路３２２は、その出力に
含まれるアドレス情報をキャッシュＲＡＭ４０４に入力
する。キャッシュＲＡＭ４０４は、そのアドレス情報に
基づき、エビクション対象ブロックのデータをエビクシ
ョンバッファ３３６に出力し、当該ブロックを空き状態
にする。エビクションバッファ３３６は、キャッシュＲ
ＡＭ４０４から受け取ったデータを格納する。
【０２６０】また、キャッシュ制御回路３２２は、前記
アドレス情報をエビクションバッファ３３６に入力す
る。エビクションバッファ３３６は、このアドレス情報
を、前記キャッシュＲＡＭ４０４から受け取ったデータ
に対応付けて記憶する。
【０２６１】この動作例では、アドレスＢに対応するブ
ロックのデータがキャッシュＲＡＭ４０４からエビクシ
ョンバッファ３３６に掃き出され、キャッシュＲＡＭ４
０４はそのデータをアドレスＢと対応付けて格納する。
【０２６２】この結果、キャッシュＲＡＭ４０４のアド
レスＢに対応するブロックは解放され、Ｒｅａｄトラン
ザクションが使用できる状態となる。
【０２６３】このように、図６の構成では、エビクショ
ン対象のブロックをエビクションバッファ３３６に退避
することにより、上位バスから受け取ったトランザクシ
ョンのために当該ブロックを使用することができる。し
たがって、この構成では、エビクションに伴うＩｎｖａ
ｌｉｄａｔｅ及びＷｒｉｔｅＢａｃｋの処理の完了を待
たずに、下位バスへのトランザクションの発行等のトラ
ンザクションに対する通常処理を進行することが可能と
なる。
【０２６４】(3.3) 下位バス出力判定回路３１４は、エ
ビクションが必要と判定した場合には、タグリード回路
３１８から与えられるエビクション対象ブロックのステ
ート情報に基づき、下位バスにＷｒｉｔｅＢａｃｋを発
行するか否かを判定する。この判定は、制約１を採用し
た場合には表１６の規則に従い、制約２を採用した場合
には表１７の規則に従って行われる。
【０２６５】この動作例では、ＲｅａｄのアドレスＡに
対応するブロックにはアドレスＢのデータがステートＭ
で格納されているので、いずれの制約条件を採用する場
合でも、下位バスにＷｒｉｔｅＢａｃｋを行うことが決
定される。
【０２６６】この判定結果は、上位バストランザクショ
ンバッファ３１２に入力され、対応トランザクションの
情報に対応づけて登録される。
【０２６７】なお、この判定に基づくＷｒｉｔｅＢａｃ
ｋの発行は、次に説明する上位バス＃０へのＩｎｖａｌ
ｉｄａｔｅが完了した後に行われる。
【０２６８】(3.4) 上位バス出力判定回路３１６は、前
記(2.3) におけるタグリード回路３１８からの出力に基
づき、前記下位バス出力判定回路３１４と同様にして、
エビクションの要否を判定する。ここでエビクションが
必要と判定された場合は、上位バス出力判定回路３１６
は、エビクション対象のブロックのステート（すなわ
ち、該当ブロックに格納されているデータのステート）
に基づき、前記表１５の規則に従って上位バスへのＩｎ
ｖａｌｉｄａｔｅの発行を決定する。そして、上位バス
出力判定回路３１６は、この決定に応じて、Ｉｎｖａｌ
ｉｄａｔｅの発行を指示する信号を上位バストランザク
ション生成・保持回路３０４に出力する。
【０２６９】この信号を受け取った上位バストランザク
ション生成・保持回路３０４は、Ｉｎｖａｌｉｄａｔｅ
トランザクションを生成すると共に、上位バスアービト
レーション回路３０２に対してアービトレーションを指
示する。そして、上位バス＃０の使用権が得られ次第、
上位バストランザクション生成・保持回路３０４から出
力バッファ３６０を介して、上位バス＃０にＩｎｖａｌ
ｉｄａｔｅが発行される。
【０２７０】この動作例では、上位バス出力判定回路３
１６は、エビクションが必要と判定する。この結果、上
位バストランザクション生成保持回路３０４にてＩｎｖ
ａｌｉｄａｔｅが生成され、上位バス＃０のエビクショ
ンが完了し次第発行される。したがって、例えばパイプ
ライン処理が可能なシステムとすれば、ＣＰＵ＃０から
のＲｅａｄの発行のサイクルが終わり次第、バスブリッ
ジ＃０から上位バス＃０に対してＩｎｖａｌｉｄａｔｅ
の発行が可能となる。
【０２７１】以上に説明した（３）の処理は、前記
（２）の処理と同時並行して行われる。そして、これ以
降、本システムでは、（２）に続く通常のトランザクシ
ョン処理（（４）〜（８））と、（３）に続くエビクシ
ョン処理（（９）〜（１１））とを行う。本システムに
おいてパイプライン方式のアーキテクチャを採用すれ
ば、これら通常処理とエビクション処理とは同時並行的
に行うことも可能である。
【０２７２】（４）バスブリッジ＃１は、前記（２）で
下位バスに発行されたトランザクションをモニタする。
すなわち、バスブリッジ＃１は、信号線５１６から下位
バス・トランザクションの種類（Ｒｅａｄ）及びアドレ
ス（Ａ）を得て、これらの情報を下位トランザクション
バッファ３２６、タグリード回路３１８、上位バス出力
判定回路３１６に入力する。すなわち、(4.1) 下位トラ
ンザクションバッファ３２６は、入力された下位バス・
トランザクションの種類、アドレス及び当該トランザク
ションを発行したバスブリッジのＩＤなど下位バストラ
ンザクションに関する諸情報を格納する。
【０２７３】この動作例では、トランザクション種類
“Ｒｅａｄ”、アドレス“Ａ”等の情報が下位バストラ
ンザクションバッファ３２６に格納される。
【０２７４】(4.2) タグリード回路３１８は、前述のス
テップ(2.1) と同様にしてタグＲＡＭ４０２を検索し、
下位バス・トランザクションの要求データに対するブリ
ッジキャッシュ＃１のステートを調べ、そのステートを
上位バス出力判定回路３１６に出力する。
【０２７５】この例では、ブリッジキャッシュ＃１は、
Ｒｅａｄの要求データをステートＭで所有しているの
で、タグリード回路３１８からは、ステートＭを示す信
号が上位バス出力判定回路３１６に与えられる。
【０２７６】(4.3) 上位バス出力判定回路３１６は、信
号線５１６から入力されたトランザクション種類とタグ
リード回路３１８から入力されたトランザクションに対
するステートの情報とから、上位バス＃１に発行するト
ランザクションを決定する。ここで、上位バス＃１に発
行するトランザクションの決定においては、制約１を採
用する場合には表９の規則に従い、制約２を採用する場
合には表１０の規則に従う。この動作例では、いずれの
制約条件を採用した場合でも、Ｒｅａｄの発行が決定さ
れる。この上位バス出力判定回路３１６の判定結果は、
上位バストランザクション生成・保持回路３０４に入力
される。
【０２７７】(4.4) 上位バストランザクション生成・保
持回路３０４は、与えられた判定結果に従って、アドレ
スＡのデータを要求するＲｅａｄトランザクションを生
成する。同時に、上位バストランザクション生成・保持
回路３０４は、上位バスアービトレーション回路３０２
に所定の信号を発し、これを受けた上位バスアービトレ
ーション回路３０２は、上位バス＃１の使用権を得るた
めに信号線５００から上位バス＃１に対してアービトレ
ーション信号を発する。そして、上位バスアービトレー
ション回路３２８は、このアービトレーション信号に対
する他のバスブリッジのバス要求状態を信号線５０２か
ら得、バスブリッジ＃１が上位バス＃１に対してトラン
ザクションを発行できるか否かを判定する。そして、上
位バス＃１に対してトランザクションが発行可能となっ
たときに、上位バスアービトレーション回路３０２は出
力バッファ３６０に対して所定の信号を発し、この結果
上位バストランザクション生成・保持回路３０４で生成
されたＲｅａｄが出力バッファ３６０から信号線５０４
を経由して上位バス＃１に発行される。
【０２７８】(4.5) このようにしてバスブリッジ＃１が
上位バスに対して発行したＲｅａｄは、上位バスから信
号線５０４を経由してバスブリッジ＃１自身に取り込ま
れ、そのトランザクション種類（Ｒｅａｄ）及びアドレ
ス（Ａ）が上位バストランザクションバッファ３１２に
格納される。
【０２７９】（５）上位バス＃１に接続されたＣＰＵ＃
２及び＃３は、バスブリッジ＃１から上位バス＃１に発
行されたＲｅａｄをモニタする。ここで、ＣＰＵ＃３は
キャッシュ内にアドレスＡのデータをステートＭで持っ
ているので、ＣＰＵ＃３は当該Ｒｅａｄに対してＨＩＴ
Ｍをスヌープ出力するとともに、アドレスＡに対応する
キャッシュブロックのデータを上位バス＃１に出力す
る。
【０２８０】（６）バスブリッジ＃１は、ＣＰＵ＃３か
ら出力されたステートＭのデータによって自身のブリッ
ジキャッシュの該当ブロックを更新すると共に下位バス
にそのデータを出力し、さらに下位バスに対してＨＩＴ
Ｍをスヌープ出力する。そして、バスブリッジ＃１は、
自身のブリッジキャッシュの該当ブロックのステートを
変更する。すなわち、(6.1) ＣＰＵ＃３から出力された
ステートＭのデータは、信号線５１０を経由してバスブ
リッジ＃１に入力される。このデータは、セレクタ３５
２を介してキャッシュＲＡＭ４０４に入力されると共
に、信号線５２２を経由して下位バスに出力される。こ
こで、キャッシュＲＡＭ４０４の該当ブロックのデータ
内容は前記ＣＰＵ＃３からのデータによって更新され
る。このときのキャッシュＲＡＭ４０４内における更新
ブロックの特定は次のようにして行われる。すなわち、
ステップ(4.5) に示したように、バスブリッジ＃１は、
自らが上位バスに対して発行したＲｅａｄを信号線５０
４を経由して取り込むが、この上位バスＲｅａｄトラン
ザクションのアドレスが下位バス出力判定回路３１４を
介してキャッシュ制御回路３２２に入力される。キャッ
シュ制御回路３２２は、このアドレス情報からインデッ
クスを抽出し、このインデックス情報をキャッシュＲＡ
Ｍ４０４に与えることにより更新すべきブロックを特定
する。このようにして特定されたブロックに対して信号
線５１０から入力されたデータが上書きされる。なお、
信号線５２２から下位バスに出力されたデータは、バス
ブリッジ＃０によって取り込まれると共に、メインメモ
リにも入力され、データ内容の更新が行われる。
【０２８１】(6.2) バスブリッジ＃１から下位バスに対
するスヌープ出力は、下位バススヌープ出力生成回路３
３２にて生成される。下位バススヌープ出力生成回路３
３２には、信号線５０６からの上位バスのスヌープ結果
（上位の各ＣＰＵのスヌープ出力のワイヤードＯＲ）
と、ステップ(4.1) で下位バストランザクションバッフ
ァ３３０に格納された下位バス・トランザクションの種
類と、上位バス出力判定回路３１６がステップ(4.2) で
検出したブリッジキャッシュのステートと、が入力され
る。ここで、制約１を採用した場合、下位バススヌープ
出力生成回路３３２は、下位バストランザクションの種
類とブリッジキャッシュのステートとの組み合わせから
表１１の規則に従ってスヌープ出力を生成する。また、
制約２を採用した場合は、下位バススヌープ出力生成回
路３３２は、下位バストランザクションの種類、ブリッ
ジキャッシュのステート及び上位バススヌープ結果の組
み合わせから表１２の規則に従ってスヌープ出力を生成
する。このようにして生成されたスヌープ出力は、信号
線５１８を経由して下位バスに出力される。
【０２８２】この動作例では、下位バストランザクショ
ンの種類がＲｅａｄで、ブリッジキャッシュのステート
がＭなので、いずれの制約条件を採用する場合でも、下
位バススヌープ出力生成回路３３２はＨＩＴＭを出力す
る。
【０２８３】(6.3) ブリッジキャッシュの次ステートは
タグ更新回路３２４で決定される。タグ更新回路３２４
には、信号線５０６からの上位バススヌープ結果と、ス
テップ(4.5) において上位バストランザクションバッフ
ァ３１２に格納された上位バス・トランザクションの種
類が与えられる。タグ更新回路３２４は、これらの情報
に基づき表１３又は表１４の規則に基づいて、ブリッジ
キャッシュの次ステートを決定する。この例では、上位
バススヌープ結果がＨＩＴＭで上位バストランザクショ
ンがＲｅａｄなので、ブリッジキャッシュの次ステート
はＳと決定される。
【０２８４】また、タグ更新回路３２４は、上位バスト
ランザクションバッファ３１２からトランザクションの
アドレスＡを得、このアドレスＡと前記次ステートＳと
をタグライト回路３２０に入力する。タグライト回路３
２０は、このアドレスＡのインデックス部をタグＲＡＭ
４０４に入力してタグ情報の書き換えを行うべきブロッ
クを指定し、さらに前記次ステートＳをタグＲＡＭ４０
２に入力して当該ブロックのステートを変更する。
【０２８５】（７）バスブリッジ＃０は、下位バスに発
行したトランザクションに対する他のバスブリッジから
の応答を検出し、上位バス＃０に対する応答の生成を行
う。この例では、下位バス上にはバスブリッジ＃０及び
バスブリッジ＃１が接続されているだけなので、バスブ
リッジ＃０は、前記（６）でバスブリッジ＃１から下位
バスに出力されたデータやスヌープ出力などを検出する
と、それらに基づき次のような処理を行う。
【０２８６】まず、バスブリッジ＃０は、ＣＰＵ＃０に
応答を行うためにスプリット応答トランザクションを生
成し、上位バス＃０上に発行する。また、バスブリッジ
＃０は、ＣＰＵ＃０の次ステートを制御するために、ス
ヌープ出力を生成して上位バス＃０に出力する。また、
バスブリッジ＃０は、下位バスから得られたデータをブ
リッジキャッシュ＃０に書き込む。さらに、バスブリッ
ジ＃０は、自らのブリッジキャッシュのステートを変更
する。すなわち、(7.1) スプリット応答生成回路３０６
は、信号線５１８から下位バススヌープ結果が入力され
ると、上位バストランザクション生成・保持回路３０４
に対してスプリット応答トランザクション生成指令を発
する。すなわち、スプリット応答生成回路３０６は、下
位バススヌープ結果を、スプリット応答トランザクショ
ンを生成するためのタイミング信号として用いている。
スプリット応答生成回路３０６は、下位バススヌープ結
果を得たときに、上位トランザクションバッファ３１２
に格納されているトランザクション情報に基づき、トラ
ンザクション発行元のＣＰＵに対してスプリット応答ト
ランザクション生成指令を生成する。上位トランザクシ
ョンバッファ３１２には、上位バスから受け取ったトラ
ンザクションの情報（種類、アドレス、スプリットＩＤ
等）がスプリットを行ったか否かの情報と共に格納され
ている。スプリット応答生成回路３０６は、この上位ト
ランザクションバッファ３１２からスプリットを行った
トランザクションを検索し、そのトランザクションのス
プリットＩＤからそのトランザクションを発行したＣＰ
ＵのＩＤを検出して、当該ＣＰＵ＿ＩＤに対するスプリ
ット応答トランザクションを生成する。
【０２８７】この動作例では、バスブリッジ＃１から出
力されたＨＩＴＭの信号が信号線５１８から入力され
る。このＨＩＴＭの信号を受けると、スプリット応答生
成回路３０６は、上位トランザクションバッファ３１２
からスプリットを行ったトランザクションを検出し、そ
のトランザクションの発行元ＣＰＵのＩＤ（スプリット
ＩＤに含まれている。ここでは＃０）を検出し、このＣ
ＰＵ＃０に対するスプリット応答トランザクションの生
成指令を上位バストランザクション生成・保持回路３０
４に出力する。
【０２８８】上位バストランザクション生成・保持回路
３０４は、この指令に基づいてスプリット応答トランザ
クションを生成する。そして、上位バスアービトレーシ
ョン回路３０２にて上位バスの使用権を獲得したところ
で、信号線５０４から上位バス＃０にそのスプリット応
答トランザクションが発行される。
【０２８９】(7.2) バスブリッジ＃０は、信号線５１８
から得た下位バススヌープ結果と、前記ステップ(2.5)
で下位バストランザクションバッファ３２６に格納され
た下位バス・トランザクション種類とに基づき、上位バ
スに対するスヌープ出力を生成する。このスヌープ出力
の生成は、制約１を採用する場合には前記表７の規則に
従って行い、制約２を採用する場合には前記表８の規則
に従って行う。この処理は上位バススヌープ出力生成回
路３０８で行われ、生成されたスヌープ出力は信号線５
０６を介して上位バス＃０に出力される。この例では、
スヌープ出力としてＨＩＴが上位バス＃０に出力され
る。
【０２９０】(7.3) バスブリッジ＃０は、バスブリッジ
＃１から下位バスに出力された最新のキャッシュデータ
を信号線５２２を経由して受信し、これをキャッシュＲ
ＡＭ４０４に格納する。すなわち、ステップ(7.1) にて
上位バス上に発行されたスプリット応答トランザクショ
ンはバスブリッジ＃０自身にて受信され、このとき下位
バス出力判定回路３１４が上位トランザクションバッフ
ァ３１２に格納されているアドレスを読出してキャッシ
ュ制御回路３２２に与える。そして、キャッシュ制御回
路３２２は、このアドレスからインデックスを抽出し、
このインデックス情報をキャッシュＲＡＭ４０４に与え
ることにより書き込み対象のブロックを特定する。そし
て、キャッシュＲＡＭ４０４では、キャッシュ制御回路
３２２によって指定されたブロックに対して、信号線５
２２から入力されたデータを書き込む。なお、このよう
にしてキャッシュＲＡＭ４０４に格納された最新データ
は、続いてキャッシュＲＡＭ４０４から信号線５１０を
介して上位バス＃０に出力される。
【０２９１】この例では、バスブリッジ＃０は、下位バ
スからの応答によって得たアドレスＡの最新データをブ
リッジキャッシュ＃０に書き込むと共に、上位バス＃１
に出力する。
【０２９２】(7.4) タグ更新回路３２４は、信号線５１
８から得られる下位バススヌープ結果と、ステップ(2.
5) で下位バストランザクションバッファ３２６に格納
された下位バストランザクションの種類とに基づき、ブ
リッジキャッシュの次ステートを決定する。この次ステ
ートの決定は、制約１及び制約２のいずれを採用する場
合でも。前記表６の規則に従って行う。この例では、下
位バススヌープ結果がＨＩＴＭで下位バストランザクシ
ョンがＲｅａｄなので、次ステートはＳと決定される。
【０２９３】また、タグ更新回路３２４は、下位バスト
ランザクションバッファ３１２から下位バスに発行した
Ｒｅａｄトランザクションのアドレスを得、このアドレ
スと前記次ステートとをタグライト回路３２０に入力す
る。タグライト回路３２０は、このアドレスのインデッ
クス部をタグＲＡＭ４０２に入力して書き換えを行うべ
きブロックを指定し、さらにアドレスのタグ部及び前記
次ステートをタグＲＡＭ４０２に入力して当該ブロック
のタグ及びステートを更新する。
【０２９４】（８）前記（２）におけるスプリットの結
果、いったん上位バス＃０を放棄したＣＰＵ＃０は、バ
スブリッジ＃０から上位バス＃０に発行されたスプリッ
ト応答トランザクションを受取り、そのスプリット応答
トランザクションに付随するデータを、ＣＰＵキャッシ
ュの該当ブロックに書き込む。また、このとき、バスブ
リッジ＃０からのスヌープ出力ＨＩＴによりＣＰＵ＃０
の受け取るスヌープ結果はＨＩＴとなり、この結果、Ｃ
ＰＵ＃０は当該ブロックのステートをＭＥＳＩプロトコ
ルにしたがってＳに変更する。
【０２９５】（９）ここからは、前記（３）の処理に続
くエビクションの処理について説明する。この（９）〜
（１１）の処理は、必ずしも前記（４）〜（８）の処理
の後に来るものではなく、両者の処理は並行的に行うこ
ともできる。
【０２９６】前記ステップ(3.4) にて発行されたＩｎｖ
ａｌｉｄａｔｅを受け取った上位バス＃０上の各ＣＰＵ
は、当該Ｉｎｖａｌｉｄａｔｅの対象ブロックを無効化
する。この例では、ＩｎｖａｌｉｄａｔｅはアドレスＢ
に対するものであり、ＣＰＵ＃１はアドレスＢのデータ
をステートＭで持っている。したがって、ＣＰＵ＃１
は、Ｉｎｖａｌｉｄａｔｅに対する応答として、上位バ
ス＃０に対してＨＩＴＭを出力し、アドレスＢのブロッ
クのステートＭのデータを上位バス＃０に出力する。そ
して、ＣＰＵ＃０は、キャッシュの当該ブロックのステ
ートをＭからＩに変更する。
【０２９７】（１０）バスブリッジ＃０は、Ｉｎｖａｌ
ｉｄａｔｅに対応してＣＰＵ＃１から書き戻されたデー
タを信号線５１０を経由して受取り、このデータにより
エビクションバッファ３３６の内容を更新する。すなわ
ち、エビクションバッファ３３６には、すでにステップ
(3.2) でキャッシュＲＡＭ４０４に格納されていたアド
レスＢのデータが退避しているが、このデータに対し
て、ＣＰＵ＃１から書き戻されてきたアドレスＢの最新
データが上書きされる。
【０２９８】（１１）(11.1)バスブリッジ＃０は、前記
ステップ(3.3) にて自らが上位バス＃０に発行したＩｎ
ｖａｌｉｄａｔｅを信号線５０４を介して取り込む。こ
のＩｎｖａｌｉｄａｔｅを受け取った下位バス判定回路
３１４は、上位トランザクションバッファ３１２に格納
されているＷｒｉｔｅＢａｃｋ要否の判定結果（前記ス
テップ(3.3) 参照）を読み出し、これに従ってＷｒｉｔ
ｅＢａｃｋ指令信号を生成する。
【０２９９】この動作例では、ステップ(3.3) にてＷｒ
ｉｔｅＢａｃｋが必要と判定されているので、下位バス
出力判定回路３１４は、アドレスＢのデータを書き戻す
ためのＷｒｉｔｅＢａｃｋの発行を指示する指令信号を
生成する。この指令信号は、下位バストランザクション
生成・保持回路３３０に出力する。
【０３００】(11.2)これを受け取った下位バストランザ
クション生成・保持回路３３０は、アドレスＢについて
のＷｒｉｔｅＢａｃｋトランザクションを生成する。そ
して、このＷｒｉｔｅＢａｃｋは、下位バスアービトレ
ーション回路３２８により下位バスの使用権が取得でき
次第、信号線５１６を経由して下位バスに発行される。
【０３０１】(11.3)また、下位バス出力判定回路３１４
からのＷｒｉｔｅＢａｃｋ指示は、キャッシュ制御回路
３２２にも入力される。この指示を受けたキャッシュ制
御回路３２２は、エビクションバッファ３３６からアド
レスＢのデータを出力させる。このデータは、信号線５
２２を経由して下位バスに出力される。
【０３０２】このようにして、バスブリッジ＃０からの
ＷｒｉｔｅＢａｃｋによって、アドレスＢのデータがメ
インメモリに書き戻される。
【０３０３】実施形態２．以上説明した実施形態１は、
階層バスシステムにおいて、バスの電気的な制約を克服
して一つのシステム上に接続できるＣＰＵの数を増やす
ものであった。
【０３０４】ところで、一つの階層バスシステム上に接
続可能なＣＰＵの数は、そのような物理的な制約のみな
らず論理的な制約を受けることもある。
【０３０５】すなわち、同時に複数のバストランザクシ
ョンのスプリットを許容する場合、各トランザクション
に対するスプリット応答を正確に発行元のＣＰＵに返す
ためにトランザクションにＩＤを持たせる。このＩＤを
スプリットＩＤと呼ぶ。従来の階層バスシステムでは、
このスプリットＩＤは、図８に示すように次のように定
義されていた。
【０３０６】
【数１】 スプリットＩＤ＝ＣＰＵ＿ＩＤ＋トランザクションＩＤ ここで、ＣＰＵ＿ＩＤは、階層バスシステム内の各ＣＰ
Ｕごとに一意的に定められる。また、トランザクション
ＩＤは、各ＣＰＵ内においてトランザクションごとに一
意的に定められる。このようなスプリットＩＤをみれ
ば、バス上のトランザクションが一意的に特定され、ま
たスプリット応答の宛先が特定される。
【０３０７】ところが、このようなスプリットＩＤで
は、システム上に接続可能なＣＰＵの個数がＣＰＵ＿Ｉ
Ｄのビット数によって制限されてしまう。例えば、ＣＰ
Ｕ＿ＩＤに２ビットが割り当てられている場合は、シス
テムに接続可能なＣＰＵの個数は４個に限定される。こ
れがＣＰＵ接続個数に対する論理的な制約である。
【０３０８】従って、実施形態１のごとくシステムの階
層化を行い、物理的な制約を回避したとしても、従来の
ようなスプリットＩＤの割り当て方では、上記論理的な
制約によりシステムに接続可能なＣＰＵの個数が限られ
てしまう。
【０３０９】本実施形態２は、このような論理的な制約
を回避しようとするものである。この実施形態は、図１
に示したバスブリッジを用いた階層型のシステムに適用
される。
【０３１０】本実施形態では、上記論理的な制約を回避
するために、各バスブリッジにそれぞれ固有のＩＤ（以
下、ブリッジＩＤと呼ぶ）を与え、下位バス上でのトラ
ンザクションのスプリットＩＤを次のように定義する。
【０３１１】
【数２】下位バススプリットＩＤ＝ブリッジＩＤ＋ＣＰ
Ｕ＿ＩＤ＋トランザクションＩＤ したがって、本実施形態における上位バス及び下位バス
上のトランザクションのスプリットＩＤの構成は図９に
示すようになる。
【０３１２】ここで、ＣＰＵ、バスブリッジ、Ｉ／Ｏな
どの各エージェントのＩＤは、各バスごとに一意的にな
るように定める。例えば、図１では下位バスに複数のバ
スブリッジ、メインメモリ、及びＩ／Ｏ装置が接続され
ているが、それら各エージェントにＩＤを与える場合に
は、下位バス内において一意的なＩＤを与える。また、
各上位バスについても各ＣＰＵ及びバスブリッジに対し
て上位バス内において一意的なＩＤを与える。このよう
なＩＤ割り当てを行った場合、バスブリッジに対して
は、上位バスについてのＩＤと下位バスについてのＩＤ
の２種類のＩＤが与えられる。したがって、図９に示す
下位バススプリットＩＤにおけるブリッジＩＤは、バス
ブリッジの２つのＩＤのうち下位バスについてのＩＤを
指す。
【０３１３】この方式において、上位バスのトランザク
ションに対するスプリットＩＤは、その上位バスを発行
したＣＰＵのＩＤと、そのＣＰＵにおける当該トランザ
クションのＩＤから定められる。そして、上位バス・ト
ランザクションをスプリットして下位バスにトランザク
ションを発行した場合、その下位バス・トランザクショ
ンには、元の上位バス・トランザクションのＣＰＵ＿Ｉ
Ｄ及びトランザクションＩＤに当該スプリットを行った
バスブリッジの下位バスに対するブリッジＩＤを加えた
ものを下位バススプリットＩＤとして与える。このよう
な下位バススプリットＩＤによれば、各ブリッジから下
位バスに発行されたトランザクションを一意的に特定す
ることができる。
【０３１４】下位バススプリットＩＤの割り付けはバス
ブリッジによって行われる。より具体的に、バスブリッ
ジとして図６に示す構成の装置を用いた場合には、下位
バススプリットＩＤの割り付けは、下位バストランザク
ション生成・保持回路３３０で行われる。
【０３１５】このようなスプリットＩＤ割り付け方式に
よれば、１つの上位バスに接続可能なＣＰＵの個数は従
来同様限定されるものの、システム全体では、上位バス
の数を増やすことによってＣＰＵの個数を増やすことが
可能となる。
【０３１６】変形例１．次に、実施形態２の下位バスス
プリットＩＤ割り当て方式の変形例１について説明す
る。
【０３１７】図１０は、この変形例１の方式によるスプ
リットＩＤの構成を示す説明図である。図に示すよう
に、この変形例では、下位バススプリットＩＤを割り当
てるときに、上位バススプリットＩＤに単にブリッジＩ
Ｄを付加するのではなく、上位バススプリットＩＤのビ
ット数を縮退したものを下位バスにおけるトランザクシ
ョンＩＤとする。そして、この下位バス・トランザクシ
ョンＩＤにブリッジＩＤを付加することにより、下位バ
ススプリットＩＤのビット数を上位バススプリットＩＤ
のビット数と等しくする。ここで、上位バススプリット
ＩＤから下位バスにおけるトランザクションＩＤを生成
する際には、この下位バス・トランザクションＩＤがス
プリットを行ったバスブリッジにおいてトランザクショ
ンごとに一意的となるようにする。
【０３１８】このように下位バススプリットＩＤを定め
ることにより、下位バスに対して上位バス用のデバイス
（例えばＣＰＵ）を接続することが可能となる。
【０３１９】なお、この構成においては、上位バスのス
プリットＩＤとこれを圧縮したトランザクションＩＤと
の対応関係を管理するＩＤ管理手段をバスブリッジに設
ける。 変形例２．次に、実施形態２の下位バススプリ
ットＩＤ割り当て方式の変形例２について説明する。
【０３２０】図１１は、この変形例２の方式によるスプ
リットＩＤの構成を示す説明図である。図に示すよう
に、この変形例では、ブリッジＩＤをＣＰＵ＿ＩＤと同
ビット数になるように設定する。そして、下位バススプ
リットＩＤを割り当てるときに、上記変形例１と同様、
上位バススプリットＩＤを変形して下位バスにおけるト
ランザクションＩＤを生成する。このとき、本変形例で
は、上位バスでのトランザクションＩＤのビット数と等
しくなるように上位バススプリットＩＤを縮退して、下
位バス・トランザクションＩＤを生成する。そして、こ
の下位バス・トランザクションＩＤにブリッジＩＤを付
加することにより、下位バススプリットＩＤのビット数
を上位バススプリットＩＤのビット数と等しくする。
【０３２１】この変形例２の方式によれば、上位バスス
プリットＩＤと下位バススプリットＩＤとが同ビット数
となるだけでなく、上位バススプリットＩＤにおけるＣ
ＰＵ＿ＩＤと下位バススプリットＩＤにおけるブリッジ
ＩＤとが同ビット数となる。したがって、この方式によ
れば、バスブリッジとＣＰＵとを論理的に等価に扱うこ
とができ、図１に示した下位バスに対してＣＰＵを接続
することが可能となり、システム構成の柔軟性が向上す
る。
【０３２２】なお、以上では、バスブリッジから下位バ
スに発行するトランザクションに対して与えるスプリッ
トＩＤの生成方式について説明したが、この変形例の方
式はバスブリッジから上位バスに発行するトランザクシ
ョンに与えるスプリットＩＤにも応用することができ
る。この場合、バスブリッジは、下位バスから受け取っ
たトランザクションのスプリットＩＤを変形してトラン
ザクションＩＤを生成し、このトランザクションＩＤに
対して当該バスブリッジの上位バスにおけるブリッジＩ
Ｄを付加することにより上位バススプリットＩＤを生成
する。
【０３２３】この変形例２における具体的なスプリット
ＩＤの割り付け方について説明する。まず、上位バスに
発行されたトランザクションをバスブリッジがスプリッ
トして下位バスにトランザクションを発行する場合にお
けるスプリットＩＤの割り付け方から説明する。
【０３２４】この例では、バスブリッジ内に図１２に示
すような管理テーブルを設け、この管理テーブルを用い
て下位バススプリットＩＤを決定する。図１２に示す管
理テーブルは、トランザクションＩＤの数の分だけの欄
から構成される。例えば、トランザクションＩＤが８ビ
ットである場合には、管理テーブルは２５６の欄から構
成される。管理テーブルの各欄には、当該トランザクシ
ョンＩＤが使用中であるか未使用であるかを示す使用／
未使用フラグが設けられる。
【０３２５】上位バスのトランザクションをスプリット
すると決定した場合、バスブリッジは、図１２の管理テ
ーブルから未使用の欄を探し出し、この結果見付かった
未使用欄のトランザクションＩＤを、下位バスに対して
発行するトランザクションのトランザクションＩＤとす
る。次に、このトランザクションＩＤに当該バスブリッ
ジのブリッジＩＤを付加して下位バススプリットＩＤと
する。そして、バスブリッジは、このようにして求めら
れた下位バススプリットＩＤをヘッダ等に付加して、下
位バスに対してトランザクションを発行する。また、こ
のとき、管理テーブルの当該トランザクションＩＤの欄
には、スプリットを行った上位バス・トランザクション
のスプリットＩＤが登録され、使用／未使用フラグが
「未使用」から「使用中」に変更される。そして、「使
用中」となった欄は、スプリットしたトランザクション
に対するスプリット応答トランザクションを発行する際
に、使用／未使用フラグが「未使用」に変更される。こ
れにより、その欄に対応するトランザクションＩＤは再
び使用可能となる。
【０３２６】例えば、バスブリッジとして図６に示す構
成を用いた場合、この管理テーブルは上位バストランザ
クションバッファ３１２に格納される。上位トランザク
ションバッファ３１２は、信号線５０４から入力される
スプリットＩＤと下位バス出力判定回路３１４からのス
プリットについての情報に基づいて前述したような管理
テーブルのメンテナンスを行う。すなわち、バスブリッ
ジが上位バスからのトランザクションを受け取ったと
き、その上位バストランザクションのスプリットＩＤが
信号線５０４を経由して上位トランザクションバッファ
３１２に入力される。そして、下位バス出力判定回路３
１４にてトランザクションのスプリットが決定される
と、この決定を示す信号が上位トランザクションバッフ
ァ３１２に入力される。すると、上位バストランザクシ
ョンバッファ３１２は、管理テーブルの未使用欄を探
し、見付かった未使用欄に上位バスのスプリットＩＤを
格納し、その欄のフラグを「使用中」に変更する。同時
に、上位バストランザクションバッファ３１２は、その
欄の番号（トランザクションＩＤに対応）を示す信号を
下位バストランザクション生成・保持回路３３０に与え
る。下位バストランザクション生成・保持回路３３０
は、受け取った欄番号に対応するトランザクションＩＤ
を求め、このトランザクションＩＤに当該バスブリッジ
の下位バス用のブリッジＩＤを付加して下位バススプリ
ットＩＤを生成する。
【０３２７】以上説明したように、図１２に示すような
管理テーブルを用いて各トランザクションＩＤの使用／
未使用を管理し、上位バストランザクションをスプリッ
トする場合には、それらトランザクションＩＤのうち未
使用のものを順に下位バススプリットＩＤ中のトランザ
クションＩＤとして使用することにより、下位バスに対
して規定されているトランザクションＩＤを無駄なく使
用することが可能になる。すなわち、例えば下位バスに
おけるトランザクションＩＤを、上位バススプリットＩ
Ｄから関数などを用いて定める場合、異なった上位バス
スプリットＩＤが同じ下位バストランザクションＩＤに
マッピングされる可能性がある。この場合、後から来た
上位バストランザクションはスプリットすることができ
ず、後の上位バストランザクションについてはＣＰＵに
対してリトライをさせることになる。これに対して本構
成のごとく管理テーブルを用いた場合では、異なった上
位バストランザクションに対して同一の下位バストラン
ザクションＩＤが割り当てられることはなく、トランザ
クションＩＤを無駄なく使用することができる。また、
リトライの発生頻度を減らすことができるので、システ
ム全体のスループット、レイテンシを向上させることが
できる。
【０３２８】なお、この方式においては、リトライが生
じるのは管理テーブルに未使用の欄がなくなった場合の
みである。このような場合において、上位バスからトラ
ンザクションが来た場合は、バスブリッジは上位バスに
リトライ終了信号を返し、ＣＰＵに同一トランザクショ
ンの再発行を要求する。
【０３２９】次に、下位バスのトランザクションを受け
取ったバスブリッジが上位バスにトランザクションを発
行する場合の、上位バストランザクションに対するスプ
リットＩＤの割り付け方について説明する。
【０３３０】この場合は、バスブリッジ内に図１３に示
すような管理テーブルを設け、この管理テーブルを用い
て上位バススプリットＩＤを決定する。図１３の管理テ
ーブルは、図１２に示したものと同様の構成を有してい
る。
【０３３１】バスブリッジが、下位バスのトランザクシ
ョンを受けて上位バスに対してトランザクションを発行
する場合、前記図１２の場合と同様にして、図１３の管
理テーブルの未使用欄のトランザクションＩＤを、上位
バスに対して発行するトランザクションのトランザクシ
ョンＩＤとする。次に、このトランザクションＩＤに当
該バスブリッジの上位バスに対するブリッジＩＤを付加
して上位バススプリットＩＤとする。このとき、管理テ
ーブルの当該トランザクションＩＤに対応する欄には、
下位バスバス・トランザクションのスプリットＩＤが登
録され、使用／未使用フラグが「未使用」から「使用
中」に変更される。そして、「使用中」の欄は、上位バ
スに発行したトランザクション終了したときに「未使
用」に変更される。これにより、その欄に対応するトラ
ンザクションＩＤは再び使用可能となる。
【０３３２】例えば、バスブリッジとして図６に示す構
成を用いた場合、この管理テーブルは下位バストランザ
クションバッファ３２６に格納される。下位バストラン
ザクションバッファ３２６は、信号線５１６から入力さ
れる下位バススプリットＩＤと、上位バス出力判定回路
３１６から入力される上位バスに対するトランザクショ
ン発行の有無についての情報とに基づき、管理テーブル
をメンテナンスする。すなわち、上位バス出力判定回路
３１４にて上位バスに対してトランザクションを発行す
ると決定された場合、下位バストランザクションバッフ
ァ３２６の管理テーブルの未使用欄に元の下位バストラ
ンザクションのスプリットＩＤが登録され、その欄の番
号を示す信号が上位バストランザクション生成・保持回
路３０４に入力される。そして、上位バストランザクシ
ョン生成・保持回路３０４は、その欄番号に対応するト
ランザクションＩＤを求め、このトランザクションＩＤ
に当該バスブリッジの上位バス用のブリッジＩＤを付加
して上位バススプリットＩＤを生成する。
【０３３３】このように、図１３に示す管理テーブルを
用いて上位バススプリットＩＤを管理することにより、
異なった下位バススプリットＩＤに対して同一の上位バ
ススプリットＩＤが割り付けられることがなくなり、ト
ランザクションＩＤを無駄なく使用することができる。
したがって、上位バススプリットＩＤに空きがない場合
に起こる下位バストランザクションのウエイト（ｗａｉ
ｔ：上位バスにトランザクションが発行可能となるまで
下位バスのトランザクションを待たせること。この間下
位バスは当該トランザクションによって占有される）処
理の頻度も減らすことができ、システム全体のスループ
ット、レイテンシを向上させることができる。
【０３３４】なお、この方式において下位バストランザ
クションのウエイトが生じるのは、管理テーブルに未使
用欄がなくなった場合のみである。
【０３３５】実施形態３．実施形態１においては、階層
バスシステムにおける上位バスの仕様と下位バスの仕様
との関係については特に規定していなかった。
【０３３６】これに対して本実施態は、上位バスの仕様
と下位バスの仕様とに一定の関係を規定することによ
り、階層バスシステムのシステム構成の柔軟性を向上さ
せることを目的とするものである。
【０３３７】すなわち、本実施形態では、バスの物理的
仕様及び論理的仕様の両方について、上位バスと下位バ
スとで仕様の統一を図る。ここで、バスの物理的仕様に
は、バス上の信号の電気レベルやバスが動作可能なクロ
ック周波数などがある。また、論理的仕様としては、バ
ス上のトランザクションの種類及びそのビットパタン、
トランザクションの要求アドレスの範囲及びその表現形
式、バスに接続されるキャッシュが出力するスヌープ出
力の表現形式及びそのビットパタン、バス上におけるト
ランザクションの識別子であるスプリットＩＤの構成な
どがある。なお、スプリットＩＤの構成の仕様の統一に
は、前記実施形態２の変形例２において説明したスプリ
ットＩＤ構成方式、すなわち上位バススプリットＩＤと
下位バススプリットＩＤとのビット幅を同一にし、上位
バススプリットＩＤにおけるＣＰＵ＿ＩＤと下位バスス
プリットＩＤにおけるブリッジＩＤとのビット幅を同一
にすることが含まれる。
【０３３８】このように上位バスと下位バスとの仕様を
同一にすることにより、以下に示すようにシステム構成
のバリエーションを広げることができる。
【０３３９】まず、図１４に示すように、下位バスに対
して、上位バス上のＣＰＵ＃０〜＃２と同等のＣＰＵ＃
３を接続可能となる。このとき、下位バスに接続された
バスブリッジ及びＣＰＵ＃３にはそれぞれ下位バス上で
一意的なＩＤを与え、これをスプリットＩＤ生成の際に
用いる。具体的なスプリットＩＤの生成方式としては、
実施形態２のものを用いることができる。
【０３４０】また、同一バス上にＣＰＵとバスブリッジ
が接続可能という点を拡張すれば、バス上のＣＰＵをバ
スブリッジと置き換えることにより、図１５に示すよう
な多階層のシステムの構築が可能となる。この場合、各
バスに接続されたエージェント（ＣＰＵ、バスブリッ
ジ）には、当該バス上において一意的なＩＤが与えら
れ、このＩＤにより当該バス上におけるトランザクショ
ンのスプリットＩＤを生成する。具体的なスプリットＩ
Ｄの生成方式としては、実施形態２のものを用いること
ができる。なお、図１５において、第２上位バスのＣＰ
Ｕをバスブリッジに置き換えることにより、さらに多階
層のシステムを構築することもできる。
【０３４１】また、本実施形態において、実際的なシス
テム構成の柔軟性を向上させるためには、モジュール化
の手法を採用することもできる。
【０３４２】すなわち、コンピュータ本体には、メイン
メモリ及びＩ／Ｏ装置等を接続した下位バス構成のみを
設けておき、ＣＰＵ等の上位の構成はボード化して適宜
交換可能とする。交換ユニットたるボードとしては、一
つのＣＰＵのみを実装したボードや、１つ以上のＣＰＵ
とバスブリッジ及びブリッジキャッシュとを１本のバス
に接続して構成した１つのクラスタを実装したボード等
を用いることができる。これら各種のボードは、下位バ
スに接続可能なインタフェースを有する。
【０３４３】この方式によれば、例えば図１６に示すよ
うに、１つＣＰＵのボード１００を接続した１ＣＰＵの
システムから、クラスタを収容したボード１０２を接続
したマルチＣＰＵのシステムに容易にバージョンアップ
が可能となる。このように、この方式によれば、ユーザ
等の要望に合わせてシステム構成を容易に変更すること
が可能となる。
【０３４４】また、図１７に示すように、ＣＰＵ、メイ
ンメモリ及びＩ／Ｏ装置を含む基本的なシステムに対し
て、追加ボードとしてクラスタを収容したボード１０２
を接続するという構成も可能である。
【０３４５】更には、下位バスに対して複数のボードを
並列接続することにより、システムの性能を更に向上さ
せることも可能である。
【０３４６】実施形態４．以上説明した各実施形態は、
複数のＣＰＵが１つの下位バスを介して１つのメインメ
モリを共有するシステムについてのものであった。これ
に対して、本実施形態は、下位バス−メインメモリを複
数系統設け、これらメインメモリをそれぞれ上位の複数
のＣＰＵで共有する。
【０３４７】図１８は、実施形態４に係る階層バスシス
テムの一例の構成を示す説明図である。図１８におい
て、図１と同一の部分には同一の番号を付してその説明
を省略する。
【０３４８】図１８に示すシステムは、２つの下位バス
４０ａ，４０ｂを有し、下位バス４０ａにはメインメモ
リ５０ａ及びＩ／Ｏ装置５２ａが、また下位バス４０ｂ
にはメインメモリ５０ｂ及びＩ／Ｏ装置５２ｂが、それ
ぞれ接続されている。そして、このシステムにおいて
は、各上位バスには、それぞれ２つ下位バスにそれぞれ
接続するために、２系統のバスブリッジ及びブリッジキ
ャッシュが設けられている。すなわち、上位バス２０に
は、下位バス４０ａと接続するためのバスブリッジ３０
ａ及びブリッジキャッシュ３１ａと、下位バス４０ｂと
接続するためのバスブリッジ３０ｂ及びブリッジキャッ
シュ３１ｂとが接続されている。また、上位バス２２に
は、下位バス４０ａと接続するためのバスブリッジ３２
ａ及びブリッジキャッシュ３３ａと、下位バス４０ｂと
接続するためのバスブリッジ３２ｂ及びブリッジキャッ
シュ３３ｂとが接続されている。
【０３４９】この構成において、メインメモリ５０ａ及
びメインメモリ５０ｂにはそれぞれ異なったアドレス空
間が割り当てられる。したがって、各バスブリッジは、
自身が接続されている下位バスのメインメモリのアドレ
ス空間を自らの受け持ち範囲とする。すなわち、各バス
ブリッジは、上位バスから受け取ったトランザクション
の要求アドレスが自らの受け持ち範囲か否かを判定する
機構を有し、受け持ち範囲であると判定された場合にの
み、その上位バス・トランザクションに対する応答処理
を行う。例えば、ＣＰＵ１０から発せられたトランザク
ションがメインメモリ５０ｂのアドレスに対するもので
あった場合、バスブリッジ３０ａ，３０ｂは共にそのト
ランザクションを受け取ってアドレスが各自の受け持ち
範囲に含まれるか否かを判定する。この結果、バスブリ
ッジ３０ｂがそのトランザクションに対する処理を行う
ことになる。そして、バスブリッジ３０ｂは、ブリッジ
キャッシュ３１ｂのスヌープを行い、この結果に基づい
て必要に応じてトランザクションのスプリットなどの処
理を行う。
【０３５０】したがって、この構成では、上位バス２
０、２２に接続された各ＣＰＵ１０〜１５は、下位バス
及びメインメモリが２系統存在することを意識せずにト
ランザクションを発行することができる。
【０３５１】このように、本実施形態では、システムに
複数のメインメモリを設け、各メインメモリを別々の下
位バスに接続したことにより、各下位バスの負荷を低減
し、下位バスのスループットを向上させることができ
る。
【０３５２】なお、上記構成において、各バスブリッジ
の受け持ち範囲を、コンピュータ起動時のセルフテスト
において判明した各メインメモリの使用可能アドレス範
囲に基づき調節することもできる。この場合、各バスブ
リッジは、セルフテストで判明した使用可能アドレス範
囲情報を得て、各自の接続されている下位バスのメイン
メモリの使用可能アドレス範囲を自らの受け持ちアドレ
ス範囲として設定する。このような方法によれば、各バ
スブリッジの受け持ち範囲を最適化することができる。
【０３５３】また、図１８の例では、各下位バス４０
ａ，４０ｂにそれぞれＩ／Ｏ装置５２ａ又は５２ｂが接
続されていたが、そのような構成では、トランザクショ
ンのアドレスによって使用可能なＩ／Ｏ装置が限定され
る。すなわち、あるトランザクションが、メインメモリ
５０ａのアドレスに対するものの場合は、そのトランザ
クションはＩ／Ｏ装置５２ａのみしか使用できない。逆
にいえば、すべてのトランザクションが、アドレスにか
かわりなく同一のＩ／Ｏ装置を利用できるようにするた
めには、複数の下位バスにそれぞれ同一のＩ／Ｏ装置を
接続する必要がある。
【０３５４】図１９は、このような問題を解決するため
のシステム構成を示す説明図である。図１９において、
図１８と同一の部分には同一の符号を付してその説明を
省略する。
【０３５５】図１９の構成では、１つのＩ／Ｏ装置５２
が２つの下位バス４０ａ，４０ｂによって共有される。
すなわち、Ｉ／Ｏ装置５２はＩ／Ｏバス５６に接続さ
れ、下位バス４０ａ及び４０ｂはそれぞれバスブリッジ
５４ａ及び５４ｂを介してＩ／Ｏバス５６に接続されて
いる。バスブリッジ５４ａ及び５４ｂにはブリッジキャ
ッシュは設けられない。バスブリッジ５４ａ及び５４ｂ
は、下位バス４０ａ又は４０ｂから受け取ったトランザ
クションがＩ／Ｏ装置５２に対するトランザクションで
あると判定した場合は、そのトランザクションをＩ／Ｏ
バス５６に転送する。そして、Ｉ／Ｏ装置５２は、Ｉ／
Ｏバス５６からトランザクションを受け取り、必要な処
理を行う。
【０３５６】図１９の構成によれば、各トランザクショ
ンは、アドレスにかかわらず、システムが有するすべて
のＩ／Ｏ装置を使用することができる。
【０３５７】なお、図１９の構成において、バスブリッ
ジ５４ａ，５４ｂが、下位バス４０ａ又は４０ｂからＩ
／Ｏバス５６に対してトランザクションを転送するとき
に、スプリットを行うようにしてもよい。この場合、Ｉ
／Ｏトランザクション処理時における下位バスの負荷を
低減することができる。
【０３５８】また、バスブリッジとブリッジキャッシュ
とを１つのパッケージとして構成し、ブリッジキャッシ
ュを使用するモードと使用しないモードとを切り換え可
能とすることにより、一種類のバスブリッジ・パッケー
ジで上位バス−下位バス間用と下位バス−Ｉ／Ｏバス間
用の両方に用いることができる。
【図面の簡単な説明】
【図１】 本発明に係る階層バスシステムの全体的な構
成の一例を示す概略構成図である。
【図２】 実施形態１における変形例の概略構成を示す
説明図である。
【図３】 エビクションバッファを設けたバスブリッジ
の概略構成を示す説明図である。
【図４】 補助キャッシュを設けたバスブリッジの概略
構成を示す説明図である。
【図５】 リトライ判定機能を有するバスブリッジの概
略構成を示す説明図である。
【図６】 実施形態１におけるバスブリッジ及びブリッ
ジキャッシュの構成を示すブロック図である。
【図７】 階層バスシステムの一例を示す図である。
【図８】 従来のスプリットＩＤの構成を示す図であ
る。
【図９】 実施形態２における上位バススプリットＩＤ
と下位バススプリットＩＤの構成を示す図である。
【図１０】 実施形態２の変形例１における上位バスス
プリットＩＤと下位バススプリットＩＤの構成を示す図
である。
【図１１】 実施形態２の変形例２における上位バスス
プリットＩＤと下位バススプリットＩＤの構成を示す図
である。
【図１２】 実施形態２の変形例２における下位バスト
ランザクションＩＤの管理テーブルを示す図である。
【図１３】 実施形態２の変形例２における上位バスト
ランザクションＩＤの管理テーブルを示す図である。
【図１４】 実施形態３における下位バスにＣＰＵを接
続した階層バスシステムの構成を示す図である。
【図１５】 実施形態３における多階層の階層バスシス
テムの構成を示す図である。
【図１６】 実施形態３におけるボード交換を示す説明
図である。
【図１７】 実施形態３におけるボード追加を示す説明
図である。
【図１８】 実施形態４に係る階層バスシステムの一例
の概略構成を示す説明図である。
【図１９】 実施形態４において複数の下位バスがＩ／
Ｏ装置を共有する構成例を示す説明図である。
【図２０】 バス共有型の密結合マルチプロセッサシス
テムを示す概略図である。
【符号の説明】
１０〜１５ ＣＰＵ、２０，２２ 上位バス、３０，３
２ バスブリッジ、３１，３３ ブリッジキャッシュ、
４０ 下位バス、５０ メインメモリ、５２Ｉ／Ｏ装
置、６０ バスブリッジ制御部、６２ エビクションバ
ッファ、６４アドレスレジスタ、６６ データバッフ
ァ、６８ 補助キャッシュ、７２ スプリット情報レジ
スタ、８０ 上位キャッシュ状態フラグ記憶部、３００
バスブリッジ、３０２ 上位バスアービトレーション回
路、３０４ 上位バストランザクション生成保持回路、
３０６ スプリット応答生成回路、３０８ 上位バスス
ヌープ出力生成回路、３１０ レスポンス生成回路、３
１２ 上位トランザクションバッファ、３１４ 下位バ
ス出力判定回路、３１６ 上位バス出力判定回路、３１
８ タグリード回路、３２０ タグライト回路、３２２
キャッシュ制御回路、３２４ タグ更新回路、３２６
下位トランザクションバッファ、３２８下位バスアー
ビトレーション回路、３３０ 下位バストランザクショ
ン生成保持回路、３３２ 下位バススヌープ出力生成回
路、３３４ レスポンス受信回路、３３６ エビクショ
ンバッファ、３３８ リトライ判定回路、４０２ タグ
ＲＡＭ、４０４ キャッシュＲＡＭ。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成７年１１月６日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０３１８
【補正方法】変更
【補正内容】
【０３１８】このように下位バススプリットＩＤを定め
ることにより、下位バスに対して上位バス用のデバイス
（例えばＣＰＵ）を接続することが可能となる。なお、
この構成においては、上位バスのスプリットＩＤとこれ
を圧縮したトランザクションＩＤとの対応関係を管理す
るＩＤ管理手段をバスブリッジに設ける。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０３１９
【補正方法】変更
【補正内容】
【０３１９】変形例２．次に、実施形態２の下位バスス
プリットＩＤ割り当て方式の変形例２について説明す
る。

Claims (42)

    【特許請求の範囲】
  1. 【請求項１】 複数のプロセッサとそれらプロセッサに
    よって共有されるメインメモリとを含む階層バスシステ
    ムにおいて、 前記プロセッサを複数個ずつ上位バスにて相互に接続
    し、 各上位バスごとに、当該上位バスに接続されるプロセッ
    サによって共有されるブリッジキャッシュを有するバス
    ブリッジを設け、 各バスブリッジを下位バスにて相互に接続し、この下位
    バスに前記メインメモリを接続し、 前記プロセッサをスプリット対応可能とし、 前記プロセッサから上位バスに発行されたトランザクシ
    ョンを前記バスブリッジにてスプリット処理することを
    特徴とする階層バスシステム。
  2. 【請求項２】 請求項１記載の階層バスシステムにおい
    て、 前記プロセッサは、各々プロセッサキャッシュを有し、 前記プロセッサキャッシュ及びブリッジキャッシュは、
    各キャッシュブロックのステートを記憶するステート記
    憶手段をそれぞれ有し、 前記プロセッサ及びバスブリッジは、自らが有するプロ
    セッサキャッシュ又はブリッジキャッシュの前記ステー
    ト記憶手段を制御するステート制御手段をそれぞれ有
    し、 前記プロセッサキャッシュの各キャッシュブロックの取
    り得るステートを、前記ブリッジキャッシュの対応キャ
    ッシュブロックのステートに基づいて制約することによ
    り、ブリッジキャッシュとこのブリッジキャッシュの上
    位のプロセッサキャッシュとのマルチレベル包含性を維
    持することを特徴とする階層バスシステム。
  3. 【請求項３】 請求項２記載の階層バスシステムであっ
    て、前記プロセッサキャッシュ及びブリッジキャッシュ
    のステートがＭＥＳＩプロトコルに従う場合において、 ブリッジキャッシュのステートがＩの場合には、上位の
    プロセッサキャッシュの取り得るステートをＩに限定
    し、 ブリッジキャッシュのステートがＳの場合には、上位の
    プロセッサキャッシュの取り得るステートをＳ又はＩに
    限定し、 ブリッジキャッシュのステートがＥの場合には、上位の
    プロセッサキャッシュの取り得るステートをＳ又はＩに
    限定し、 ブリッジキャッシュのステートがＭの場合には、上位の
    プロセッサキャッシュがすべてのステートを取り得るよ
    うに認めることを特徴とする階層バスシステム。
  4. 【請求項４】 請求項２記載の階層バスシステムであっ
    て、前記プロセッサキャッシュ及びブリッジキャッシュ
    のステートがＭＥＳＩプロトコルに従う場合において、 ブリッジキャッシュのステートがＩの場合には、上位の
    プロセッサキャッシュの取り得るステートをＩに限定
    し、 ブリッジキャッシュのステートがＳの場合には、上位の
    プロセッサキャッシュの取り得るステートをＳ又はＩに
    限定し、 ブリッジキャッシュのステートがＥ又はＭの場合には、
    上位のプロセッサキャッシュがすべてのステートを取り
    得るように認めることを特徴とする階層バスシステム。
  5. 【請求項５】 請求項３又は請求項４記載の階層バスシ
    ステムにおいて、 前記バスブリッジは、上位バスから受け取ったトランザ
    クションの種類と当該トランザクションのアドレスに対
    応するブリッジキャッシュのステートとに基づき、当該
    トランザクションをスプリットするか否か及びスプリッ
    トする場合において下位バスに発行するトランザクショ
    ンを決定する下位バス出力判定手段を有し、上位バスか
    らトランザクションを受け取った場合、この下位バス出
    力判定手段によって決定されたトランザクションを下位
    バスに発行することを特徴とする階層バスシステム。
  6. 【請求項６】 請求項５に記載の階層バスシステムにお
    いて、 前記下位バス出力判定手段は、 上位バスのトランザクションがリードである場合には、
    ブリッジキャッシュの対応ブロックのステートがＩであ
    る場合にのみ当該トランザクションをスプリットして下
    位バスにリード・トランザクションを発行し、 上位バスのトランザクションがインバリデートである場
    合には、ブリッジキャッシュの対応ブロックのステート
    がＳである場合にのみ当該トランザクションをスプリッ
    トして下位バスにインバリデート・トランザクションを
    発行し、 上位バスのトランザクションがリード・アンド・インバ
    リデートである場合、ブリッジキャッシュの対応ブロッ
    クのステートがＳである場合には当該トランザクション
    をスプリットして下位バスにインバリデート・トランザ
    クションを発行し、ブリッジキャッシュの対応ブロック
    のステートがＩである場合には当該トランザクションを
    スプリットして下位バスにリード・アンド・インバリデ
    ート・トランザクションを発行するように決定すること
    を特徴とする階層バスシステム。
  7. 【請求項７】 請求項６記載の階層バスシステムにおい
    て、 前記下位バス出力判定手段は、 上位バスのトランザクションがリードである場合に、当
    該リード・トランザクションが命令コードを要求するも
    のであるかデータを要求するものであるかを判別する要
    求判別手段を有し、 当該リード・トランザクションがデータを要求するもの
    である場合には下位バスにリード・アンド・インバリデ
    ートを発行することを特徴とする階層バスシステム。
  8. 【請求項８】 請求項３又は請求項４に記載の階層バス
    システムにおいて、 前記バスブリッジは、下位バスに発行したトランザクシ
    ョンの種類と下位バスのスヌープ結果に基づき、ブリッ
    ジキャッシュにおける対応キャッシュブロックの次ステ
    ートを制御する第１のステート制御手段を有することを
    特徴とする階層バスシステム。
  9. 【請求項９】 請求項８記載の階層バスシステムにおい
    て、 前記第１のステート制御手段は、 前記トランザクションの種類がインバリデート又はリー
    ド・アンド・インバリデートである場合は、前記ブリッ
    ジキャッシュの対応ブロックの次ステートをＭにし、 前記トランザクションの種類がリードである場合は、下
    位バスのスヌープ結果がミスの場合には前記ブリッジキ
    ャッシュの対応ブロックの次ステートをＥにし、下位バ
    スのスヌープ結果がＨＩＴ又はＨＩＴＭの場合には前記
    ブリッジキャッシュの対応ブロックの次ステートをＳに
    することを特徴とする階層バスシステム。
  10. 【請求項１０】 請求項３記載の階層バスシステムにお
    いて、 前記バスブリッジは、 自バスブリッジから下位バスに発行したトランザクショ
    ンの種類に基づきスプリット応答時における上位バスに
    対するスヌープ出力を生成する上位バススヌープ出力生
    成手段を有し、 前記上位バススヌープ出力生成手段は、前記トランザク
    ションの種類がインバリデート又はリード・アンド・イ
    ンバリデートである場合は前記スヌープ出力をミスと
    し、前記トランザクションの種類がリードである場合は
    前記スヌープ出力をＨＩＴとし、 バスブリッジが上位バスのトランザクションをスプリッ
    トして下位バスにトランザクションを発行した場合に、
    前記上位バススヌープ出力生成手段からのスヌープ出力
    によって、上位バスを介して当該バスブリッジに接続さ
    れたプロセッサのプロセッサキャッシュのステートを制
    御することを特徴とする階層バスシステム。
  11. 【請求項１１】 請求項４記載の階層バスシステムにお
    いて、 前記バスブリッジは、 自バスブリッジから下位バスに発行したトランザクショ
    ンの種類及び当該トランザクションに対する下位バスか
    らのスヌープ結果に基づき、スプリット応答時における
    上位バスに対するスヌープ出力を生成する上位バススヌ
    ープ出力生成手段を有し、 前記上位バススヌープ生成手段は、前記トランザクショ
    ンの種類がインバリデート又はリード・アンド・インバ
    リデートである場合は前記スヌープ出力をミスとし、前
    記トランザクションの種類がリードである場合は、下位
    バスのスヌープ結果がミスの場合は前記スヌープ出力を
    ミスとし下位バスのスヌープ結果がＨＩＴ又はＨＩＴＭ
    の場合は前記スヌープ出力をＨＩＴとし、 バスブリッジが上位バスのトランザクションをスプリッ
    トして下位バスにトランザクションを発行した場合に、
    前記上位バススヌープ出力生成手段からのスヌープ出力
    によって、上位バスを介して当該バスブリッジに接続さ
    れたプロセッサのプロセッサキャッシュのステートを制
    御することを特徴とする階層バスシステム。
  12. 【請求項１２】 請求項３に記載の階層バスシステムに
    おいて、 前記バスブリッジは、 下位バスから受け取ったトランザクションの種類と当該
    トランザクションのアドレスに対応するブリッジキャッ
    シュのステートとに基づき、上位バスに発行するトラン
    ザクションの種類を決定する上位バス出力判定手段を有
    し、 前記上位バス出力判定手段は、前記トランザクションの
    種類がリードである場合はブリッジキャッシュの対応ス
    テートがＭの場合に上位バスにリード・トランザクショ
    ンを発行すると決定し、前記トランザクションの種類が
    インバリデート又はリード・アンド・インバリデートで
    ある場合は前記ブリッジキャッシュの対応ステートがＭ
    又はＥ又はＳの場合に上位バスにインバリデート・トラ
    ンザクションを発行すると決定することを特徴とする階
    層バスシステム。
  13. 【請求項１３】 請求項４に記載の階層バスシステムに
    おいて、 前記バスブリッジは、 下位バスから受け取ったトランザクションの種類と当該
    トランザクションのアドレスに対応するブリッジキャッ
    シュのステートとに基づき、上位バスに発行するトラン
    ザクションの種類を決定する上位バス出力判定手段を有
    し、 前記上位バス出力判定手段は、前記トランザクションが
    リードである場合はブリッジキャッシュの対応ステート
    がＭ又はＥの場合に上位バスにリード・トランザクショ
    ンを発行すると決定し、前記トランザクションの種類が
    インバリデート又はリード・アンド・インバリデートで
    ある場合は前記ブリッジキャッシュの対応ステートがＭ
    又はＥ又はＳの場合に上位バスにインバリデート・トラ
    ンザクションを発行すると決定することを特徴とする階
    層バスシステム。
  14. 【請求項１４】 請求項１２又は請求項１３記載の階層
    バスシステムにおいて、 前記バスブリッジは、 ブリッジキャッシュの各キャッシュブロックごとについ
    て、当該キャッシュブロックについての所定のトランザ
    クションを上位バスに対して発行する必要があるか否か
    の状態を示す状態フラグを記憶した上位キャッシュ状態
    フラグ記憶手段と、 上位バスに発行されたトランザクションをモニタして、
    当該トランザクションの種類及びアドレスに基づいて前
    記上位キャッシュ状態フラグ記憶手段の当該キャッシュ
    ブロックの状態を制御するフラグ制御手段と、 下位バスから前記所定トランザクションを受け取った場
    合に、前記上位キャッシュ状態フラグを参照し、当該所
    定トランザクションのアドレスに対応するキャッシュブ
    ロックの状態フラグが上位バスに対して当該所定トラン
    ザクションを発行する必要がないことを示している場合
    は、当該所定トランザクションの上位バスへの発行を抑
    制する発行抑制手段と、 を有することを特徴とする階層バスシステム。
  15. 【請求項１５】 請求項３記載の階層バスシステムにお
    いて、 前記バスブリッジは、 前記下位バスから受け取ったトランザクションの種類
    と、当該トランザクションのアドレスについてのブリッ
    ジキャッシュのステートとに基づき、前記下位バスに対
    するスヌープ出力を生成する下位バススヌープ出力生成
    手段を有し、 前記下位バススヌープ出力生成手段は、 前記トランザクションの種類がリードの場合において、
    前記ブリッジキャッシュの対応ステートがＭの場合はＨ
    ＩＴＭをスヌープ出力とし、前記ブリッジキャッシュの
    対応ステートがＥ又はＳの場合はＨＩＴをスヌープ出力
    とし、 前記トランザクションの種類がインバリデート又はリー
    ド・アンド・インバリデートの場合には、前記ブリッジ
    キャッシュの対応ステートがＭの場合にＨＩＴＭをスヌ
    ープ出力とすることを特徴とする階層バスシステム。
  16. 【請求項１６】 請求項４記載の階層バスシステムにお
    いて、 前記バスブリッジは、 前記下位バスから受け取ったトランザクションの種類
    と、当該トランザクションのアドレスについてのブリッ
    ジキャッシュのステートと、当該トランザクションに対
    応して上位バスに発行したトランザクションに対する上
    位バスのスヌープ結果とに基づき、前記下位バスに対す
    るスヌープ出力を生成する下位バススヌープ出力生成手
    段を有し、 前記下位バススヌープ出力生成手段は、 前記トランザクションの種類がリードの場合において、
    前記スヌープ結果がＨＩＴＭの場合は前記ブリッジキャ
    ッシュの対応ステートがＭ又はＥの場合にＨＩＴＭをス
    ヌープ出力とし、前記スヌープ結果がＨＩＴＭ以外の場
    合は前記ブリッジキャッシュの対応ステートがＭの場合
    にはＨＩＴＭをスヌープ出力とし前記ブリッジキャッシ
    ュの対応ステートがＥ又はＳの場合にはＨＩＴをスヌー
    プ出力とし、 前記トランザクションの種類がインバリデート又はリー
    ド・アンド・インバリデートの場合において、前記スヌ
    ープ結果がＨＩＴＭの場合は前記ブリッジキャッシュの
    対応ステートがＭ又はＥの場合にＨＩＴＭをスヌープ出
    力とし、前記スヌープ結果がＨＩＴＭ以外の場合は前記
    ブリッジキャッシュの対応ステートがＭの場合にＨＩＴ
    Ｍをスヌープ出力とすることを特徴とする階層バスシス
    テム。
  17. 【請求項１７】 請求項３又は請求項４に記載の階層バ
    スシステムにおいて、 前記バスブリッジは、下位バスから受け取ったトランザ
    クションに対応して上位バスに発行したトランザクショ
    ンの種類に基づき、ブリッジキャッシュの対応ブロック
    の次ステートを制御する第２のステート制御手段を有
    し、 前記第２のステート制御手段は、 前記トランザクションの種類がリードである場合は、前
    記ブリッジキャッシュの対応ブロックの次ステートをＳ
    にし、 前記トランザクションの種類がインバリデート又はリー
    ド・アンド・インバリデートである場合は、前記ブリッ
    ジキャッシュの対応ブロックの次ステートをＩにするこ
    とを特徴とする階層バスシステム。
  18. 【請求項１８】 請求項３又は請求項４に記載の階層バ
    スシステムにおいて、 前記バスブリッジは、下位バスから受け取ったトランザ
    クションに対応して上位バスに発行したトランザクショ
    ンの種類と、当該トランザクションに対する上位バスの
    スヌープ結果とに基づき、ブリッジキャッシュの対応ブ
    ロックの次ステートを制御する第２のステート制御手段
    を有し、 前記第２のステート制御手段は、 前記トランザクションの種類がリードである場合は、前
    記上位バスのスヌープ結果がミスの場合には前記ブリッ
    ジキャッシュの対応ブロックの次ステートをＩにし、前
    記上位バスのスヌープ結果がＨＩＴ又はＨＩＴＭの場合
    には前記ブリッジキャッシュの対応ブロックの次ステー
    トをＳにし、 上位バスに発行したトランザクションがインバリデート
    又はリード・アンド・インバリデートである場合は、前
    記ブリッジキャッシュの対応ブロックの次ステートをＩ
    にすることを特徴とする階層バスシステム。
  19. 【請求項１９】 請求項３又は請求項４記載の階層バス
    システムにおいて、 前記バスブリッジは、 上位バスから受け取ったトランザクションのアドレスに
    基づき、ブリッジキャッシュにおいて当該アドレスに対
    応するキャッシュブロックのエビクションが必要か否か
    を判定するエビクション判定手段と、 エビクションが必要と判定された場合に、前記ブリッジ
    キャッシュのステート記憶手段に記憶されたエビクショ
    ン対象のキャッシュブロックのステートに基づき、上位
    バスに対して前記トランザクションのアドレスに対する
    インバリデートトランザクションを発行するか否かを判
    定するインバリデート判定手段であって前記エビクショ
    ン対象のキャッシュブロックのステートがＭ又はＥ又は
    Ｓの場合に上位バスに対してインバリデート・トランザ
    クションを発行すると判定するインバリデート判定手段
    と、 を有することを特徴とする階層バスシステム。
  20. 【請求項２０】 請求項３記載の階層バスシステムにお
    いて、 前記バスブリッジは、 上位バスから受け取ったトランザクションのアドレスに
    基づき、ブリッジキャッシュにおいて当該アドレスに対
    応するキャッシュブロックのエビクションが必要か否か
    を判定するエビクション判定手段と、 エビクションが必要と判定された場合に、前記ステート
    記憶手段に記憶されたエビクション対象のキャッシュブ
    ロックのステートに基づき下位バスに前記トランザクシ
    ョンのアドレスに対するライトバックトランザクション
    を発行するか否かを判定するライトバック判定手段であ
    って、エビクション対象のキャッシュブロックのステー
    トがＭの場合のみ下位バスにライトバックトランザクシ
    ョンを発行すると判定するライトバック判定手段と、 を有することを特徴とする階層バスシステム。
  21. 【請求項２１】 請求項４記載の階層バスシステムにお
    いて、 前記バスブリッジは、 上位バスから受け取ったトランザクションのアドレスに
    基づき、ブリッジキャッシュにおいて当該アドレスに対
    応するキャッシュブロックのエビクションが必要か否か
    を判定するエビクション判定手段と、 エビクションが必要と判定された場合に、上位バスに対
    して前記キャッシュブロックに対するインバリデートト
    ランザクションを発行するインバリデート発行手段と、 エビクションが必要と判定された場合に、前記ステート
    記憶手段に記憶されたエビクション対象のキャッシュブ
    ロックのステートと前記インバリデート発行手段から発
    行されたインバリデートトランザクションに対する上位
    バスのスヌープ結果とに基づき下位バスに前記エビクシ
    ョン対象のキャッシュブロックに対するライトバックト
    ランザクションを発行するか否かを判定するライトバッ
    ク判定手段と、 を有し、 前記ライトバック判定手段は、上位バスのスヌープ結果
    がＨＩＴＭの場合はエビクション対象のキャッシュブロ
    ックのステートがＭ又はＥのときにライトバックを発行
    すると判定し、上位バスのスヌープ結果がＨＩＴＭ以外
    の場合はエビクション対象のキャッシュブロックのステ
    ートがＭのときにライトバックを発行すると判定するこ
    とを特徴とする階層バスシステム。
  22. 【請求項２２】 請求項１９〜請求項２１のいずれかに
    記載の階層バスシステムにおいて、 前記バスブリッジは、 ブリッジキャッシュの前記エビクション対象のキャッシ
    ュブロックのデータを格納するバッファ手段を有し、 エビクション判定手段にてエビクションが必要と判定さ
    れると、ブリッジキャッシュのエビクション対象のキャ
    ッシュブロックのデータを前記バッファ手段に退避させ
    たのちブリッジキャッシュの当該キャッシュブロックを
    用いて前記上位バスからのトランザクションに対する処
    理を実行し、前記バッファ手段に退避したデータを用い
    てライトバック処理を行うことを特徴とする階層バスシ
    ステム。
  23. 【請求項２３】 請求項２２記載の階層バスシステムに
    おいて、 前記バッファ手段は、 エビクション対象のキャッシュブロックのアドレスを格
    納するアドレスレジスタと、 エビクション対象のキャッシュブロックのデータを格納
    するデータバッファと、 を有することを特徴とする階層バスシステム。
  24. 【請求項２４】 請求項２２記載の階層バスシステムに
    おいて、 前記バッファ手段は、 トランザクションのアドレス指定によってアクセス可能
    な補助キャッシュとして構成されることを特徴とする階
    層バスシステム。
  25. 【請求項２５】 請求項２２記載の階層バスシステムに
    おいて、 前記バスブリッジは、 エビクション判定に応じて当該バスブリッジから上位バ
    スに発行したインバリデートトランザクションに対し
    て、上位バスのプロセッサから該当キャッシュブロック
    のデータがライトバックされてきた場合に、プロセッサ
    からライトバックされてきたデータによって前記バッフ
    ァ手段に格納されているデータを更新することを特徴と
    する階層バスシステム。
  26. 【請求項２６】 請求項１記載の階層バスシステムにお
    いて、 前記バスブリッジは、 当該バスブリッジにおいてスプリット中のトランザクシ
    ョンの有無を示すスプリットフラグ手段と、 上位バスから受け取ったトランザクションの種類が、キ
    ャッシュブロックを使用する種類であるか否かを判定す
    るトランザクション判定手段と、 上位バスから受け取ったトランザクションのリトライの
    要否を判定するリトライ判定手段であって、前記スプリ
    ットフラグ手段がスプリット中のトランザクションが有
    ることを示し、かつ上位バスから受け取ったトランザク
    ションが前記トランザクション判定手段によってキャッ
    シュブロックを使用する種類であると判定された場合に
    リトライが必要と判定するリトライ判定手段と、 前記リトライ判定手段によってリトライが必要と判定さ
    れたときに、上位バスに対して前記トランザクションに
    ついてのリトライ信号を出力するリトライ出力手段と、 を有し、 前記上位バスのトランザクションを発行したプロセッサ
    は、バスブリッジからリトライ信号を受け取った場合
    に、当該トランザクションをいったん終了し、所定時間
    後に前記トランザクションを再発行することを特徴とす
    る階層バスシステム。
  27. 【請求項２７】 請求項１記載の階層バスシステムにお
    いて、 前記バスブリッジは、 当該バスブリッジにおいてスプリット中のトランザクシ
    ョンが使用するキャッシュブロックのアドレス情報を記
    憶するスプリット情報記憶手段と、 上位バスから受け取ったトランザクションのアドレスと
    前記スプリット情報記憶手段に記憶されたアドレス情報
    とを比較し、上位バスから受け取ったトランザクション
    がスプリット中のトランザクションの使用するキャッシ
    ュブロックを使用するか否かを判定するアドレス判定手
    段と、 上位バスから受け取ったトランザクションのリトライの
    要否を判定するリトライ判定手段であって、前記アドレ
    ス判定手段において上位バスから受け取ったトランザク
    ションがスプリット中のトランザクションの使用するキ
    ャッシュブロックを使用すると判定された場合に、リト
    ライが必要と判定するリトライ判定手段と、 を有し、 前記上位バスのトランザクションを発行したプロセッサ
    は、バスブリッジからリトライ信号を受け取った場合
    に、当該トランザクションをいったん終了し、所定時間
    後に前記トランザクションを再発行することを特徴とす
    る階層バスシステム。
  28. 【請求項２８】 請求項２１に記載の階層バスシステム
    において、 前記バスブリッジは、 上位バスから受け取ったトランザクションのアドレスと
    バッファ手段に退避中のキャッシュブロックのアドレス
    とを比較し、当該トランザクションが退避中のキャッシ
    ュブロックに対するトランザクションであるか否かを判
    定するアドレス比較手段と、 前記上位バスからのトランザクションが退避中のキャッ
    シュブロックに対するトランザクションだと判定された
    場合に、当該トランザクションに対してリトライが必要
    と判定するリトライ判定手段と、 前記リトライ判定手段によってリトライが必要と判定さ
    れたときに、上位バスに対して前記トランザクションに
    ついてのリトライ信号を出力するリトライ出力手段と、 を有し、 前記上位バスのトランザクションを発行したプロセッサ
    は、バスブリッジからリトライ信号を受け取った場合
    に、当該トランザクションをいったん終了し、所定時間
    後に前記トランザクションを再発行することを特徴とす
    る階層バスシステム。
  29. 【請求項２９】 請求項１記載の階層バスシステムにお
    いて、 前記バスブリッジは、 上位バスから受け取ったトランザクションをスプリット
    して下位バスにトランザクションを発行した場合におい
    て、当該下位バスのトランザクションに対して下位バス
    からリトライ信号を受け取った場合には、前記上位バス
    に対してスプリット応答トランザクションを発行すると
    共に前記上位バスのトランザクション発行元のプロセッ
    サに対してリトライ信号を出力し、 前記トランザクション発行元のプロセッサは、前記バス
    ブリッジからのリトライ信号を受信すると、前記トラン
    ザクションをいったん終了し、所定時間後にリトライす
    ることを特徴とする階層バスシステム。
  30. 【請求項３０】 請求項１記載の階層バスシステムにお
    いて、 前記バスブリッジは、 上位バストランザクションが有するスプリット識別子に
    対して下位バスにおいて当該バスブリッジに固有のブリ
    ッジ識別子を付加することにより、下位バストランザク
    ションのスプリット識別子を生成するスプリット識別子
    拡張手段を有し、 上位バスから受け取った上位バストランザクションをス
    プリットして下位バスに下位バストランザクションを発
    行する場合に、前記スプリット識別子拡張手段によって
    得られたスプリット識別子を下位バストランザクション
    に付することを特徴とする階層バスシステム。
  31. 【請求項３１】 請求項１記載の階層バスシステムにお
    いて、 前記バスブリッジは、 一方のバスから受け取ったトランザクションのスプリッ
    ト識別子を所定ビット数のブリッジトランザクション識
    別子に変換し、他方のバスにおいて当該バスブリッジに
    固有なブリッジ識別子に前記ブリッジトランザクション
    識別子を付加することにより、他方のバスに発行するト
    ランザクションに付与するスプリット識別子を生成する
    スプリット識別子生成手段を有し、 前記ブリッジトランザクション識別子のビット数と前記
    ブリッジ識別子のビット数との和は前記一方のバスにお
    けるスプリット識別子のビット数に等しく、 一方のバスから受け取ったトランザクションに対し他方
    のバスにトランザクションを発行する必要がある場合に
    は、当該他方のバスに発行するトランザクションに対し
    て前記スプリット識別子生成手段によって得られたスプ
    リット識別子を当該他方のバスに発行するトランザクシ
    ョンに付することを特徴とする階層バスシステム。
  32. 【請求項３２】 請求項３１記載の階層バスシステムに
    おいて、 前記プロセッサは、上位バスにトランザクションを発行
    する場合に、当該プロセッサが接続された上位バスにお
    いて当該プロセッサに固有なプロセッサ識別子に対し
    て、当該プロセッサ内において当該トランザクションに
    固有なプロセッサトランザクション識別子を付加するこ
    とにより、当該トランザクションのスプリット識別子を
    生成し、 前記ブリッジ識別子を前記プロセッサ識別子と同ビット
    数としたことを特徴とする階層バスシステム。
  33. 【請求項３３】 請求項３２記載の階層バスシステムに
    おいて、 前記バスブリッジのスプリット識別子生成手段は、 当該バスブリッジが下位バスに発行するトランザクショ
    ンに対して付与可能なブリッジトランザクション識別子
    の使用・未使用状態を管理する下位バス用管理テーブル
    を有し、 上位バスからのトランザクションに対して下位バスにト
    ランザクションの発行が必要な場合は、前記下位バス用
    管理テーブルにおいて未使用のブリッジトランザクショ
    ン識別子を求め、求められたブリッジトランザクション
    識別子を用いて前記下位バスに発行するトランザクショ
    ンに対するスプリット識別子を生成するとともに、前記
    上位バスからのトランザクションのスプリット識別子を
    当該ブリッジトランザクション識別子に対応づけて前記
    下位バス用管理テーブルに登録することを特徴とする階
    層バスシステム。
  34. 【請求項３４】 請求項３３記載の階層バスシステムに
    おいて、 前記バスブリッジは、上位バスから受け取ったトランザ
    クションに対して下位バスにトランザクションの発行が
    必要な場合において、前記下位バス用管理テーブルに未
    使用のブリッジトランザクション識別子がない場合は、
    上位バスに対してリトライ終了信号を発行し、当該上位
    バスのトランザクションの発行元プロセッサに対して当
    該トランザクションのリトライ処理を行わせることを特
    徴とする階層バスシステム。
  35. 【請求項３５】 請求項３２記載の階層バスシステムに
    おいて、 前記バスブリッジのスプリット識別子生成手段は、 当該バスブリッジが上位バスに発行するトランザクショ
    ンに対して付与可能なブリッジトランザクション識別子
    の使用・未使用状態を管理する上位バス用管理テーブル
    を有し、 下位バスからのトランザクションに対して上位バスにト
    ランザクションの発行が必要な場合は、前記上位バス用
    管理テーブルにおいて未使用のブリッジトランザクショ
    ン識別子を求め、求められたブリッジトランザクション
    識別子を用いて前記上位バスに発行するトランザクショ
    ンに対するスプリット識別子を生成するとともに、前記
    下位バスからのトランザクションのスプリット識別子を
    当該ブリッジトランザクション識別子に対応づけて前記
    上位バス用管理テーブルに登録することを特徴とする階
    層バスシステム。
  36. 【請求項３６】 請求項３５記載の階層バスシステムに
    おいて、 前記バスブリッジは、下位バスから受け取ったトランザ
    クションに対して上位バスにトランザクションの発行が
    必要な場合において、前記上位バス用管理テーブルに未
    使用のブリッジトランザクション識別子がない場合は、
    前記上位バス用管理テーブルに未使用のブリッジトラン
    ザクション識別子ができるのを待って上位バスに対する
    トランザクションの発行を行うことを特徴とする階層バ
    スシステム。
  37. 【請求項３７】 請求項１記載の階層バスシステムにお
    いて、 バスの物理的仕様及び論理的仕様を前記下位バスと上位
    バスとで共通としたことを特徴とする階層バスシステ
    ム。
  38. 【請求項３８】 請求項３７記載の階層バスシステムに
    おいて、 前記下位バスは、１個以上のボードインタフェースを有
    し、 これら各ボードインタフェースに対して、１つのプロセ
    ッサを実装した第１のボードと、複数のプロセッサ及び
    上位バス及びバスブリッジを実装した第２のボードと、
    のいずれかを接続することによりシステム構成を変更可
    能としたことを特徴とする階層バスシステム。
  39. 【請求項３９】 請求項１記載の階層バスシステムにお
    いて、 前記下位バスを複数設け、これら各下位バスにそれぞれ
    メインメモリを接続し、前記各上位バスに対して下位バ
    スと同数のバスブリッジを接続し、前記各上位バスと各
    下位バスとを互いに１つのバスブリッジを介して接続し
    たことを特徴とする階層バスシステム。
  40. 【請求項４０】 請求項３９記載の階層バスシステムに
    おいて、 前記複数の下位バスのそれぞれに対してバスブリッジを
    設け、これらバスブリッジを介して前記各下位バスを１
    つのＩ／Ｏバスに接続し、このＩ／ＯバスにＩ／Ｏ装置
    を接続したことを特徴とする階層バスシステム。
  41. 【請求項４１】 請求項３９又は請求項４０に記載の階
    層バスシステムにおいて、 同一の上位バスに接続された各バスブリッジは、それぞ
    れ受け持ちのアドレス範囲が定められており、上位バス
    から受け取ったトランザクションのアドレスが自らの受
    け持ちアドレス範囲に含まれる場合にのみ、当該トラン
    ザクションに対する処理を行うことを特徴とする階層バ
    スシステム。
  42. 【請求項４２】 請求項４１記載の階層バスシステムに
    おいて、 同一の上位バスに接続された各バスブリッジのアドレス
    受け持ち範囲を変更可能としたことを特徴とする階層バ
    スシステム。
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