TW305960B - - Google Patents

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A 7 B7 五、發明説明（1 ) 【發明之詳細說明】 本發明係有關內藏快取記憶體裝置之數據處理機，尤其 有關快取擊中之存取賫訊，更且將爲掃描之定時資訊可输出 於外部之數據處理機者。然後有關使用其數據處理機之掃描 «路，例如，於模擬用之評估晶片和實際晶片之雙方用途中 ，逋用可加以切換模式利用之單晶片微電腦的有效技術者。 使用模擬器等之程式除錯或系統評估中，對於把握程式 之執行軌跡時爲非常有效者。模擬器等之除錯裝置係掃描輸 出於數據處理機之外部的位址、資料及控制信號等之各匯流 排資訊，經由之後之解析，支援系統除錯或程式除錯。如此 之數據處理機內藏有快取記憶體裝置之時，有關快取擊中之 存取資訊不需輸出於外部，仍可得中央處理裝置所需要之資 訊。但是，於除錯之中，僅掃描單純输出於數據處理機之外 部的資訊時，無法充分把握程式之執行軌跡。然而，記載對 於內藏快取記憶體之數據處理機之文獻中，有日經BP社發行 之〖1^丁1?(^1又（1993年3月29日發行之1^〇.577)的第121頁者。 有關考量快取擊中存取資訊之掃描取得的技術而言，有 於讀取之時，發生擊中之時，由快取記憶體將資料及位址输 出至外部之內藏快取記憶體之微處理器（日本特開平 5-134892號），將擊中信號，位址及寳料输出於外部之內藏 快取記憶體之數據處理機（日本特開平3-208139)，可將對快 取記憶體之存取要求和位址及擊中信號等輸出於外部之內藏 快取記憶體之微電腦（日本特開昭63-58552號）等。 本發明人係再檢討有關快取擊中存取資訊之掃描取得的 本纸張尺度適用中國國家標隼（（'NS ) Λ4規格（210/ 297公犛） 筇先閱请背而之注"_"!"填(巧本玎 裝· 經濟部屮电標爷灼只工消費合作社印製 經碘部屮央挖苹^:^工消費合作社印製 ^ U 5 G Ο Ο Α7 Β7 五、發明説明（2 ) 容易化。即，取得掃瞄數據處理機所輸出之位址匯流排，資 料匯流排，及控制匯流排之資訊時，將此等資料於各匯流排 狀態爲有效之時間，需於匯流排周期單位加以掃描取得。例 如，讀取位址100位置之記憶體時，於位址匯流排上100位置 之位址資訊呈有效之同時，於控制匯流排，令將顯示讀取狀 態之讀取信號呈有效之後，於資料匯流排上令10 0位置之讀 取資料呈有效者。掃描之取得係必須各別取得位址匯流排之 10 0位®，控制匯流排之讀取狀態，賫料匯流排之100位置之 記憶體讀取資料。然而，此等之匯流排內容係一般並非同時 呈有效者，如有某個匯流排資訊較其他爲早地呈有效，或於 其他之匯流排資訊有效之期間呈無效之匯流排資訊者。爲此 ，掃描取得程式執行軌跡之裝置係需準備將欲掃描取得之資 訊呈全有效之時間，使用各種選通脈衝或時間信號等，於每 匯流排存取之形態特別地加以生成之複雜電路方可。爲此取 得掃描之電路係需於一般於數據處理機之使用者對每數據處 理機之種類加以準備之故，對使用者而言爲一很大之負擔， 又，就數據處理機之廠商而言，做爲對數據處理機之高機能 化之除錯環境整備之一環，會必需有考廉掃描取得容易化之 必要性。 本發明之目的係提供對有關快取擊中之位址或資料而言 ，可於外部掃描取得之同時，容易於外部辨識掃描取得時間 之數據處理機者。本發明之另一目的係提供將含有有關快取 擊中之位址或資料之各種掃描賫訊的掃描取得，可容易進行 之掃描電路者。 本纸張尺度適用中國國家標隼（CNS ) Λ4現格（2丨()/ 297公鳆） -^n ^^^^1 —^^1 HBV HH nv^ m« fJ -,-¾ ("先間-.^:而之注4-;'--flfi再填，''':7太打) 經濟部中央疗準局” H工消費合作社印製 A7 B7 五、發明説明（3 ) 本發明之前述以及其他目的之新穎特徵係可由本說明書 之記述及圖面可明白得知。 本發明中所揭示之發明中，將代表性之概要簡單說明如 下。 [Π中央處理裝置之內藏快取記憶體裝置之存取，於快 取擊中之時，採用將該有關快取擊中之位址及資料等之存取 資訊輸出至外部的第1信號（114)，給予至外部匯流排界面之 快取控制器（32)。更且，同步於有關上述快取擊中之上述複 數之存取資訊之外部输出，採用將通知該複數之存取資訊貝IJ 並列地確定之時間的第2信號（123)，输出至外部的匯流排控 制器（7 1)。 [2] 含有有關快取擊中之存取賫訊，考置所有資料存取 資訊之掃描取得之方便時，上述匯流排控制器係更於有關上 述快取擊中之存取資訊之外，此欲输出入之複數存取資訊， 於外部並列地確定之時間中，爲通知其者，將上述第2之信 號输出於外部。 [3] 更且根據具體之形態之發明時，數據處理機係含有 中央處理裝置（10)，和介由於中央處理裝置之快取匯流排（ CB)所連接之快取記憶體裝e(30)，和於快取記憶體裝置介 由內部匯流排（IB)所連接之外部匯流排界面（70)呈1晶片化 。此時，上述中央處理裝置係將介由快取匯流排存取要求， 於快取匯流排存取信號（102)中，給予快取記憶體裝置，快 取記憶體裝®係回應其存取要求之讀取資料之输出或將於寫 入資料處理，於快取匯流排許可信號（103)給予中央處理裝 木紙张尺度適用中國阀家標嗥（CNS ) Λ4規格（210X297公漦） ^^1 ^n· n^i ml UK IK am n^i ^^^1 \ 1 、v° 經濟部中央標泉妁M工消費合作社印製 3ti5G〇〇 a? B7 五、發明説明（4 ) 置，快取記憶體裝置係將介由內部匯流排之存取要求，於內 部匯流排位址信號（112)或於第1之僧號，給予外部匯流排界 面，外部匯流排係於回應其存最要求之讀取資料的输出或將 寫入處理之內部匯流排許可信號（113)，給予快取記憶體裝 置。然而，上述快取記憶體裝置係於上述快取匯流排存取信 號被要求之存取爲快取擊中時，將第1之信號（114)給予外部 匯流排界面，要求有關該快取擊中之複數存取位址及賫料的 外部输出，又，上述外部匯流排界面係爲各別通知經由上述 第1信號所指示之有關快取擊中存取位址及資料之外部输出 並列地確定之時間，和有關於上部內部匯流排存取信號中所 指示之其他存取要求之存取位址及資料之外部输出並列地確 定之時間之兩者，將共通之第2信號（123)输出於外部。 [4]爲使之容易化，有關於快取擊中之存取資訊的外部 輸出或第2之信號之外部输出之掃描取得的各種输出機能， 則採用設定於系統除錯或程式除錯時，爲容易對應暫時阻礙 之利用形態時，將有關上述快取擊中之複數存取資訊之外部 输出和內藏電路模組做爲存取對象時之複數資訊的外部輸出 ，產生選擇性地加以禁止之第3信號之模式。更且此時，呈 可考量將數據處理機之晶片於模擬用之評估晶片和資際晶片 的雙方用途，切換模式地加以利用時，上述模式設定手段係 外部信號（143)爲第1之狀態時，經由中央處理裝置，對應設 定可存取之記憶手段（90)的資料，決定是否禁止上述存取資 訊之外部输出的電路構成即可。例如於上述外部信號之第1 狀態中，於外部匯流排界面設定除錯模式，令數據處理機適 本紙张尺度適用中阀阈家標隼（CNS ) Λ4規格（210X2M公犛1 ^^^1 ^^—^1 ^^^^1 ^^^^1 ^^^^1 ^^—^1 ^^^^1 - i 、-0 (a?先閱请if而之注"，^-"^.::^本頁) Μ Μ 經濟郎t央疗年H工消費合作杜印製 Β7__ 五、發明説明（5 ) 合於模擬用之評估晶片，於上述外部信號之第1狀態之外， 於外部匯流排界面設定通常模式，令數據處理機適合於實際 晶片。 [5]使用採用上述快取控制器及匯流排控制器之數據處 理機的掃描電路，係於此數據處理機之外部匯流排界面，結 合外部匯流排（120，121)之同時，備有爲蓄存出現此外部匯 流排賫訊之掃描記憶體（4)，根據該數據處理機输出之上述 第2信號，將外部匯流排上之存取資訊，設置收納於掃描記 憶體之時間產生電路（5, 6)構成。 根據上述之手段[1]時，快取控制器係可輸出內藏於數 據處理機之快取記憶體裝置之有關快取擊中的存取賫訊。匯 流排控制器係將有關快取擊中之複數存取資訊之掃描時間， 經由第2之信號，於外部可容易加以辨視。更且，上述手段[ 2]及[3]之匯流排控制器係將每外部匯流排界面輸出输入匯 流排周期之複數存取資訊之掃描時間，經由第2之信號，於 外部容易地可加以辨視。 上述之手段[4]之模式設定手段係爲容易化有關快取擊 中之存取資訊的外部輸出或第2之信號的外部输出之掃描取 得的各種输出機能，則於系統除錯或程式除錯時，呈爲容易 對應暫時阻礙之利用形態，又，將數據處理機之晶片於模擬 用之評估晶片和實際晶片的雙方用途，切換模式地加以利用 〇 上述之手段[5]之掃描電路中，時間產生電路係將每匯 流排周期之複數存取資訊之並列確立時間，無需參照各種選 木紙張尺度適用中闯阈家標隼（CNS ) Λ4規格（2丨〇 乂297公嫠） 1^1 ^^^^1 —^i^i ^^^^1 ^^^^1 ^^^^1 —Bn— . Am mV am m· 、v» (^先閱请背而之注"事項"填巧本玎) 經滴部中央疗來〈工消費合作社印製 A7 B7 五、發明説明（6 ) 通脈衝信號等，經由第2信號加以取得，數據處理機之動作 周期信號或和同步於其位相偏移之信號，產生對掃描記憶體 之掃描時間。 〈微電腦之模組構成〉 圖1之中顯示有關本發明之一實施例之微電腦方塊圚者。同 圚顯示之微電腦1係例如經由公知之半導體稹髏電路製造技 術，形成單結晶矽之1個半導體基板者。 此微m腦1雖未特別加以限制，但具有快取匯流排cb， 內部匯流排丨B，及外部匯流排PB所成三匯流排之構成。快取 匯流排CB係由快取位址匯流排100，和快取資料匯流排101， 和快取匯流排存取信號102，快取匯流排許可信號10 3及快取 匯流排讀取寫入信號105所代表之快取控制器匯流排所構成 ，此等之中，係結合中央處理裝置（以下以CPU表之）10，乘 法器11，中斷控制器20及快取記憶體裝B 30。中斷控制器20 係監視快取匯流排CB或內部匯流排丨B上之資訊，於此一致於 預先設定之中斷條件時，於CPU產生中斷，可令CPU之執行命 令於所期望之點加以停止。 上述內部匯流排IB係由內部位址匯流排110，和內部資 料匯流排111，和內部匯流排存取信號112，內部匯流排許可 信號113，快取掃描信號114及內部匯流排讀取寫入信號115 所代表之內部控制器匯流排所構成，例如此等係連接有中斷 控制器20，快取記憶體裝置30，直接記憶體存取控制器（以 下簡稱DMAC)40，除算器50，外園匯流排界面60，及外部匯 衣紙張尺度it用中闯闯家標隼（CNS ) Λ4規格（2丨()X 297公犛> _

In HI I ml ml m tn In In TJ U5. 、-° (-先閱请斤而之注^夢項^填^^本汀二 Α7 Β7 3ϋ5^〇〇 五、發明説明（7 ) 流排界面70 。快取掃描信號114係由快取記億髖裝置30供給 至外部匯流排界面70。 上述外部匯流排PB係由外部位址匯流排130，和外部資 料匯流排131，和外部匯流排存取信號132，及外部匯流排讀 取寫入信號135所代表之外部控制器匯流排所構成。例如其 之中連接有外園匯流排界面60，串列界面80,計時器81，監 視計時器82。 外部匯流排界面70係連接於外部位址匯流排120，和外 部資料匯流排121，和外部匯流排存取信號122,掃描開始信 號（以下簡記爲TS)123及外部匯流排讀取寫入信號125所代表 之外部控制器匯流排所成外部匯流排。雖未加以特別限制， 本實施例之各種控制信號未特別加以記述時，高電平則爲動 作電平。又，爲使圖面易於視之，匯流排則以1條線加以1顯 示，但實際上爲以複數條之配線加以構成。 上述快取賫料匯流排101，內部資料匯流排111係呈32位 元（4位元組）。雖未加以特別限定，上述之快取記憶體裝置 3 0係1項之資料部之容量爲16位元組。因此，對快取記憶體 裝置30之項的回復係以16位元組單位加以進行。因此，快取 記憶體裝置30之索引係以16位元組單位加以進行。雖未特另！J 加以限制，此快取記憶體裝置30係於穿寫控制之中，呈保持 於未圖示之外部記憶體間之資料整合，於CPU 10之寫入存取 中，於快取誤失或擊中之任一中，呈起動外部匯流排周期。 本實施例之微電腦1係同步於時鍾脈衝產生器（以下以 CPG記之）所生成之時鐘信號CLK加以動作。快取匯流排CB及 本紙張尺度適用中國阄家標隼（CNS ) Λ4規格（210x297公漦） .'*?先閱清/'Ϊ-而之注念事木汀 裝 經濟部中央標准局Hi工消費合作社印裂 10 經濟部中央橾象趵：^工消費合作社印製 A7 B7 五、發明説明（8 ) 內部匯流排IB之各信號係變化同步於上述時鏟信號CLK之低 電平至髙電平之上升，輸出至晶片外部之各倌號係變化同步 於該時鐘信號CLK之髙電平至低電平之下降。 上述CPU 10雖未特別加以限定，係具RISC型式命令組， 經由管道控制方式執行命令者。例如如圖11所示，具備執行 命令取出，命令解碼，資效位址之演算等之計算，記憶體存 取，及補償寫入之5段管道階段。於一般之管道控制方式中 ，如圖12(A)所示，於記憶體存取階段，可同時進行位址傅 送和資料傅送。即，於讀取周期之中，输出由CPU於計算執 行階段所計算之位址，伴隨其之讀取資料則由外部输入至 CPU。输入之資料係以補償寫入階段寫入暫存器。於寫入周 期之中，輸出於計算執行階段所計算之位址的同時，將由暫 存器讀取之賫料做爲寫入資料输出至賫料匯流排。本實施例 之CPU10中，如圖12(B)所示，記憶髏存取階段亦以位址傅送 階段和資料傅送階段之2段管道控制方式加以進行。CPU之各 階段係將由時鐘信號的下降至下個時鐘信號的下降做爲1階 段加以控制。以計算執行階段計算之位址係於計算執行階段 之開頭至半周期後之位址傅送階段中，與顯示記憶體存取資 訊之種類的命令，一起輸出至快取位址匯流排100。例如由 快取記憶體裝置30讀取之資料係於由計算執行階段之開頭至 半周期後之位址傅送階段，給予快取資料匯流排101。下個 命令進行記憶體存取之命令時，與於前命令資料傅送階段之 同時，開始下個命令之位址傅送階段，記憶體存取亦管道性 地進行。較記憶體存取，存取位址之計算或至暫存器之賫料 本紙張尺度適用中國阀家標準（CNS ) Λ4規格（210X 297公釐） n ^^^1 m . nn nn ϋ— H^I In 1 J. 、-1* 11 Μ ___B7_ 五、發明説明（9 ) 寫入可短時間執行之故，如本實施例，將記憶髏存取，經由 管道控制化，可確保2周期之記憶體存取時間。換言之，不 會下降資料處理性能地，可利用低速之快取記憶體或內藏記 憶體。 〈微電腦之動作模式〉 裝· M濟部中央螵苳局Μ工消f合作社印製 本實施例之微電腦1係具有將此做爲所謂評估晶片使用 之模擬用微電腦之除錯模式和做爲所謂之微電腦使用之通常 模式者。如此之動作模式係經由信號14 3之電平加以決定。 信號143係於晶片內部介由阻抗92，於電源電壓Vcc吸合之信 號，此高電平係指示通常模式。因此，將微電腦1以通常模 式動作之時，該信號143之配線係固定於高電平，又保持呈 未接地即可。一般而言，使用於通常模式之實際晶片，和以 除錯模式使用之評估晶片不同包裝之情形爲多。雖未加以限 定，於本資施例之微電腦1中，做爲實際晶片使用之情形中 ，以製造時之導線接合工程，將信號143之配線於包裝外部 之端子，做爲非連接，將信號143固定於高《平。信號14 3係 以倒相器93加以反轉呈內部信號141。信號141係供給於外部 匯流排界面70等，例如於通常模式之中，未输出於外部之位 址信線之上位位元，可输出至外部地之動作呈可能地，呈可 支援除錯者。 更且，本實施例之微電腦1設定呈除錯模式時，具備將 內部匯流排丨B或快取匯流排CB之資訊，可於外部容易地掃描 取得之掃描支援機能。此機能之詳細則述於後，於上述快取 本紙張尺度適用中國闯家標隼（CNS ) Λ4規格（210X 297公釐） 12 A7 B7 五、發明説明（1Q ) 經濟部中史樣嗥局Η工消費合作社印製 記憶體裝置30之快取擊中時，將其位址及資料等之存取賫訊 ，介由設於微電腦1之複數的外部端子（未圊示），並列地僅 將1周期由外部匯流排界面70呈可輸出者。通常，快取擊中 時，無需對外部進行記憶體存取，外部匯流排爲空檔之故， 利用此將有關快取擊中之資料或位址输出至外部，將此等可 掃描取得。更且，對外部匯流排pb之周邊m路模組之存取資 訊等亦爲掃描取得地，輸出至外部。可容易地把握對介由此 等資訊或外部匯流排之原本外部存取之資訊的掃描取得時間 之故，配合各資訊確定之時間，做爲通知掃描之時間信號， 輸出上述掃描開始信號123。爲可選擇如此之掃描支援機能 ，經由CPU10，設有2輸入可讀寫暫存器90之輸出信號140和 上述信號141之和閘91，和閘91之输出信號142(第3信號）則 連接於上述快取記憶髏裝置30及外部匯流排界面70。除錯模 式被加以設定，且經由設定於暫存器9 0邏輯値1之資料，信 號142爲高電平之時，上述掃描支援機能被加以選擇。暫存 器9 0係連接於上述外園資料匯流排131，於由解碼外部位址 匯流排130之位址的解碼器83之暫存器選擇信號94加以選擇 。暫存器選擇信號94之中，包含指示讀取/寫入動作之資訊 Ο 〈微電腦之存取控制的概要〉 CPU1Q之存取係對應快取記憶體裝置30之快取誤失/擊中 之狀態及存取對象位址，及於快取匯流排CB，內部匯流排IB ，外園匯流排PB，然後及於外部匯流排。此時，含於快取記 本紙張尺度適用中阈_家標隼（CNS ) Λ4規格（210X297公釐） 13 心 A7 B7 五、發明説明（11 ) 憶髏裝置30之快取控制器32係進行快取匯流排CB和內部匯流 排丨B(及外圍匯流排PB)間的界面控制。含於外部匯流排界面 7 0之匯流排控制器71係進行內部匯流排IB和外部匯流排間之 界面控制。於進行存取控制或匯流排控制之主電路模組的 CPU 10(進行存取指示之上流側模組），快取控制器32,及匯 流排控制器71(進行存取指示之下流側模組）之中，由上流側 至下流側之存取要求係進行於快取存取信號102(CPU10 —快 取控制器32)，內部匯流排存取信號112(快取控制器32—匯 流排控制器71)。存取信號102，112爲動作電平（高電平）時 ，此存取所需要之位址信號亦供給於下流側之電路。接受存 取要求之下流側電路模組，接受該要求之狀態（對讀取要求 係讀取資料輸出，對寫入存取之要求係處理寫入資料）係經 由做爲回應信號之內部匯流排許可信號113(匯流排控制器71 —快取控制器32)，快取許可信號103(快取控制器32 — CPU10)，通知於上流側電路模組。接受上述許可信號103， 經濟部中央榡爷約9工消t合作社印製 nn l ^^^1 1^1 ^—^1 ί m HI in n^i ^ y. 、-· ("先閱'"疗而之注念事項耳填^::本订) 11 3之各別電路模組，係呈動作電平之時，變化現在之匯流 排狀態，此爲呈動作氰平之時，無需其他存取要求，可維持 現在之匯流排存取控制。例如顯示通常模式之匯流排存取之 時間流程圚之圊6中，CPU10之存取係以周期1(對位址A之讀 取周期，快取擊中），周期2(對位址B之寫入周期），周期3( 對應位址A + 4之讀取周期，快取擊中），周期4(對應位址C之 寫入周期）之順序連接。對位址B，C之寫入周期係呈外部記 憶體存取。外部匯流排周期係基本地呈時鐘信號CLK之2周期 考 ，其後半以資料加以確定。此時，於周期3中，內部匯流排 木紙張疋度通用中國國家標隼（CNS ) Λ4規格（210x297公犛） Γ~ ~ '* 14 - A7 B7 五、泠明説明（12 ) 許可信號113係爲髙電平之故，快取控制器32係於周期3之中 ，將內部匯流排存取信號112呈髙電平之同時，將位址B输出 至內部位址匯流排110，於周期4中，將寫入賫料D(B)输出至 內部資料匯流排。匯流排控制器71係以周期3，回應呈高電 平之內部匯流排位址信號112,將外部匯流排位址信號122呈 高電平地，起動對應位址B之資料D(B)之外部寫入周期。外 部匯流排周期係需時鐘信號之2周期故，匯流排控制器71係 於周期4中，將內部匯流排許可信號113於低電平呈無效。快 取控制器32係內部匯流排許可信號11 3之低電平期間中（周期 4)，將內部匯流排存取信號112呈低電平地，不進行新的匯 流排要求，於周期5將內部匯流排存取信號11 2呈高電平，進 行下個位址C之寫入要求。假使經由外部匯流排周期要求等 待等，需要時鐘信號CLK之3周期以上時，對應於其，延長內 部匯流排許可信號113之無效期間（至內部匯流排存取僧號 112之高電平的評估時間則被延遲），其期間係保持內部位址 匯流排110及內部資料匯流排111之狀態，起動於其後對下個 位址C之外部匯流排存取。 加上根據上述存取信號102，112和許可信號103，113之 匯流排控制，設定除錯模式且上述掃描支援機能被選擇之時 ，快取掃描信號114及掃描開始信號123爲有意義者。掃描支 援機能被選擇之時，爲將有關快取擊中之存取賫訊輸出於外 部，於快取掃描信號114中，於匯流排控制器71給予存取要 求。因此，將有關快取擊中之存取資訊輸出至外部時，內部 存取信號Π 2不進行評估，其機能係爲快取掃描信號11 4所代 木紙張尺度適用中阈阎家標隼（CNS ) Λ4規格（21(1/2叼公犛）

先 J; Γ·. 而 -> 'V ；rr •Ά ,Τ 裝 經濟部中央墚來^:^工消費合作社印製 15

Su5G〇0 Λ7 B7 經"部中央£4:?:«工消費合作杜印製 五、 泠明説明（13 ) 替 0 於 掃描支援 機 能中 ，匯流排 控制器71输出至外部資訊係 於 有 關 上述快取 擊 中之 存取資訊 等之通常模式中，亦指僅於 微 腦 1之內部進行之存取資訊 =掃描開始信號123係將此等 資 訊 於 外部之中 被 確定 之時間， 做爲掃描時間加以賦予之信 號 0 因 此，匯流 排 控制 器7 1係於 該信號123之生成，於有關 快 取 擊 中之資訊 輸 出時 ，考慮快 取掃描倌號114之存取要求 Ϊ 其 他 之外部匯 流 排存 取時，呈 考量內部匯流排存取信號 11 2之存取要求者 5 例 如顯示選 擇 除錯 模式之掃 描支援機能時之匯流排存取 之 時 間 流程圊之 圖 7中 CPU10之 存取係以周期1(對位址A之 讀 取 周 期，快取 擊 中） 周期2(對位址B之寫入周期），周期3 (對應位址A + 4之 讀 取周 期，快取 擊中），周期4(對應位址C之 寫 入 周 期）之順 序 連接 。對位址 B，C之寫入周期係呈外部記 憶 體 存 取。外部 匯 流排 周期係基 本地呈時鐘信號CLK之2周 期 > 其 後半以資 料 加以 確定。此 時，對位址A之讀取存取的 快 取 擊 中被檢測 之 時， 快取控制 器32係於周期2中，將快取 掃 描 信 號114呈髙電平 接受此後匯流排控制器7 1係將有關 快 取 擊 中之位址 A及資料D(A)輸出至外部匯流排。此時匯流 排 控 制 器32之输 出 時間 係由內部 匯流排許可信號13及快取掃 描 信 號 114呈高電平時刻tl後，呈經過時鐘信號CLK之1.5周 期 0 此 時之外部 匯 流排 周期係於 通常之外部匯流排周期（時 鐘 信 號 CLK之2周 期 )之後半1周期 期間，將位址及資料呈並列 鞴 出 者 。此外部 匯 流排 存取係於 周期3中，爲重合位址B之內 部 匯 流 排之存取 要 求的 周期4中 ，內部匯流排許可信號Π 3係 而 耳 Hi 才、 Γί 裝 本紙張尺度it用中阈阈家標苹（r\S ) Λ4現格（2](l / 247公犛

I 16 - A7 ____B7 五、發明説明（14 ) 於低電平呈被拒絕地，此接受之快取控制器32係將其期間內 部之匯流排狀態維持在此狀態中。周期3之中，對於內部匯 流排存取信號Π2被要求之位址B之外部寫入周期，係開始於 對位址A及資料D(A)而言之外部匯流排周期之終了後。掃描 開始信號12 3係同步於输出至有關快取擊中之資料D(A)， D(A + 4)或寫入資料D(B)之時間地（對應之存取位址被確定之 時間），呈高電平。有關掃描開始信號123之生成邏輯，則根 據圚5，將其詳細之一例述於後文。 〈快取記憶體裝置〉 圖2之中則示有快取記憶髗裝置30之一例方塊圖。同圓 所示之快取記憶體裝置30係經由保有由資料部和檩記部所成 快取項目之η形式相聯形式之快取記憶髏3 1，於快取匯流排 CB側之快取位址匯流排1QQ及快取資料匯流排101和內部匯流 排側丨Β之內部位址匯流排Π 0及內部資料匯流排Π 1之間所配 置之暂存器33〜36及三態緩衝器37〜39，然後控制此等之快 取控制器32所構成者。 上述快取控制器32係於快取匯流排CB側，輸入快取匯流 排存取信號10 2和快取匯流排讀寫信號105，將快取匯流排許 可信號103加以输出。又，於內部匯流排ΙΒ側，接受內部匯 流排許可信號113之同時，輸出內部匯流排存取信號112，快 取掃描信號114，及內部匯流排讀寫信號115。此快取控制器 32係於信號142呈高電平時，CPU10之快取記憶體裝置30之存 取爲快取擊中時，將有關該快取擊中之位址，資料等之存取 本紙張尺度適用中國阀家標隼（CNS ) Λ4規格（210/297公釐> 讀先閱請汴而之注:¾事項再填S本(?: 袈 經濟郎中央標枣局Μ工消費合作社印製 17 - A7 B7 五、發明説明（15 ) 資訊給予外部匯流排界面7 0地，控制試驗狀態緩衝器37，38 等，更且外部匯流排界面70之中，經由將快取掃描信號114( 第1信號）呈動作電平加以供給地，於外部匯流排界面70，指 示有關該快取擊中賫料及位址等之外部輸出。 經濟部中央標伞局Μ工消費合作社印製 上述快取記憶髗31係直接連接於位址匯流排100，資料 匯流排101，此讀取動作和寫入動作係經由述取信號301及寫 入信號302，以快取控制器32加以控制。快取控制器32係於 高電平之快取匯流排存取信號102，由CPU10有存取之要求時 ，將讀取信號301呈高電平地，於快取記憶鼉31，檢索對應 快取位址匯流排100之位址資料是否存在。對應此位址之項 存在之時（快取擊中），擊中信號303呈高電平，對應之項不 存在時（快取誤失），擊中信號303呈低電平地，供予快取控 制器32。快取位址匯流排100係介由暫存器33，35和三態緩 衝器37，連接於內部位址匯流排110。快取賫料匯流排101之 値係介由暫存器34，36和三態緩衝器38,输出於內部資料匯 流排111，相反地內部位址匯流排111之値係介由三態緩衝器 39，输出於快取位址匯流排101。暫存器33，34係於時鐘信 號CLK下降時，經由快取控制器32之控制，進行閂鎖動作， 暫存器35，36係於時鐘信號CLK上升之時，進行賫料之閂鎖 動作。三態緩衝器37控制器32加以控制，內部匯流排存取時 之讀取周期中，三態緩衝器39則於寫入周期中，令三態緩衝 器38呈可输入输出者。暫存器33間的資訊傅達中，爲製造時 鐘信號CLK之1周期分之延遲時間而加以設置者。即，如圖6 及圇7代表性地所示，快取資料匯流排101，快取位址匯流排 本紙張尺度適用中國阀家標隼（CNS > Λ4規格（2ΙΟΧ 297公犛} ^^^1 ^^^1 ^^^1 ^^^1 m · I m i m^i-*1 Λ^V1* ('"先間请疔而之注"_Ji!44-'v::•木疗) -18 - 經濟部中央標嗥局M工消費合作社印製 3ϋ5[；〇〇 Α7 Β7 五、發明説明（16 ) 100之資訊有所變化之時，延遲時鐘信號CLK之1周期，反映 於內部位址匯流排11 0。 CPU10之讀取周期之中，於時鐘信號CLK之1周期的期間 ，進行快取記憶體31之檢索，快取控制器32係經由對應存取 位址之資料是否存在於快取記憶體31，決定是否內部匯流排 周期之起動。快取控制器32係經由快取擊中僧號3 03，辨識 所需之資料存在於快取記憶體31時，將由快取記憶體31讀取 之賫料输出至快取資料匯流排101之同時，將快取許可信號 103呈高電平地，通知CPU10資料讀取完畢。而如不存在之時 ，快取控制器32係介由三態緩衝器37，將_該位址输出至內 部位址匯流排110的同時，將內部匯流排存取信號呈高電平 地，於匯流排控制器7 1要求匯流排周期之起動。內部匯流排 周期之終了係經由確認由外部匯流排界面70等回送之內部匯 流排許可信號113呈動作電平加以進行。快取控制器32確認 其時，介由三態緩衝器39，將該資料送至CPU的同時，將快 取許可信號103呈動作電平，又將寫入信號302呈動作電平， 將該資料做爲新項控制寫入於快取記憶體31。圖2之中，361 係暫存器36之加算輸入賫料，於快取誤失之時，是爲將項之 16位元份之資料部加以處理之位址資訊。即，一個快取項之 賫料部呈16位元，資料存取以32位元（4位元組）單位加以進 行，位址係呈位元組位址之故，加算輸入資料361係任意變 化由暫存器36之下位側的第3位元及第4位元的位址位元之資 訊者。此加算輸入361係於快取誤失之時，產生將由有關該 失誤之資料連績的賫料全部以16位元處理之4次存取（4位元 木紙張尺度適用中國國家標隼（CNS ) Λ4規格（2丨Ox、297公犛） I— let ^^^1 ^^^1 1^1 m . ml nn I ml HI 1^1 x"-- (^先閱清'''-M而之注汔赘項耳^-巧木钎) A7 B7 五、發明説明（17 ) 組單位）位址地加以利用。 CPU 10之寫入周期中，雖未特別加以限制，快取控制器 32係無關乎所需賫料是否存在，將該時之寫入位址和賫料亦 供給內部位址匯流排110和內部位址匯流排111，進行覆寫之 控制。 掃描支援機能被加以選擇，信號14 2呈高電平之時，於 上述讀取周期時，於快取擊中之時，亦使用三態緩衝器37, 38，其位址及資料係向內部匯流排加以输出。此時快取控制 器32係代替將內部存取信號112呈動作電平地，經由將上述 快取掃描信號114呈動作電平，通知爲掃描用之資料输出至 外部匯流排界面70。 經由上述內部匯流排許可信號Π3爲非動作之低電平， 顯示內部匯流排IB未完成先前之存取時，快取控制器32係不 進行暫存器33及暫存器34之閂鎖動作，保持以前之値，維持 至內部匯流排之輸出狀態。 經濟部中央標嗥局w工消費合作社印製 --------/ 裝 1 (請先閱請背而之·;ΐ>ΐ事項耳填.>';本订) 圖3係顯示快取控制器32內部快取許可信號103之生成邏 輯。於同圖之中，350係採用信號310和311之邏輯稹的與閘 ，351係採用信號311和快取擊中信號303之邏輯稹的與閘， 352係採用信號310和內部匯流排許可信號113之邏輯積的與 閘，354係將對與閘350，351，352之各輸出之邏輯和，做爲 快取許可信號103加以輸出之或閘。由快取記憶體31之讀取 周期中，信號310呈低電平，且信號311呈高電平，於此狀態 之中，顯現由快取記憶體31之擊中資訊的信號3 0 3之値，則 由或閘354做爲快取許可信號103加以輸出。由內部匯流排之 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210x297公犛） A7 ____B7 五、發明説明（18 ) 讀取，寫入資料之輸出，然後爲有關上述快取擊中之賫料等 的掃描输出之掃描資料的输出等，於將內部匯流排呈需使用 之時，信號310則呈高電平，且信號311呈低電平，於此狀態 之中，內部匯流排許可信號113之値則由或閘354做爲快取排 許可信號10 3加以輸出。上述之任何存取皆不進行之時，信 號310及311之雙方則呈髙電平，與閘350之輸出則呈高電平 ，由此快取許可信號103係固定爲高電平。 〈外部匯流排界面〉 圖4之中，係顯示外部匯流排界面70之一例方塊圖。同 圚所示之外部匯流排界面70,係經由配置於內部位址匯流 排110和外部位址匯流排120之間的暫存器72〜74及三態緩衝 器75，701，和配置於內部位址匯流排111和外部位址匯流排 121之間的暫存器76，78及三態緩衝器77，79，和控制此等 之同時，對外部而言，進行匯流排周期起動控制之匯流排控 制器7 1加以構成。 經濟部中央標嗥局Μ工消費合作社印製 --------'裝— 上述匯流排控制器7 1係於內部匯流排I B側中，输入內部 匯流排存取信號112，快取掃描信號114，及內部匯流排讀寫 信號115，而輸出內部匯流排許可信號113。又，於外部匯流 排側中，输出外部匯流排存取信號122，快取掃描信號123, 及內部匯流排讀寫信號125。此匯流排控制器71係於除錯模 式之中，選擇掃描支援機能，信號142爲高電平之時，加上 實際晶片之通常匯流排控制，進行爲容易取得掃描資訊之以 下控制。（1)根據快取掃描信號Π4之動作電平，將有關快取 衣紙張尺度適用中國國家標隼（CN'S ) Λ4規格（210 Χ 297公釐） 21 經濟部中央標嗥局只工消費合作社印裝 祕 Wo A7 B7 一丨 1" 五、發明説明（19 ) 擊中之賫料及位址等存取賫訊输出於外部。（2)有關上述快 取擊中的複數存取賫訊之输出，並列地通知確定時間地，將 掃描開始信號（第2信號）123输出至外部。（3)將對結合於原 本無需外部存取周期之起動的外園匯流排PB之電路方塊之存 取賫料及位址等之存取資訊，输出於外部的同時，該複數之 存取賫訊的外部输出則並列地通知確定之時間地，將掃描開 始信號（第2信號）123输出至外部。（4)原本需外部存取周期 之起動之時，爲進行該外部存取之資料及位址等之存取資訊 ，則於外部並列地通知確定之時間地，將掃描開始信號（第2 信號）123输出至外部。即，匯流排控制器71係包含有關快取 擊中之存取資訊，考量所有之存取賫訊之掃描取得之便，外 部匯流排界面70中，输出入匯流排周期單位之複數存取資訊 則於外部通知並列確定之時間地，將掃描開始信號12 3输出 於外部。根據本實施例，於外部資料匯流排121中，資料呈 確定之時間。掃描支援機能未被選擇地，信號14 2呈低電平 之時，則不會進行如上所示之爲掃描取得之輸出動作。 於此外部匯流排界面70之中，內部位址匯流排Π0係介 由暫存器72，73，74及三態緩衝器75，或介由暫存器72，及 三態緩衝器701，連接於外部位址匯流排120。內部資料匯流 排111之賫料係介由暂存器76及三態緩衝器77,輸出至外部 資料匯流排1 2 1。外部資料匯流排1 2 1之資料係介由暫存器78 及三態緩衝器79，置於內部資料匯流排111。暫存器72，76 係於時鐘信號CLK下降之時，進行輸入之閂鎖動作，此係經 由匯流排控制器71加以控制。暫存器73係於時鐘信號CLK之 本紙張尺度適用中關家標率（CNS ) Λ4規格（210x297公趣)~ i. im Am -''' (請先閱请背面之注意事項耳填(:'J木页) Μ Β7 五、發明説明（20 ) 經濟部中央標準局Μ工消費合作社印製 ---------袈-- (請先閱讀&:而之注意事項^填巧本?):) 上升，暫存器74係於時鐘信號CLK之下降時進行閂鎖動作。 因此，經由三態緩衝器75之位址输出係由內部位址緩衝器 110之位址變化，至少延遲時鐘信號CLK之1 . 5周期，給予外 部位址匯流排120。另一方面，經由三態緩衝器701之位址输 出係由內部位址緩衝器110之位址變化，至少延遲時鐘信號 之0.5周期，給予外部位址匯流排120。2種位址輸出路徑之 內的前者係爲可以通常之外部存取加以利用之同時，將有關 快取擊中之位址和資料一起，以時鐘信號CLK之1周期输出至 外部加以利用，後者之路徑係利用於通常之外部存取者，爲 於確定外部資料匯流排121上之資料，於外部位址匯流排120 上，爲確定位址之路徑。匯流排控制器7 1係將內部匯流排許 可信號Π 3加以禁止，將內部匯流排控制裝態於其期間所維 持之指示输出快取控制器32時，對應於此對應抑制暫存器72 ，76之閂鎖動作。例如圖7之中，將有關快取讀取擊中之存 取賫訊輸出至外部匯流排時，由至時刻tl之內部匯流排110 之位址A之位址變化，至時刻t4之外部匯流排120之位址A之 位址變化花费了 5周期。相較之下，由時刻t 5之內部匯流排 110之位址A + 4的位址變化至時刻tlO之外部匯流排120之位址 A + 4的位址變化則花费2 . 5周期。此係周期4之中，內部匯流 排許可信號Π3爲於1周期間被禁止之結果。又，對圖7之位 址B的寫入存取中，周期4之中，內部匯流排許可信號Π3被 禁止之故，三態匯流排701之输出被抑制，且暫存器72之閂 鎖動作亦被抑制之故，將較正常延遲1周期由時刻t6，將寫 入位址B输出至外部位址匯流排120。 本紙張尺度適用中國國家標準（CNS ) Λ4規格（2丨0/297公楚Ί~~ A7 _B7__ 五、發明説明（21 ) 匯流排控制器71中，內部位址匯流排no上之位址爲外 部存取之位址（分部至外部電路之位址），內部匯流排存取信 號112呈高镰平之時，將該位址介由暫存器72及三態緩衝器 701，如上述地输出至外部位址匯流排120。與此同時，外部 位址存取信號122呈高竃平，起動外部存取。此存取周期爲 寫入周期之時，將由位址之輸出延遲1周期到達之資料，介 由暫存器76，三態緩衝器77，如上述地輸出至外部賫料匯流 排121。讀取存取之時，將外部資料匯流排121之資料暫存器 78加以一端閂鎖，介由三態緩衝器79，置於內部位址匯流排 1 1 1。匯流排控制器7 1係快取掃描信號Π 4呈高電平之時，將 內部位址匯流排Π0之値，介由暫存器72，73，74及三態緩 衝器75，如上述地輸出至外部位址匯流排120。資料係以通 常之寫入動作和同樣之控制，輸出至外部資料匯流排121。 經濟部中央標象^工消費合作社印繁 --------; 装-- (請先閱請f而之注念事項4填."本頁) 即，有關快取擊中之資料和位址係如上述地，於時鐘信號 CLK之1周期的期間，並列輸出至外部匯流排。又，匯流排控 制器71係於信號142呈高電平之時，將連接於外圍匯流排PB 之周邊模組之存取經由其存取位址之解碼加以檢出之時，和 上述同樣地，將內部位址匯流排110及內部資料匯流排111之 資訊输出至外部位址匯流排120及外部位址匯流排121。 圖5之中，係顯示於匯流排控制器71內產生掃描開始信 號123之邏輯的一例。暫存器721係內部匯流排許可信號113 爲高電平，且時鐘信號CLK於低電平之期間，將输出於以閂 鎖。暫存器722係於時鐘信號CLK呈高電平之期間，暫存器 724係於時鐘信號CLK呈低電平之期間，將输入予以閂鎖。 本紙張尺度適用中國國家標隼（CNS ) Λ4規格（2!Οχ297公缝） 24 經满部中央標^^M工消費合作社印製 A7 B7 五、發明説明（22 ) 720係將快取掃描信號114和內部匯流排存取信號112之邏輯 和輸出之或閘，72 3係输出信號710和暫存器722之邏輯積之 與閘。對內部匯流排存取信號11 2及快取掃描信號114之値， 採取邏輯和之値爲置於暫存器721。信號710雖然未加以限定 ，於除錯模式之中，與選擇掃瞄支援機能之狀態（信號14呈 髙電平）之匯流排許可信號11 3呈等價之倌號。 上述暫存器721係快取掃描信號114或內部匯流排存取信 號Π2呈高電平者，內部匯流排許可信號113呈髙電平之時， 同步於時鐘信號CLK之下降，將高電平加以閂鎖。圖7之L721 爲其閂鎖時間之一例。時鐘信號CLK之下個周期中，同步於 時鏟信號CLK之上升，下段暫存器722則閂鎖前段暫存器721 之閂鎖資料。圖7之L7 2 2爲其閂鎖時間之一例。時終段閂鎖 電路724係同步於該周期之時鐘信號CLK之下降，閂鎖與閘23 之输出。圖7之L7 2 4爲其閂鎖時間之一例。暫存器72 4之閂鎖 資料係信號710呈高電平之時，則爲暫存器722之输出値。暫 存器724之閂鎖時間中，內部匯流排許可信號Π3爲維持高電 平時，信號710係呈高電平之故，同步於該周期之時鐘信號 CLK之下降，終段閂鎖電路7 2 4則閂鎖閂鎖電路72 2之高電平 輸出資料。此閂鎖期間（時鐘信號CLK之1周期）爲呈掃描開 始信號123之高電平期間。此係，當有內部匯流排存取要求 或快取掃描要求時，於該周期或其後之周期中，內部匯流排 許可信號11 3不呈低電平禁止時，於該要求之後，於時鏟信 號CLK之1.5周期後，讀取資料/寫入資料則與位址同時地， 於外部匯流排上，對應其確定者。例如圖7之中，如周期2地 本紙張尺度適I中國國家標率（CMS ) A4規ϋ210χ 297公筹) ^ i ^^1 ^^1 HI m m i^i — i 1^1 m ^1« --¾ (诗乞閱清斤'"-注意f項耳填3木頁) 0^^>b〇Q a? ____ B7 五、發明説明（23 ) ，於取掃描信號114呈高電平，內部匯流排許可信號113呈高 電平之時鐘侰號CLK之周期，同步於該時鐘信號CLK之下降（ 時刻t2)，暫存器721則閂鎖髙電平。時鐘信號CLK之下個周 期3中，下個暫存器722於時刻t3，閂鎖前段暫存器721之問 鎖資料。於該周期3中，內部匯流排許可僧號113係維持高電

平之故，信號710則呈高電平，同步該周期3之時鐘僧號CLK 之下降（時刻4 )，終段閂鎖電路7 2 4則閂鎖閂鎖電路7 2 2之高 電平输出賫料，經此掃描開始信號123則由時刻t4至t6呈高 電平。此閂鎖期間係於外部匯流排上，與位址一同呈賫料確 定之時間。 經濟部中央螵嗥局：^工消費合作杜印製 ^^1 i m HI nn HI 1^——· ^^^1 ---11 (請先閱請i而之注4事項再填"?木页) 另一方面，於暫存器2 4之閂鎖時間中，內部匯流排許可 信號113呈低電平時，信號710係呈低電平之故，同步於該周 期之時鏟信號CLK的下降，終端閂鎖電路724係不管暫存器 722之閂鎖賫料，閂鎖低電平之資料，將掃描開始信號123呈 低電平。其狀態維持至內部匯流排許可信號113呈高電平爲 止。對其間暫存器721之閂鎖動作亦被加以阻止之故，骸暫 存器721係維持於之前閂鎖之髙電平資料。因此，其後內部 匯流排許可信號Π3則對應反轉之高電平，信號710則呈高電 平時，同步於其周期之時鐘信號CLK的下降，終段閂鎖電路 724則閂鎖閂鎖電路722之高電平閂鎖資料。此閂鎖期間（時 鐘信號CLK之1周期）則呈掃描開始信號123之高電平期間。此 係，有內部匯流排存取要求或快取掃描要求之時，該周期或 其後之周期中，內部匯流排許可信號113呈低電平禁止時， 資料及位址之確定係對1.5周期而言，更僅對應內部匯流排 本紙張尺度適用中國國家標李（CNS ) Λ4規格（210x 297公釐） -26 Λ7 B7 五、發明説明（24 ) 許可信號113之禁止期間加以延遲。例如圖7之中，如周期3 地，內部匯流排存取信號112呈高電平，於內部匯流排許可 信號113呈高電平之時鐮信號CLK之周期，同步於該時鐘信號 CLK之下降（時刻t4)，暫存器721則閂鋇高電平。時鐘信號 CLK之下個周期4中，下個暫存器722則閂鎖前段暫存器721之 閂鎖資料（時刻t5)。於該周期4中，內部匯流排許可信號113 係對應低電平，信號710呈低電平時，同步於該周期4之時鐘 信號CLK之下降（時刻6)，終段閂鎖電路724係無關乎暫存器 722之閂鎖資料，閂鎖低電平資料，於時刻t6將掃描開始信 號123呈低電平。其狀態係維持內部匯流排許可信號113至高 電平者。其間對暫存器72 1之閂鎖動作亦加以阻止之故，暫 存器721係維持之前閂鎖之高幫平資料。因此，於周期5中， 對應內部匯流排許可信號113反轉至高電平，信號710呈高電 平時，同步於其周期5之時鐘信號CLK之下降（時刻t8)，終段 閂鎖電路724則閂鎖閂鎖電路722之髙電平閂鎖資料，將掃描 開始信號123呈高電平。此閂鎖期間係於外部匯流排上，與 位址同時地，資料則一致於確定之期間。 經由圖5所示之邏輯，有關快取擊中之位址及資料，然 後有關外部存取之位址及資料則於外部匯流排上，並列地將 確定期間於一個掃描開始信號123，通知至外部。例如，於 外部中，經由將該信號123之高《平期間做爲掃描記憶體之 可記憶信號加以利用，可將此等資訊序列地加以傭存。 然而，於圖5之中，信號710係由存取之開始遵循時鐘信 號CLK，以進行計數所決定之輸出時間做爲呈髙電平之信號 本紙張疋度遴用中网阈家樣唪（CNS > Λ4規格（2丨0< 297公鵝） in ^^1 HI ^^1 ^^1 n ji 4 1^1 In ^^1 ^^1 II (¾先閱清f'fI-;i"f,n洱填 3本百二 27

X Λ7 B7 五、泠明説明（25 ) 加以實現。即，於此時，信號710係有關上述快取擊中之存 取資訊的输出周期之中，於快取掃描信號Π 4則呈高電平， 且內部匯流排許可信號1】3呈高電平之1周期後，外部存取及 內藏外園存取之中，同步於存取終了周期之1周期前時鐘信 號CLK的上升，僅於1周期之期間呈髙電平。於後者之時，外 部存取及內藏外園存取之基本存取周期數雎未特別加以限定 ，呈時鐘信號CLK之2周期時，而插入等待之時，其等待狀態 係於第1之時鐘周期之後進行插入。因此，插入等待之時， 經由監視該等待狀態之有無，可判定存取終了 1周期之前。 〈通常模式之快取讀取誤失之存取〉 圖10之中，顯示有關通常棋式之快取讀取誤失的存取之 一例時間流程圊。CPU10係於1周期將位址Α輸出至快取位址 匯流排100的同時，將快取匯流排存取信號102呈髙電平，將 存取之開始通知快取控制器32。此時，於由CPU10輸出之快 取匯流排讀寫信號105，指示讀取動作之時，於該周期1中， 快取控制器32係對快取記憶體31給予讀取信號301，將此位 址A做爲檢索資訊，進行項之檢索。檢索之結果爲快取誤失 之時，快取控制器係將快取許可信號103呈低電平禁止。 CPU10係至快取匯流排許可信號103呈高電平，維持對快取匯 流排CB之存取控制狀態。快取控制器32係由有關快取誤失資 料之位址，連績地可得16位元組之資料之故，於周期2中， 仁纸張 >’、度適用中β阀家標准.（rNS ) Λ4^格（2丨丨卜：!叩分筇i „·;ϊ i'f ί 装 ir r-':in"、合竹.ί!-印" 1 ο 7 ο 器11 tlw! 控流 排匯 流址 匯位 於部 ， 內 地至 平出 電輸 高址 呈位 12之 1 4 號A+ 信將 取， 存時 排同 流之 匯取 部存 內求 將要 ^〇5Q〇q Λ 7 B7 /L、發明説明（26 ) 爲由位址A得位址A + 4，則利用了圖2之加算输入資料361。接 受其存取要求，匯流排控制器7 1係由內部匯流排存取信號 112之髙電平的變化，延遲時鐘信號CU之半周期，起動對位 址A +4之外部匯流排周期。外部匯流排周期係需要時鐘信號 CLK之2周期之故，於周期3中，內部匯流排許可信號113係低 電平禁止，內部位址匯流排110之位址A + 8則於其間被加以維 持。然後資料D(A + 4)爲於周期4之中，給予至內部資料匯流 排Π1地，快取控制器32係安置該4位元組之賫料。同樣地， 對位址A + 8，A+12，A之外部匯流排周期則被起動，各別之資 料 D(A + 8)，D(A+12)，D(A)則置於快取記憶體 31，D(A)，D(A + 4)，D(A + 8)，D(A + 12)，和對應此等之位址標記呈新的快取 項。最後之資料D(A)係有關快取誤失之寳料之故，快取控制 器32係於周期10之中，將快取匯流排許可信號1〇3呈主張高 電平，令CPU10可取出該資料。然而，對位址A之上述存取 位址A + 4，A + 8，A+12係於信號361，於暫存器36之內部加以 生成。 〈通常模式之快取讀取擊中和寫入存取〉 圖6之中，係顯示通常模式之快取讀取擊中（對位址A， A + 4，A + 8存取）和寫入存取（對位址B，C之存取）之一例的時 間流程圖。於通常模式之中，CPU10係存取記憶體上的資料 或命令時，同步於時鐘信號CLK ，於快取位址匯流排1〇〇输 出存取位址之同時，將快取存取信號1〇2呈高電平，於快取 記憶體裝置30進行存取要求。圖6之周期1’ 3，5則呈如此之 衣紙张尺啖適用中W阄家梂唪（CNS )八4%格（2丨()》2<>7公鋒 -29 * A 7 Μ 7 五、發明説明（27 ) 動作周期。快取記憶體裝置30係接受如此之存取要求時，於 該周期之中，進行快取記憶體31之檢索。存取爲對記憶髏存 取且存取位址之資料存在於快取記憶體31內時，於下個周期 中，同步於時鐘信號CLK，於快取資料匯流排101中，輸出由 快取記憶髋31讀取之賫料，更且將快取許可倌號103呈高電 平。CPU 10係於其髙《平之快取許可信號103中，所要求存取 之資料則於快取資料匯流排101上辨識已加以確定。

CPU10爲進行寫入存取之時，例如於周期2中，CPU10係 於快取位址匯流排100输出位址B之同時，將快取匯流排存取 信號102呈髙電平地，將存取之開始通知快取控制器32。此 時，於由CPU10输出之快取匯流排讀寫信號105，寫入動作被 指示之時，於該周期2，快取控制器32係於快取記憶體31， 給予讀取信號301，將其位址B做爲檢索資訊進行項之檢索。 快取控制器32係檢索結果爲快取誤失之時，於下個周期3中

，選擇欲置換之快取線，將資料D(B)做爲新項加以追加。快 取擊中之時，於周期2中，於索引之快取線，追加該寫入資 料D(B)。快取記憶體裝置30係對寫入存取而言，進行透寫（I

I WRITE THROUGH)控制之故，無快取誤失/快取擊中之區別， I * .it T Π: 合 ft 印 製 對主記憶髓等之外部記憶體進行外部寫入動作。例如採用對 位址B之寫入存取時，快取控制器32係於周期3中，將內部匯 流排存取信號Π2呈高電平，將內部匯流排存取對匯流排控 制器71要求。匯流排控制器71係接受此要求，對位址B進行 資料D(B)之寫入。於外部寫入中，CPU10係不需要寫入完畢 之結果之故，換言之，無需等待資料寫入完畢之故，快取控 ί、紙热汶用中碑W家榡:《 ( rNS ) /\4規格（210>〇V7公犛1 -30 - 反、發明説明（28 ) 制器32係將有關該寫入快取許可僧號103不呈低電平禁止。 於連接於<外圍匯流排PB之周邊模組之串列界面80,計時 器81，監視計時器82加以存取之時，由快取位址匯流排100 ，經由快取記憶體裝置30，輸出至內部位址匯流排Π0之位 址則呈此等周邊模組之位址。此位址係介由外圍匯流排界面 60，输出至外園位址匯流排130之同時，外園存取倌號13 2則 呈高電平。由周邊模組至外園資料匯流排131之讀取資料之 输出，或外圍資料匯流排131上之値等待寫入周邊模組之完 畢，外部匯流排界面70則將內部匯流排許可信號113呈高電 平，通知存取完畢。於資料讀取周期之時，外圍匯流排界面 60則將外園資料匯流排131上之讀取資料，输出至內部資料 匯流排111。 〈除錯模式之掃描支援機能選擇時之快取讀取擊中和寫入存 存取〉 圖7之中，顯示於除錯模式，掃描支援機能被選擇之時 !的快取讀取擊中和寫入存取之一例時間流程圚。此動作模式 之中，快取記憶體裝置30係對位址A之存取，於快取擊中之 | ! 時將快取位址匯流排100之位址A輸出至內部位址匯流排110 ί ，將快取掃描信號114呈高電平。此時CPU10之中，將快取許 可信號103呈高電平，連績於位址於下個周期之中，將由快 取記憶體31讀取之資料D(A)輸出至內部賫料匯流排111。同 時於內部位址匯流排110中，輸出爲下個寫入存取之位址B。 於寫入存取之中，快取掃描信號Π 4係呈低《平，內部匯流 木紙张本疗华（)八4規格（210« 公牮·· 3u5G〇〇 Λ ^ /L、發明説明（29 ) 排存取信號Π2係呈髙電平。成爲掃描對象賫料之位址A和賫 料D(A)係並列於外部位址匯流排120加以输出，同步於此， 掃描開始信號（TS信號）123則呈高電平者。於周期3之中，掃 描資料A，D(A)之输出未完成之故，無法開給對位址B寫入， 於下個周期4中，內部匯流排許可信號113則呈低電平。內部 匯流排許可信號113呈低電平時，由快取記憶體裝置30输出 之內部位址匯流排110，內部資料匯流排111，內部匯流排存 取信號112，及快取掃描信號114之各値係如前周期加以維持 。由周期4之中途，開始對位址B之寫入動作，於下個周期5 之中，內部匯流排許可信號113及快取匯流排許可信號103則 呈髙電平。掃描開始信號123係於對通常之寫入周期之位址B 之存取中，或於快取誤失之時，同步於賫料輸出，呈動作電 平。此時動作電平之時間係根據圖5加以說明地，呈該存取 最終周期。 〈快取控制器之狀態遷移控制〉 圖13之中顯示快取控制器32之另外的控制邏輯。此係經 由狀態遷移控制，呈爲生成上述各種信號之邏輯構成者。此 邏輯電路係以第1之組合電路3 2 1、閂鎖3 2 2、第2之組合電路 323、及由閂鎖324所成迴圈爲主體，具備閂鎖325，326及與 閘329加以構成。於同圇之中，371，381，391係三態緩衝器 37，38，39之控制信號，例如高電平係將對應緩衝器呈可输 出地，低電平係將對應緩衝器控制於髙輸出阻抗狀態。圖13 之中，327係由閂鎖3 2 4回歸第1之組合電路321之複數位元之 -32 - Η 五、發明説明（3(3 ) 第1狀態信號，328係由閂鎖322供給第3之組合電路3 23之複 數位元之第2狀態信號。 圖14之中，則顯示第1之組合氰路321之眞値表者，圖15 之中則顯示第2之組合《路323之眞値表者。狀態信號327所 顯示之狀態係呈8狀態，因此該信號3 2 7係呈3位元，以狀態 信號328所表現之狀態則呈19狀態，而且該信號326則呈5位 元。顯示各別之狀態的記號係具有以下之意義。眞値表中之 输入信號之記號*係意味任意値者。圖16係上述眞値表之狀 態信號327，328所示之狀態的遷移圖者。 I DEL :空周期 RCR:快取讀取（擊中時同時地掃描資訊输出） R C B :快取讀取 WR，WB;讀取快取檢査 WW:讀取內部匯流排等待 WE;讀取內部匯流排終了 RHIT，RIUTB;掃描資訊输出等待 RHITR ;掃描資趴输出終了 RF;快取誤失第1位址输出 RF1;快取第1資料等待 RF2 ;快取第2資料等待 RF3;快取第3資料等待 RF4;快取第4資料等待 〈匯流排控制器之狀態遷移控制〉 用巾网㈨家忭草（r\S ) Λ4坭格（2U) < 公犛

ΙΫ.. '(V η % -^-11於"作 -33 - Λ 反、發明説明（31 ) 圖17之中顯示匯流排控制器71之另外的控制邏輯。此係 經由狀態遷移控制，呈爲生成上述各種控制信號之邏輯構成 者。此遢輯電路係以第1之組合電路723、閂鎖733、第2之組 合電路734、及由閂鎖735所成迴圈爲主«，具備閂鎖730， 731及RS觸發電路741加以構成。於同圖之中，751，752， 771，791係三態緩衝器75，701，77，79之控制信號，例如 高電平係令對應緩衝器呈可输出地，低電平係將對應緩衝器 控制於高输出阻抗狀態。738係由閂鎖735回歸第1之組合電 路732之複數位元之第1狀態信號，739係由閂鎖733供給第2 之組合電路734之複數位元之第2狀態信號。 圖18之中，則顯示第2之組合電路734之眞値表者，圚19 及圖20之中則顯示第1之組合電路732之眞値表者。狀態信號 73 8所顯示之狀態係呈11狀態，狀態信號739所表現之狀態則 呈14狀態，各別之信號73 4，732則呈4位元。各別之狀態的 記號係具有以下之意義。 I DEL :空周期 R1:外部讀取第1周期 R2 :外部讀取第2周期 W1:外部寫入第1周期 W2 :外部寫入第2周期 T1;掃描資訊输出時間配合 T2;掃描資訊输出 丨Π;內藏周邊讀取時間配合 丨R2;內藏周邊讀取賫訊输出 本紙张尺嗖適用中> Λ4規格（21<)χ.2«ί7公筇 -34 - 五、發明説明（32 ) IW1;內藏周邊寫入時間配合 IW2;內藏周邊寫入資訊输出 圖19及圖20之中附有記號’之信號係將未附有該信號， 經由閂鎖730，731延遲的信號。圖21係以上述眞値表之狀態 信號738所示之狀態遷移圖者。眞値表中之翰入信號之記號 *係意味任意値者。圚18及圖19之中，狀態信號738所示狀 態IDLE，Rl，R2，Wl，W2之外爲對應掃描支援機能之狀態。 ,1卜 •π 〈掃瞄電路〉 根據圖8之實施例時，掃描用閂鎖電路5之複數賫料输入 ';;''"合竹7!^製 端子D係於位址匯流排120及資料匯流排121並列結合，其複 數之輸出端子Q係結合於掃描記憶體4之資料输入端子I/O。 對掃描記憶體4之存取位址產生手段而言，雖未特別加以圖 示，事資上爲配置有於每低電平呈動作電平之晶片選擇信號 之晶片選擇，更新存取位址，供給予掃描記憶體4之未圖示 之位址計數器。上述掃描控制電路6係根據掃描開始信號123 和時鐘信號ASECLK，產生晶片選擇信號CS和掃描用閂鎖電路 5之閂鎖脈衝CK。時鐘信號ASECLK係由微電腦1之時鐘脈衝產 生器2输出於外部之時鐘信號，以與微電腦1之內部動作用時 鐘信號CLK同一之頻率，例如呈位相爲概略1/4周期延遲之時 鐘信號。閂鎖脈衝CK係例如經由採用掃描開始信號123和時 鐘信號AS ECLK之反轉電平之邏輯稹之與閘60加以形成。低電 平呈動作電平之晶片選擇信號CS係將上述閂鎖脈衝CK以延遲 電路61加以延遲，將此以反相器62加以反轉形成。 表紙张尺度適用中W网家標年（（’V； +1 ,\4现格（2丨(> » 2们公犛 -35 - 五 '發明説明（33 ) 圚9之中，顯示圓8之掃描電路之掃描取得動作之時間流 程。由微電腦1输出之掃描開始信號123,係於每匯流排脈 衝，於各位址匯流排120及資料匯流排121之中，於位址及賫 料則並列地加以確定之所定時間呈高電平者。此高電平之期 間係時鐘信號CLK之1周期期間，於較該時鐘信號CLK位相約 延遲1/4周期之時鐘信號AS ECLK之低電平期間，該掃描開始 信號123則由與閘60输出，呈閂鎖脈衝CK之故，經由其閂鎖 脈衝CK之高電平的上升變化，進行閂鎖動作之掃描用閂鎖《 路5，係將顯現位址匯流排12 0及資料匯流排121之資訊，可 以匯流排周期單位加以閂鎖。然後較其閂鎖脈衝C1C些微延 遲之時間，經由晶片選擇信號CS呈晶片選擇電平，掃描記憶 體4係以微電腦1之外部匯流排周期單位，可進行掃描取得。 然而，於圓1所示之中斷控制器20係爲强化除錯機能而 設，係監視快取匯流排CB或內部匯流排丨B之狀態是否一致於 中斷條件，於一致之時，於CPU10產生中斷。CPU10係於除錯 或模擬開始前，執行爲其進行之服務常式，於CPU 10將位址 或資料等之各種期望中斷條件預先加以設定，經由中斷，可

I |執行爲除錯之服務常式。因此，將有關處理快取擊中之資訊 或內藏周邊模組之資訊之中斷控制器，不以於微電腦1之外 部進行亦可，於此點中，易於進行除錯或系統之評估。然而 ，雖未加圖示，可選擇除錯模式之本實施例微電腦之中，中 斷控制器20係於除錯模式之中，其動作亦呈可能者。 根據上述資施例時有以下之作用效果。[1]於除錯模式 之中，選擇掃描支援機能之時，CPU10之內藏快取記憶髏裝 .Μί-乐八嗖崎丨疗々-(Λ4«格（2丨丨1/2叼公筇i .. A7 1Γ 五、發明説明（34 ) 置30之存取於快取擊中之時，快取控制器32係將有關該快取 擊中位址及資料等之存取資訊，給予至外部匯流排界面70, 外部匯流排控制器71係同步於上述快取擊中之上述複數存取 資訊之外部输出，將通知該複數之存取資訊並列地加以確定 之時間的掃描開始倌號123，输出於外部之故，將有關內蒇 於微《腦1之快取記憶體裝置30之快取擊中存取資訊，可於 外部加以掃描，或經由掃描開始信號123，其掃描時間可於 外部容易地加以辨識。 [2] 於除錯模式之中，選擇掃描支援機能時，匯流排控制器 71係對結合於外園匯流排PB之周邊模組的存取資訊而言，可 進行外部输出之同時，同步於此等存取資訊之外部输出，將 該複數之存取賫訊並列確定之時間，將以匯流排周期單位加 以通知之掃描開始信號123輸出於外部後，將內葳於微電腦1 之周邊模組之存取資訊，由外部加以掃描，且經由掃描開始 信號123，將其掃描時間可於外部容易地加以辨識。 [3] 於除錯模式之中，選擇掃描支援機能時，匯流排控制器 71係於上述[1]及[2]之外時，有關經由內部丨B之外部讀取動 作和外部寫入動作之賫料及位址等之存取賫訊，則由將外部 匯流排並列確定之時間，將以匯流排周期單位加以通知之掃 描開始信號123输出於外部後，將於外部需掃描之所有資訊 的掃描時間，於一種類之掃描開始信號123可容易地加以辨 識。經此，於微電腦之高機能化時亦可掃描取得容易，保証 可提供良好之除錯環境。 [4] 經由上述，無需爲掃描取得執行收納於快取記憶體裝置 -37 - ^05Q〇q A / B7 五、發明説明（35 ) 之命令，或利用快取記憶體裝置之資料，進行賫料處理之程 式，將快取之利用呈無效地，將置於快取之內容逐次呈無效 地，加以執行程式地，使除錯或系統評估之效率爲之提升者 〇 [5] 除錯模式係可選擇性呈可設定之故，本實施例之微電腦 係可兼用除錯或爲評估之評估晶片和實際晶片者。 [6] 利用本實施例之微電腦1之掃描電路之中，對掃描記憶镰 4形成掃描取得時間之時間產生手段係如掃描用閂鎖電路5或 掃描控制《路6所代表者，參照如由微電腦1輸出之掃描開始 信號123之1種類的選通脈衝信號可容易地加以形成，無需如 以往地對應匯流排存取之種類，參照各種之選通脈衝信號等 生成掃描時間之複雜電路，微電腦之軟髓除錯或應用系統之 系統除錯所伴鼸使用者的負擔可明顯的減輕。 以上係說明經由本發明人所成之發明的資施例者，但本 發明並非限定於此，只要其要旨不脫離範圍之中，可進行種 種之變更。例如以圖3及圖5說明之邏輯係可適宜地加以變更 。同樣地，以圖8說明之掃描控制電路6之邏輯構成亦可適宜 地加以變更。又，爲此等掃描输出外部之資訊則全部不限定 爲存取賫訊，僅對位址及資料應需要適切地加以選擇。 以上之說明中，主要係將本發明人所成之發明，雖對逋 用呈其背景之利用範圍之兼用實際晶片和評估晶片的微電腦 之情形加以說明，但亦可做爲評估專用之數據處理機加以構 成。本說明書之中的數據處理機中，微處理機，單晶片微電 腦，數位僧號處理處理機等，不論其名稱而廣爲具備中央處 木从乐丨適用標(r\S ) Λ4現格（21丨24 7分释 Λ7 ηΊ 五、發明説明（36) 理裝置之進行資料處理的資料處理裝置所逋用。 本發明之中所揭示之發明中，經由代表性之物，將所得 之效果簡單地說明爲如下者。 即，[1]可將內藏於數據處理機之快取記憶髖裝置之有關快 取擊中的存取資訊加以输出外部。 [2] 經此，於快取存取時，不會使執行速度下降並可掃描取 得0 'j 本 π.

[3] 將有關快取擊中之複數存取資訊之掃描時間，經由第2之 信號，於外部可容易加以辨識。 [4] 伴隨快取誤失、寫入存取、內藏周邊電路存取，對外部 匯流排界面輸出入之各匯流排周期之各種存取資訊的掃描時 間而言，亦經由單一之第2信號，於外部可容易加以辨識。 [5] 經由模式設定手段，使有關快取擊中之存取資矾之外部 输出或第2信號之外部输出之掃描取得容易化之各種输出機 能爲系統除錯或程式除錯時，對於暫時阻礙之利用形態亦可 容易對應，又，於將數據處理機晶片做爲模擬用之評估晶片 和實際晶片的雙方用途中，可切換模式加以利用。 [6] 經由利用第2之信號，可使爲掃描取得之時間產生電路構 成加以簡化。 圖1係有關本發明之一實施例的微電腦之方塊圖者。 圖2係顯示快取記憶體裝置之一例的方塊圊。 圖3係顯示生成快取控制器32之內部的快取匯流排許可信 號之邏輯電路之一例圖。 圖4係顯示外部匯流排界面之一例方塊圖。 木吆丨Ϊ適用中闷阀家標羋（r\IS +1 Λ4规袼（211丨》\^7+公#+ 39 Λ 7 Β7 _____ 五、發別说明（37 ) 圖5係顯示於匯流排控制器內生成掃描開始信號之遍輯電路 之一例圈。 圖6係顯示通常模式之快取讀取擊中和寫入存取之—例的時 間流程圖。 圖7係顯示除錯模式之掃描支援機能選擇時之快取譲取擊中 和寫入存取之一例的時間流程圖。 圖8係顯示使用由微電腦輸出之掃描開始信號，爲掃描取得 之掃描《路之一實施例方塊圖。 圚9係顯示掃描電路之掃描取得動作之—例的時間流程圖° 圚10係顯示通常模式之快取讀取時之誤失或擊中的存取時間 的流程圖。 圖11係顯示本實施例之微電腦之管道平台之—例的說明圖。 圖12(A)及12(B)係管道之記憶體存取平台之位址傳送和資料 傅送之實現形態之說明圖。 圖13係顯示利用快取控制器之狀態遷移控制之另外控制邐輯 的一例的構成圖。 園14係顯示圖13之第1組合電路之眞値表的說明圖。 圚15係顯示圖13之第2組合電路之眞値表的說明圖。 圖16係顯示圖13之狀態信號之狀態遷移園。 圖17係顯示利用匯流排控制器之狀態遷移控制之另一控制邏 輯之一例的構成圖。 圚18係顯示圖17之第2組合電路之眞値表的說明圖。 圖19係顯示圖17之第1組合電路之眞値表的一部份說明 圖。 木*九张广咬適巧中阀阀家標爷（（'NS ) Λ4規格（公筇| 反、绛明説明（38 ) 圖20係顯示圖17之第1組合電路之眞値表剩餘的說明圖。 圖21係顯示圖17之狀態信號之狀態遷移圖。 41

Claims (1)

1. A8 B8 C8 D8 六、申請專利範圍 第8 4 1 0 0 8 4 5號專利申請案 中文申請專利範圍修正本 I,. _ ---- " - | 每國《8 5厂年旁月⑷_ 1·—種數據處理器’係形成於1晶片，包含中央處理絮^ 置，及連接於上述中央處理器之快取記億體裝置之數據處理 器中，其特徵係在於上述快取記憶體裝置於快取擊中之時， 有關該快取擊中之複數存取資訊，包含於上述數據處理器之 外部’將顯示並列確定之時間的信號，输出至上述數據處理 器之外部的匯流排控制器者。 經濟部中央標準局貝工消費合作社印製 ----- —^1 -- 1 - 1^^ .. - I HI - I l 1^1 ^^1 tn 9^、-° (請先閱讀背面之注意事項再填寫本頁) 2. —種掃描電路爲包含匯流排；連接於上述匯流排之掃 描記憶體；連接於上述匯流排地形成於1晶片，連接於中央處 理裝置，及上述中央處理器之快取記億體裝置之數據處理器 中，其特徵係在於數據處理器包含在上述快取記億體裝置於 快取擊中之時，有關該快取擊中之複數存取資訊，於上述數 據處理器之外部，將顯示並列確定之時間的信號，輸出至上 述數據處理器之外部的匯流排控制器..，以及包含回應由上述 數據處理器之上述信號，對上述掃描記億體而言，指示匯流 排上之資訊的時間產生電路者。 3. 如申請專利範圍第1項或第2項之掃描電路’其中’由 上述數據處理器輸出至上述之上述複數存取資訊係包含由上 述中央處理裝置供給至上述快取記憶體裝置之位址資訊者。 4. 一種數據處理器，係包含中央處理裝置’和連接於此 之快取記億體裝置，和連接於快取記憶體裝置之外部匯流辦 界面，1晶片化所成之數據處理器中’其特徵係在於上述快 本紙張尺度適用中國S家標準（CNS ) A4规格（210 X 297公釐） 305 305 經濟部中央標準局員工消费合作社印製 A8 B8 C8 D8 六、申請專利範圍 取記憶體裝置係具備將其有關快取擊中之複數存取資訊，輸 出於外部之第1信號，供給予上述外部匯流排界面之快取控 制器， 而上述外部匯流排界面係具備經由上述第〗信號所指示之 有關快取擊中之複數存取資訊的外部輸出，將爲通知並列確 定時間之第2信號輸出於外部之匯流排控制器者。 5. 如申請專利範圍第4項之數據處理器，其中，上述匯 流排控制器更於有關上述快取擊中之存取資訊之外，此欲輸 出入之複數存取資訊則於外部並列確定之時間時，爲加以通 知，將上述第2信號輸出於外部者。 6. 如申請專利範圍第4項之數據處理器，其中，上述匯 流排控制器係將內藏於上述數據處理器之內藏電路模組加以 存取時之複數資訊，輸出於外部者。 7. 如申請專利範圍第6項之數據處理器，其中，具有將 上述有關快取擊中之複數存取資訊的外部输出，和上述內藏 電路模組爲存取對象之時的複數存取資訊之外部輸出，選擇 性產生加以禁止之第3信號的模式設定手段者。 8. 如申請專利範圍第7項之數據處理器，其中，上述模 式設定手段係於外部信號爲呈第1狀態之時，經由上述之中 央處理裝置，對應設定於可存取之記億手段的資料，決定上 述存取資訊之外部輸出是否禁止者。 9. 如申請專利範圍第8項之數據處理器，其中，上述模 式設定手段係於上述外部信號之第1狀態之時，於上述外部 匯流排界面設定除錯模式，令上述之數據處理器適合於模擬 本紙張尺度逋用中國國家榡率（CNS〉A4規格（210X297公釐） --------I--裝— (請先聞讀背面之注意事項再填寫本頁) 訂 2 ^ 、产，、 A8 ll D8 々、申請專利範圍 用之評估晶片，於上述外部信號之第1狀態之外時，於上述 匯流排界面，設定通常模式，令上述之數據處理器適合於實 際晶片者。 ίο.—種數據處理器，係含有中央處理裝置，和介由於 中央處理裝置之快取匯流排所連接之快取記憶體裝置，和於 快取記憶體裝置介由內部匯流排所連接之外部匯流排界面呈 1晶片化者’其特徵係在於上述中央處理裝置係將介由快取 匯流排存取要求，於快取匯流排存取信號中，給予快取記憶 體裝置，快取記憶體裝置係將回應其存取要求之讀取資料的 輸出或將於寫入資料處理，於快取匯流排許可信號供予中央 處理裝置，快取記憶體裝置係將介由內部匯流排之存取要求 ’於內部匯流排位址信號或於第1之信號，給予外部匯流排 界面，外部匯流排界面係於回應其存取要求之讀取資料的輸 出或將寫入處理，於內部匯流排許可信號，給予快取記憶體 裝置者； 經濟部中央標準局員工消费合作社印製 (請先閱讀背面之注意事項再填寫本頁) 而上述快取記億體裝置係於上述快取匯流排存取信號， 被要求之存取爲快取擊中時，將上述第1之信號給予上述外 部匯流排界面，要求有關該快取擊中之存取位址及資料的外 部輸出； 上述外部匯流排界面係對經由上述第1信號所指示之有 關快取擊中存取位址及資料之外部輸出，爲於並列地確定之 時間，和有關於上部內部匯流排存取信號中，爲所指示之其 他存取要求之存取位址及資料之外部输出爲並列地確定之時 間各別加以通知之雙方，於外部輸出並共通的第2信號者。 本紙張尺度逋用中國國家橾準（CNS〉A4規格（21.0X 297公釐） 3 ο d 5 ϋ 3 8 8 8 8 ABCD 經濟部中央橾準局負工消費合作社印製 六、申請專利範圍 11. 一種掃描電路，具備數據處理器，和結合於此數據 處理器之外部匯流排界面之外部匯流排’和爲記憶顯現於此 外部匯流排之資訊的掃描記憶體，和根據上述數據處理器所 輸出之第2信號，將外部匯流排上之存取資訊，以匯流排周 期單位，收容於上述掃描記億體之時間產生手段中，其特徵 係在於上述數據處理器，係含有中央處理裝置，和介由於中 央處理裝置之快取匯流排所連接之快取記憶體裝置，和於快 取記憶體裝置介由內部匯流排所連接之外部匯流排界面呈1 晶片化，其特徵係在於上述中央處理裝置係將介由快取匯流 排存取要求，於快取匯流排存取信號中，給予快取記憶體裝 置，快取記億體裝置係將回應其存取要求之讀取資料之輸出 或將於寫入資料處理，於快取匯流排許可信號給予中央處理 裝置，快取記憶體裝置係將介由內部匯流排之存取要求，於 內部匯流排位址信號或於第1之信號，給予外部匯流排界面 ，外部匯流排界面係於回應其存取要求之讀取資料的輸出或 將寫入處理，於內部匯流排許可信號，給予快取記億體裝置 者； 而上述快取記憶體裝置係於上述快取匯流排存取信號， 被要求之存取爲快取擊中時，將上述第1之信號給予上述外 部匯流排界面，要求有關該快取擊中之存取位址及資料的外 部輸出； 上述外部匯流排界面係對經由上述第1信號所指示之有 關快取擊中存取位址及資料之外部輸出，爲於並列地確定之 時間，和有關於上部內部匯流排存取信號中，爲所指示之其 本紙it尺度遑用中國國家橾準（CNS ) A4規格（210X297公釐) ' -4 - In ^^^1 I ^^^1 In an ^^^1 ^1.1 n >eJ (請先閱讀背面之注意事項再填寫本頁) A8 B8 C8 D8 305960 々、申請專利範圍 他存取要求之存取位址及資料之外部輸出爲並列地確定之時 間各別加以通知之雙方，於外部輸出並共通的上述第2信號 者。 12. —種數據處理器，係形成於1晶片，其特徵在於： 包含依程式動作之中央處理裝置，及結合於上記中央處 理裝置之快取記憶體，接收來自上記中央處理裝置之位址信 號’快取擊打時，比上記位址信號之接收稍遲地將對應於上 記位址信號之資料輸出至中央處理裝置之快取記億體，及回 應所定之資訊，將上記位址信號及快取擊打時之上記資料並 列地向外部輸出，將表示並列地向外部输出之時間之一個時 間信號向外部輸出之控制電路。 13. 如申請專利範圍第12項之數據處理器，其中上記所 定之資訊爲以對上記數據處理器之模擬來表示。 14. 如申請專利範圍第13項之數據處理器，其中上記所 定之狀態爲，自接收被自外部設定之資料與中央處理裝置設 定之資料之邏輯電路輸出之狀態內之其中一者。 ----------^ — (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部中央標準局負工消费合作社印装 本紙張尺度逋用中國國家橾準（CNS ) A4現格（21ΌΧ297公釐〉 5 g止 ' 月修正本年Λ 8 隹 第84 1 Ο Ο 84 5號專利申請案日文申請專利範圍修正 民國8 5年3 1. 1于y 形成兰η、中央処理装置，及汀上記中央処理装置仁接統吞打汔年- 上記年亇Vシ二〆乇U装置力 < 年乍Vシ3·匕V卜刃際、該年十Vシ二匕V卜丨二 係苍複数® 7夕七又情報尔、上記尹_夕^口七V寸®外部7並列的{二確定爸打石夕彳 $>夂$:示1*信号奁、上記尹一夕文口七"寸®外部八出力卞卜口一亏汔含 ϋβ 2. 卜回路呔、 )Ί 上記二接統$九汔卜夕乇u ; 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