JPH0773132A - 内部メモリマップレジスタを観察する方法及び装置 - Google Patents
内部メモリマップレジスタを観察する方法及び装置Info
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- JPH0773132A JPH0773132A JP2418536A JP41853690A JPH0773132A JP H0773132 A JPH0773132 A JP H0773132A JP 2418536 A JP2418536 A JP 2418536A JP 41853690 A JP41853690 A JP 41853690A JP H0773132 A JPH0773132 A JP H0773132A
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- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
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Abstract
(57)【要約】 （修正有）
【目的】中央処理装置の内部メモリマップレジスタの内
容を観察することを可能とする。 【構成】中央処理装置（ＣＰＵ）１０と共にチップ１１
上に集積化された制御器及びコプロセサ１６，１８の内
部メモリマップレジスタ１７，１９の内容を観察する。
ＣＰＵ１０は、内部メモリへのアクセスが要求される場
合に第一信号を活性化させ、且つ通常は内部及び外部メ
モリ位置の両方に対する同時的なアクセスを可能とする
第二信号を脱活性化させる。この様にして、内部メモリ
の内容を実時間で観察することが可能である。
容を観察することを可能とする。 【構成】中央処理装置（ＣＰＵ）１０と共にチップ１１
上に集積化された制御器及びコプロセサ１６，１８の内
部メモリマップレジスタ１７，１９の内容を観察する。
ＣＰＵ１０は、内部メモリへのアクセスが要求される場
合に第一信号を活性化させ、且つ通常は内部及び外部メ
モリ位置の両方に対する同時的なアクセスを可能とする
第二信号を脱活性化させる。この様にして、内部メモリ
の内容を実時間で観察することが可能である。
Description
【０００１】
【産業上の利用分野】本発明はデータ処理装置に関する
ものであって、更に詳細には、中央処理装置の内部メモ
リマップレジスタの内容を観察する方法及び装置に関す
るものである。
ものであって、更に詳細には、中央処理装置の内部メモ
リマップレジスタの内容を観察する方法及び装置に関す
るものである。
【０００２】
【従来の技術】ｎビットのアーキテクチャを有する従来
のデジタルデータ処理システムにおいては、中央処理装
置（ＣＰＵ）は、命令又はデータを参照するために２ｎ
個のアドレスを発生することが可能である。例えば、１
６ビットのコンピュータは、２１６即ち６５，５３６個
のアドレスを発生することが可能である。これらのアド
レスは、通常、ＣＰＵの外部に位置されている装置、い
わゆる周辺乃至は外部装置を参照するために使用され
る。ＣＰＵと周辺装置との間のインターフェースは、ア
ドレスバスとデータバスとを包含するシステムバスから
構成されており、その場合に、ＣＰＵは、命令要求に応
答して、周辺装置に接続されているアドレスバス上にア
ドレスを送給する。周辺装置がメモリ格納部である場合
には、データは、ＣＰＵとメモリとの間において、デー
タバスによって直接的に転送することが可能である。し
かしながら、周辺装置は例えばプリンタ、ＭＯＤＥＭ又
はコプロセサなどのようなメモリ装置以外のものである
場合には、デコードし且つアドレス参照に関して動作を
行なうために、通常、付加的なハードウエアが周辺装置
内において必要とされる。
のデジタルデータ処理システムにおいては、中央処理装
置（ＣＰＵ）は、命令又はデータを参照するために２ｎ
個のアドレスを発生することが可能である。例えば、１
６ビットのコンピュータは、２１６即ち６５，５３６個
のアドレスを発生することが可能である。これらのアド
レスは、通常、ＣＰＵの外部に位置されている装置、い
わゆる周辺乃至は外部装置を参照するために使用され
る。ＣＰＵと周辺装置との間のインターフェースは、ア
ドレスバスとデータバスとを包含するシステムバスから
構成されており、その場合に、ＣＰＵは、命令要求に応
答して、周辺装置に接続されているアドレスバス上にア
ドレスを送給する。周辺装置がメモリ格納部である場合
には、データは、ＣＰＵとメモリとの間において、デー
タバスによって直接的に転送することが可能である。し
かしながら、周辺装置は例えばプリンタ、ＭＯＤＥＭ又
はコプロセサなどのようなメモリ装置以外のものである
場合には、デコードし且つアドレス参照に関して動作を
行なうために、通常、付加的なハードウエアが周辺装置
内において必要とされる。
【０００３】この付加的なハードウエアに対する必要性
を回避するために、「メモリマップＩ／Ｏ」と呼ばれる
技術が使用される。この技術によれば、周辺装置への及
びそれからのデータの転送は、通常使用可能なメモリ空
間の幾分かを使用して達成される。メモリアドレスは周
辺装置内においてデコードされ、従って何時特定の装置
がアドレスされているかを決定するために使用される。
通常、周辺装置内の各タイプの機能は、メモリアドレス
が割当てられており、従ってＣＰＵによってアクセスす
ることが可能である。例えば、周辺装置内のステータス
レジスタ、制御レジスタ及びデータレジスタの各々に
は、メモリアドレスが割当てられており、従ってＣＰＵ
がこの周辺装置とＩ／Ｏ動作を実施するためには三つの
アドレスが必要とされる。この様にメモリマップＩ／Ｏ
を使用することにより、Ｉ／Ｏ操作をハイレベル言語で
直接的に実施することを可能とし、即ちＩ／Ｏ装置は、
データ構成体として宣言することが可能であり、従って
ポインタを使用して操作することが可能である。
を回避するために、「メモリマップＩ／Ｏ」と呼ばれる
技術が使用される。この技術によれば、周辺装置への及
びそれからのデータの転送は、通常使用可能なメモリ空
間の幾分かを使用して達成される。メモリアドレスは周
辺装置内においてデコードされ、従って何時特定の装置
がアドレスされているかを決定するために使用される。
通常、周辺装置内の各タイプの機能は、メモリアドレス
が割当てられており、従ってＣＰＵによってアクセスす
ることが可能である。例えば、周辺装置内のステータス
レジスタ、制御レジスタ及びデータレジスタの各々に
は、メモリアドレスが割当てられており、従ってＣＰＵ
がこの周辺装置とＩ／Ｏ動作を実施するためには三つの
アドレスが必要とされる。この様にメモリマップＩ／Ｏ
を使用することにより、Ｉ／Ｏ操作をハイレベル言語で
直接的に実施することを可能とし、即ちＩ／Ｏ装置は、
データ構成体として宣言することが可能であり、従って
ポインタを使用して操作することが可能である。
【０００４】図１を参照すると、従来のマイクロプロセ
サアーキテクチャにおいては、読取りトランザクション
又は書込みトランザクションのためにメモリ又は周辺装
置の何れかでの基本的なＣＰＵアクセス期間中に発生す
るイベント（事象）のシーケンスは、バスクロックの二
つのサイクルで実施され、これらのサイクルは通常Ｔ１
及びＴ２として示される。最初の半分のサイクルＴ１期
間中において、ＣＰＵは、アドレスストローブ信号ＡＤ
Ｓ（オーバーライン）をアサート、即ち活性化させる。
尚、本明細書においては、英文字記号の後に括弧付きで
オーバーラインとして示した英文字記号は、その英文字
記号の上にオーバーラインを付することを表わしてい
る。該信号は、バスサイクルが開始されたこと及び有効
即ち妥当なアドレスがアドレスバス上に存在することを
表わす。サイクルＴ１の開始からバスサイクルの完了ま
での間、ＣＰＵはアドレスバス及びその他の関連性のあ
る制御信号をドライブする。バスサイクルがキャンセル
されない場合（例えば、サイクルＴ２が次のクロックサ
イクルでエンターされる）、ＣＰＵはサイクルＴ１の中
間で確認信号ＣＯＮＦ（オーバーライン）をアサート、
即ち活性化させ、アドレスストローブ信号ＡＤＳ（オー
バーライン）によって開始されたバスサイクルが有効、
即ち妥当であることを表わす。確認されたバスサイクル
は、サイクルＴ２の終了時に完了される。読取り動作の
場合においては、ＣＰＵは、サイクルＴ２の終了時にお
いてデータバスをサンプルする。バス例外が検知される
と、データバス上のデータは無視される。書込み操作の
場合、有効乃至は妥当データは、サイクルＴ１の中間か
ら該サイクルの終了時までアドレスバス上で示されるア
ドレスに対してデータバス上に出力される。
サアーキテクチャにおいては、読取りトランザクション
又は書込みトランザクションのためにメモリ又は周辺装
置の何れかでの基本的なＣＰＵアクセス期間中に発生す
るイベント（事象）のシーケンスは、バスクロックの二
つのサイクルで実施され、これらのサイクルは通常Ｔ１
及びＴ２として示される。最初の半分のサイクルＴ１期
間中において、ＣＰＵは、アドレスストローブ信号ＡＤ
Ｓ（オーバーライン）をアサート、即ち活性化させる。
尚、本明細書においては、英文字記号の後に括弧付きで
オーバーラインとして示した英文字記号は、その英文字
記号の上にオーバーラインを付することを表わしてい
る。該信号は、バスサイクルが開始されたこと及び有効
即ち妥当なアドレスがアドレスバス上に存在することを
表わす。サイクルＴ１の開始からバスサイクルの完了ま
での間、ＣＰＵはアドレスバス及びその他の関連性のあ
る制御信号をドライブする。バスサイクルがキャンセル
されない場合（例えば、サイクルＴ２が次のクロックサ
イクルでエンターされる）、ＣＰＵはサイクルＴ１の中
間で確認信号ＣＯＮＦ（オーバーライン）をアサート、
即ち活性化させ、アドレスストローブ信号ＡＤＳ（オー
バーライン）によって開始されたバスサイクルが有効、
即ち妥当であることを表わす。確認されたバスサイクル
は、サイクルＴ２の終了時に完了される。読取り動作の
場合においては、ＣＰＵは、サイクルＴ２の終了時にお
いてデータバスをサンプルする。バス例外が検知される
と、データバス上のデータは無視される。書込み操作の
場合、有効乃至は妥当データは、サイクルＴ１の中間か
ら該サイクルの終了時までアドレスバス上で示されるア
ドレスに対してデータバス上に出力される。
【０００５】マイクロプロセサの性能を改善することの
期待は、従来ＣＰＵに対して外部的なものであったある
種の機能（例えば、制御器及びコプロセサなどのような
周辺装置）を集積化させることである。これらの機能を
集積化することは、新たに集積化される機能に関連する
ステータスレジスタ、制御レジスタ及びデータレジスタ
などを、従来の如く外部的に設けるのではなく、ＣＰＵ
に対し内部的に位置させることを意味している。従っ
て、これらのレジスタはメモリマップとして参照するこ
とが可能なものではあるが、内部メモリマップレジスタ
に対するＣＰＵアクセスは、もはや、外部バスを介して
発生するのではなく、内部バスを介して発生し、従って
そのトランザクションを基本的にはユーザに対して透明
なもの、即ちユーザが感知することができないものとし
ている。これら内部レジスタの読取り／書込み動作を観
察することができないということは、ＣＰＵの活動をト
レース、即ち追従することを極めて困難なものとしてお
り、且つシステムをデバッグ、即ち検査することを非常
に困難なものとしている。
期待は、従来ＣＰＵに対して外部的なものであったある
種の機能（例えば、制御器及びコプロセサなどのような
周辺装置）を集積化させることである。これらの機能を
集積化することは、新たに集積化される機能に関連する
ステータスレジスタ、制御レジスタ及びデータレジスタ
などを、従来の如く外部的に設けるのではなく、ＣＰＵ
に対し内部的に位置させることを意味している。従っ
て、これらのレジスタはメモリマップとして参照するこ
とが可能なものではあるが、内部メモリマップレジスタ
に対するＣＰＵアクセスは、もはや、外部バスを介して
発生するのではなく、内部バスを介して発生し、従って
そのトランザクションを基本的にはユーザに対して透明
なもの、即ちユーザが感知することができないものとし
ている。これら内部レジスタの読取り／書込み動作を観
察することができないということは、ＣＰＵの活動をト
レース、即ち追従することを極めて困難なものとしてお
り、且つシステムをデバッグ、即ち検査することを非常
に困難なものとしている。
【０００６】例えばインテル８０１８６マイクロプロセ
サなどのようなあるシステムは、上述した如く、内部メ
モリマップレジスタへのアクセスを通常の読取り／書込
みサイクルとして示すことによってこの問題を解決して
いる。しかしながら、ＣＰＵはデータバスのみならず同
期型及び非同期型レディビットを無視し、従って内部メ
モリマップレジスタ内に存在するデータを観察すること
はできない。ナショナルセミコンダクタ社のＨＰＣ１６
０８３制御器においては、読取り及び書込みストローブ
が禁止される。従って、書込み動作期間中、データはバ
ス上に供給され、一方読取り動作期間中は、データはバ
ス上に供給されることはない。
サなどのようなあるシステムは、上述した如く、内部メ
モリマップレジスタへのアクセスを通常の読取り／書込
みサイクルとして示すことによってこの問題を解決して
いる。しかしながら、ＣＰＵはデータバスのみならず同
期型及び非同期型レディビットを無視し、従って内部メ
モリマップレジスタ内に存在するデータを観察すること
はできない。ナショナルセミコンダクタ社のＨＰＣ１６
０８３制御器においては、読取り及び書込みストローブ
が禁止される。従って、書込み動作期間中、データはバ
ス上に供給され、一方読取り動作期間中は、データはバ
ス上に供給されることはない。
【０００７】
【発明が解決しようとする課題】本発明は、以上の点に
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、中央処理装置の内部メモリマップレジスタ
の内容を観察することを可能とする方法及び装置を提供
することを目的とする。
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、中央処理装置の内部メモリマップレジスタ
の内容を観察することを可能とする方法及び装置を提供
することを目的とする。
【０００８】
【課題を解決するための手段】本発明は、内部メモリマ
ップレジスタの内容を観察することを可能とするマイク
ロプロセサアーキテクチャを提供している。このこと
は、内部バスサイクルが進行中であることを表わす新た
なＣＰＵ出力信号を従来のアーキテクチャへ付加し、外
部参照サイクルを有効なものとさせるＣＰＵ出力信号を
脱活性化させ次いで内部メモリマップレジスタの内容へ
アクセスし、且つその中に含まれる情報を観察するため
にデータバス上に配置させることによって達成してい
る。
ップレジスタの内容を観察することを可能とするマイク
ロプロセサアーキテクチャを提供している。このこと
は、内部バスサイクルが進行中であることを表わす新た
なＣＰＵ出力信号を従来のアーキテクチャへ付加し、外
部参照サイクルを有効なものとさせるＣＰＵ出力信号を
脱活性化させ次いで内部メモリマップレジスタの内容へ
アクセスし、且つその中に含まれる情報を観察するため
にデータバス上に配置させることによって達成してい
る。
【０００９】従って、本発明は、デバッグのための有用
なツールであるＣＰＵの内部レジスタに関するプログラ
ム活動をシステムプログラマがトレース、即ち追従する
ことを可能としている。このことは、更に、制御器とコ
プロセサとオンチップの形態で集積化することを容易と
する。なぜならば、集積化に関連する内部的な問題を発
見することが可能だからである。
なツールであるＣＰＵの内部レジスタに関するプログラ
ム活動をシステムプログラマがトレース、即ち追従する
ことを可能としている。このことは、更に、制御器とコ
プロセサとオンチップの形態で集積化することを容易と
する。なぜならば、集積化に関連する内部的な問題を発
見することが可能だからである。
【００１０】
【実施例】図２は、チップ１１上に集積化された直接メ
モリアクセス（ＤＭＡ）１６及びインタラプト制御ユニ
ット（ＩＣＵ）１８を具備するマイクロプロセサ（ＣＰ
Ｕ）１０の一般的なブロック図を示している。ＤＭＡ１
６及びＩＣＵ１８は、内部バス２２によってＣＰＵ１０
とインターフェースされている。ＤＭＡ１６及びＩＣＵ
１８へのユーザインターフェースは、システムバス３４
上のＩ／Ｏバッファ１５を介して与えられており、尚、
システムバス３４は、データバス３５と、アドレスバス
３６と、Ｉ／Ｏピン３７とを包含している。ＣＰＵ１０
は、２Ｎ個の位置をアドレスすることが可能であり、尚
ＮはＣＰＵのアドレスフィールド１２におけるビット数
である。ＣＰＵ１０のメモリは、０で開始し且つＮ−１
で終了する一組の線形的アドレスとして組織されてい
る。これらメモリアドレスの一部はメモリマップ用に専
用のものとされている。例えば、ナショナルセミコンダ
クタ社のＮＳ−３２５３２の３２ビットマイクロプロセ
サチップにおいては、２３２（４ギガバイト）の線形的
アドレス空間を参照することが可能であり、且つこれら
のアドレスは０でスタートし且つ２３２−１で終了する
ように逐次的に番号付けがされている。図２に示した如
く、ＦＦＦＦＦ０００乃至ＦＦＦＦＦＦＦＦの範囲内の
ｈｅｘアドレスがオンチップ（内部）メモリマップレジ
スタに対して専用とされている。ＤＭＡ１６ＩＣＵ１８
の各々は、それぞれ、制御レジスタ及びステータスレジ
スタ１７及び１９を有しており、それらはメモリマップ
レジスタと呼ばれる。
モリアクセス（ＤＭＡ）１６及びインタラプト制御ユニ
ット（ＩＣＵ）１８を具備するマイクロプロセサ（ＣＰ
Ｕ）１０の一般的なブロック図を示している。ＤＭＡ１
６及びＩＣＵ１８は、内部バス２２によってＣＰＵ１０
とインターフェースされている。ＤＭＡ１６及びＩＣＵ
１８へのユーザインターフェースは、システムバス３４
上のＩ／Ｏバッファ１５を介して与えられており、尚、
システムバス３４は、データバス３５と、アドレスバス
３６と、Ｉ／Ｏピン３７とを包含している。ＣＰＵ１０
は、２Ｎ個の位置をアドレスすることが可能であり、尚
ＮはＣＰＵのアドレスフィールド１２におけるビット数
である。ＣＰＵ１０のメモリは、０で開始し且つＮ−１
で終了する一組の線形的アドレスとして組織されてい
る。これらメモリアドレスの一部はメモリマップ用に専
用のものとされている。例えば、ナショナルセミコンダ
クタ社のＮＳ−３２５３２の３２ビットマイクロプロセ
サチップにおいては、２３２（４ギガバイト）の線形的
アドレス空間を参照することが可能であり、且つこれら
のアドレスは０でスタートし且つ２３２−１で終了する
ように逐次的に番号付けがされている。図２に示した如
く、ＦＦＦＦＦ０００乃至ＦＦＦＦＦＦＦＦの範囲内の
ｈｅｘアドレスがオンチップ（内部）メモリマップレジ
スタに対して専用とされている。ＤＭＡ１６ＩＣＵ１８
の各々は、それぞれ、制御レジスタ及びステータスレジ
スタ１７及び１９を有しており、それらはメモリマップ
レジスタと呼ばれる。
【００１１】外部メモリ及び周辺装置からの読取り及び
それに対する書込みの基本的なＣＰＵ動作は、第一出力
信号を活性化させて、バスサイクルが開始し且つアドレ
スバス３６上に有効（妥当）アドレスが存在することを
表示することを包含している。次いで、そのバスサイク
ルがキャンセルされない場合には、第二出力信号がアサ
ート、即ち活性化され、それにより、有効バスサイクル
が進行中であることを確認することによって周辺装置へ
のアクセスに対して資格付けを与える。最後に、周辺装
置へのアクセスが得られ、且つデータがデータバス３５
上に供給され、尚そのデータの転送方向は第三出力信号
の値に依存する。例えば、図１を参照すると、ナショナ
ルセミコンダクタ社のＮＳ−３２５３２マイクロプロセ
サにおいては、基本的なバスサイクルはバスクロックＢ
ＣＬＫの二つのサイクル（Ｔ１及びＴ２）の期間中に発
生する。ＣＰＵが、サイクルＴ１の最初の半分の期間中
にアドレスストローブ信号ＡＤＳ（オーバーライン）を
活性化させて、バスサイクルの開始を表わす。次いで、
ＣＰＵが確認バスサイクル信号ＣＯＮＦ（オーバーライ
ン）を活性化させ、外部アクセスを可能とさせる。ＣＯ
ＮＦ（オーバーライン）は、サイクルＴ１の中間からＣ
ＯＮＦ（オーバーライン）が否定状態とされるバスサイ
クルの完了時まで活性状態である。次いで、データ転送
を行なうことが可能であり、且つデータバス３５上で観
察される。転送方向は、データ方向出力信号ＤＤＩＮ
（オーバーライン）によって表示される。即ち、ＤＤＩ
Ｎ（オーバーライン）が高状態である場合は書込みであ
り、且つＤＤＩＮ（オーバーライン）が低状態である場
合は読取りである。
それに対する書込みの基本的なＣＰＵ動作は、第一出力
信号を活性化させて、バスサイクルが開始し且つアドレ
スバス３６上に有効（妥当）アドレスが存在することを
表示することを包含している。次いで、そのバスサイク
ルがキャンセルされない場合には、第二出力信号がアサ
ート、即ち活性化され、それにより、有効バスサイクル
が進行中であることを確認することによって周辺装置へ
のアクセスに対して資格付けを与える。最後に、周辺装
置へのアクセスが得られ、且つデータがデータバス３５
上に供給され、尚そのデータの転送方向は第三出力信号
の値に依存する。例えば、図１を参照すると、ナショナ
ルセミコンダクタ社のＮＳ−３２５３２マイクロプロセ
サにおいては、基本的なバスサイクルはバスクロックＢ
ＣＬＫの二つのサイクル（Ｔ１及びＴ２）の期間中に発
生する。ＣＰＵが、サイクルＴ１の最初の半分の期間中
にアドレスストローブ信号ＡＤＳ（オーバーライン）を
活性化させて、バスサイクルの開始を表わす。次いで、
ＣＰＵが確認バスサイクル信号ＣＯＮＦ（オーバーライ
ン）を活性化させ、外部アクセスを可能とさせる。ＣＯ
ＮＦ（オーバーライン）は、サイクルＴ１の中間からＣ
ＯＮＦ（オーバーライン）が否定状態とされるバスサイ
クルの完了時まで活性状態である。次いで、データ転送
を行なうことが可能であり、且つデータバス３５上で観
察される。転送方向は、データ方向出力信号ＤＤＩＮ
（オーバーライン）によって表示される。即ち、ＤＤＩ
Ｎ（オーバーライン）が高状態である場合は書込みであ
り、且つＤＤＩＮ（オーバーライン）が低状態である場
合は読取りである。
【００１２】外部的に位置された周辺装置を包含する通
常の読取り又は書込み要求と対比して、オンチップレジ
スタ１７及び１９は、システムバス３４上で容易に観察
することは不可能である。従って、本発明によれば、通
常の読取り／書込みサイクルは、外部アクセスを可能と
する出力信号を脱活性化させ且つ内部メモリマップレジ
スタ１７及び１９へのアクセスが行なわれることを表わ
す第四出力信号を活性化させることによって修正するこ
とが可能である。内部レジスタ１７及び１９の内容は、
データバス３５上で観察することが可能である。図４に
示した如く、この場合には、ＣＯＮＦ（オーバーライ
ン）が非活性状態に保持され、従って外部メモリアクセ
スをディスエーブルさせる。新たな出力信号である確認
内部バスサイクルＩＣＯＮＦ（オーバーライン）が、ア
サート、即ち活性化され、内部アクセスが要求されてお
り且つバス制御入力が無視されるべきであることを表わ
す。データはデータバス３５上に供給される。しかしな
がら、注意すべきことであるが、内部読取りサイクルで
は、ＤＤＩＮ（オーバーライン）は低状態であるが、デ
ータ方向は書込みサイクルにおけるものと同一である。
常の読取り又は書込み要求と対比して、オンチップレジ
スタ１７及び１９は、システムバス３４上で容易に観察
することは不可能である。従って、本発明によれば、通
常の読取り／書込みサイクルは、外部アクセスを可能と
する出力信号を脱活性化させ且つ内部メモリマップレジ
スタ１７及び１９へのアクセスが行なわれることを表わ
す第四出力信号を活性化させることによって修正するこ
とが可能である。内部レジスタ１７及び１９の内容は、
データバス３５上で観察することが可能である。図４に
示した如く、この場合には、ＣＯＮＦ（オーバーライ
ン）が非活性状態に保持され、従って外部メモリアクセ
スをディスエーブルさせる。新たな出力信号である確認
内部バスサイクルＩＣＯＮＦ（オーバーライン）が、ア
サート、即ち活性化され、内部アクセスが要求されてお
り且つバス制御入力が無視されるべきであることを表わ
す。データはデータバス３５上に供給される。しかしな
がら、注意すべきことであるが、内部読取りサイクルで
は、ＤＤＩＮ（オーバーライン）は低状態であるが、デ
ータ方向は書込みサイクルにおけるものと同一である。
【００１３】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図１】 従来のマイクロプロセサの読取り及び書込み
サイクルを示したタイミング線図。
サイクルを示したタイミング線図。
【図２】 集積化した制御器を具備する典型的なマイク
ロプロセサチップを示したブロック図。
ロプロセサチップを示したブロック図。
【図３】 メモリマップアドレス動作を使用するマイク
ロプロセサのメモリ割当てを示したブロック図。
ロプロセサのメモリ割当てを示したブロック図。
【図４】 本発明に基づくマイクロプロセサの内部的読
取り及び書込みサイクルを示したタイミング線図。
取り及び書込みサイクルを示したタイミング線図。
１０ マイクロプロセサ １１ チップ １５ Ｉ／Ｏバッファ １６ 直接メモリアクセス １８ インタラプト制御ユニット ３４ システムバス ３５ データバス ３６ アドレスバス ３７ Ｉ／０ピン
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヤイール ハダス イスラエル国， ラーナナ， シャイ ア グノン 18／10 (72)発明者 ゾハール ペレッグ イスラエル国， ヤーブネ， ドゥヒファ ット ストリート ５ (72)発明者 アーロン オストレール イスラエル国， ハーズリア ビイ， エ ル アルストリート ４／93 (72)発明者 イガル ベン−ジーブ イスラエル国， ナハリヤ， エハッド ハーム 18 (72)発明者 デイビッド リドール イスラエル国， テル アビブ， ガネイ ザハーラ， アナトット ストリート 41／10 (72)発明者 ジーブ ビコウスキー イスラエル国， ネターニャ， ザメンホ フ 19 (72)発明者 ダン ビラン イスラエル国， ラーナ， アキバ ７
Claims (4)
- 【請求項１】 アドレスバスとデータバスとを包含する
システムバスによって少なくとも１個の外部装置へ接続
されている中央処理装置（ＣＰＵ）を具備する集積化し
たデータ処理装置において、前記外部装置は内部に位置
させた外部レジスタを有しており、前記ＣＰＵは前記シ
ステムバスが前記外部レジスタと通信を行なうことを許
容するための第一信号を活性化させることにより前記シ
ステムバスを介して前記外部レジスタとの通信を行なう
ために外部バスサイクルを開始させ、且つ前記ＣＰＵは
前記システムバス上での前記外部レジスタとの通信の方
向を決定する値を有する第二信号を発生し、且つ転送さ
れるべきデータは前記データバス上に供給され、メモリ
マップレジスタ（内部メモリマップレジスタ）として呼
ばれるステータスレジスタ及び制御レジスタを包含する
少なくとも１個の集積化した周辺システムコンポーネン
トが設けられており、前記外部レジスタとのシステムバ
ス通信がディスエーブルされるように前記第一信号を脱
活性化させる手段が設けられており、前記システムバス
が前記内部メモリマップレジスタと通信を行なうことを
許容する第三信号を活性化する手段が設けられており、
前記内部メモリマップレジスタヘアクセスし且つその中
に含まれる情報を前記データバス上へ配置させる手段が
設けられていることを特徴とするデータ処理装置。 - 【請求項２】 請求項１において、前記集積化した周辺
システムコンポーネントがコプロセサであることを特徴
とするデータ処理装置。 - 【請求項３】 請求項１において、前記集積化した周辺
システムコンポーネントが制御器であることを特徴とす
るデータ処理装置。 - 【請求項４】 アドレスバスとデータバスとを包含する
システムバスによって少なくとも１個の外部装置へ接続
されている中央処理装置（ＣＰＵ）を具備する集積化し
たデータ処理装置の内部メモリマップレジスタの内容を
観察する方法において、前記外部装置はその内部に位置
させた外部レジスタを持っており、前記ＣＰＵは前記シ
ステムバスが前記外部レジスタと通信することを許容す
るための第一信号を活性化することによって前記システ
ムバスを介して前記外部レジスタと通信するために外部
バスサイクルを開始させ、且つ前記ＣＰＵは前記システ
ムバス上での前記外部レジスタとの通信の方向を決定す
る値を持った第二信号を発生し、且つ転送されるべきデ
ータは前記データバス上に供給されるものであり、少な
くとも１個の周辺システムコンポーネントをオンチップ
の前記ＣＰＵと集積化させ、前記周辺システムコンポー
ネントはステータスレジスタ及び制御レジスタを包含し
ており、前記レジスタはメモリマップレジスタ（内部メ
モリマップレジスタ）として呼ばれるものであり、前記
外部レジスタとのシステムバス通信がディスエーブルさ
れるように前記第一信号を脱活性化させ、前記内部メモ
リマップレジスタとのシステムバス通信を許容する第三
信号を活性化させ、前記内部メモリマップレジスタヘア
クセスし且つその中に含まれる情報を前記データバス上
に配置させることを特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US46102390A | 1990-01-04 | 1990-01-04 | |
| US461023 | 1999-12-15 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0773132A true JPH0773132A (ja) | 1995-03-17 |
Family
ID=23830931
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2418536A Pending JPH0773132A (ja) | 1990-01-04 | 1990-12-28 | 内部メモリマップレジスタを観察する方法及び装置 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0436211B1 (ja) |
| JP (1) | JPH0773132A (ja) |
| KR (1) | KR100223096B1 (ja) |
| DE (1) | DE69033759T2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2669300B2 (ja) * | 1993-06-11 | 1997-10-27 | 日本電気株式会社 | プログラムトレース回路およびプログラムトレース方法 |
| US5860161A (en) * | 1996-08-14 | 1999-01-12 | Advanced Micro Devices, Inc. | Microcontroller configured to indicate internal memory accesses externally |
| US5903912A (en) * | 1996-08-14 | 1999-05-11 | Advanced Micro Devices, Inc. | Microcontroller configured to convey data corresponding to internal memory accesses externally |
| US5862148A (en) * | 1997-02-11 | 1999-01-19 | Advanced Micro Devices, Inc. | Microcontroller with improved debug capability for internal memory |
| US6601189B1 (en) * | 1999-10-01 | 2003-07-29 | Stmicroelectronics Limited | System and method for communicating with an integrated circuit |
Family Cites Families (2)
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|---|---|---|---|---|
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-
1990
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- 1990-12-22 EP EP90125335A patent/EP0436211B1/en not_active Expired - Lifetime
- 1990-12-28 JP JP2418536A patent/JPH0773132A/ja active Pending
- 1990-12-29 KR KR1019900022362A patent/KR100223096B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
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| EP0436211B1 (en) | 2001-07-11 |
| EP0436211A3 (en) | 1992-03-18 |
| EP0436211A2 (en) | 1991-07-10 |
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| KR100223096B1 (ko) | 1999-10-15 |
| DE69033759D1 (de) | 2001-08-16 |
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