JPH07271705A - データプロセッサ及びこれを用いたトレース回路 - Google Patents

Abstract

(57)【要約】 【目的】 キャッシュヒットに係る情報のトレース取得
を可能にし、且つトレース取得タイミングを外部で容易
に認識できるようにする。 【構成】 ＣＰＵ１０による内蔵キャッシュメモリ装置
３０のアクセスがキャッシュヒットの場合にも当該キャ
ッシュヒットに係るアドレス及びデータなどのアクセス
情報を外部バスインタフェース７０へ与える。外部バス
インタフェース７０は、上記キャッシュヒットに係る上
記複数のアクセス情報の外部出力に同期して当該複数の
アクセス情報が並列的に確定するタイミングを通知する
トレーススタート信号１２３を外部に出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、キャッシュメモリ装置
を内蔵するデータプロセッサに係り、特にキャッシュヒ
ットに係るアクセス情報、さらにはそれをトレース取得
するためのタイミング情報を外部に出力可能にするデー
タプロセッサ、そして、そのデータプロセッサを用いた
トレース回路に関し、例えば、エミュレーション用の評
価チップと実チップの双方の用途にモードを切り換えて
利用可能なシングルチップマイクロコンピュータに適用
して有効な技術に関する。

【０００２】

【従来の技術】エミュレータなどを用いたプログラムデ
バッグやシステム評価において、プログラムの実行軌跡
を把握できることは非常に有効である。従来、エミュレ
ータ等のデバッガ装置はデータプロセッサの外部に出力
されるアドレス、データ、及び制御信号などの各種バス
情報をトレース取得し、これを後から解析することによ
ってシステムデバッグやプログラムデバッグを支援す
る。そのようなデータプロセッサがキャッシュメモリ装
置を内蔵する場合、キャッシュヒットに係るアクセス情
報を外部に出力しなくても中央処理装置は必要な情報を
得ることができる。しかしながら、デバッグにおいて単
にデータプロセッサの外部に出力される情報をトレース
取得するだけでは、プログラムの実行軌跡を十分に把握
することができない。尚、キャッシュメモリを内蔵した
データプロセッサについて記載された文献の例としては
日経ＢＰ社発行の日経エレクトロニクス（１９９３年３
月２９日発行のＮｏ．５７７）第１２１頁がある。

【０００３】キャッシュヒットに係るアクセス情報のト
レース取得を考慮した技術としては、リード時にヒット
が起こるとキャッシュメモリからのデータ及びアドレス
を外部に出力するようにしたキャッシュメモリ内蔵マイ
クロプロセッサ（特開平５−１３４８９２号）、ヒット
信号、アドレス及びデータを外部に出力できるようにし
たキャッシュメモリ内蔵データ処理装置（特開平３−２
０８１３９号）、キャッシュメモリに対するアクセス要
求とアドレス及びヒット信号などを外部に出力できるキ
ャッシュメモリ内蔵マイクロプロセッサ（特開昭６３−
５８５５２号）などがある。

【０００４】

【発明が解決しようとする課題】本発明者はキャッシュ
ヒットに係るアクセス情報のトレース取得の容易化をさ
らに検討した。すなわち、データプロセッサが出力する
アドレスバス、データバス、及び制御バスの情報をトレ
ース取得する場合、これらの情報を各バスの状態が有効
なタイミングを以ってバスサイクル単位でトレース取得
する必要がある。例えば、アドレス１００番地のメモリ
をリードする場合、アドレスバス上で１００番地のアド
レス情報が有効にされると共に、制御バス上でリードを
示す状態のリード信号が有効にされた後、データバス上
では１００番地のリードデータが有効にされる。トレー
ス取得は、アドレスバスにおける１００番地、制御バス
におけるリード状態、データバスにおける１００番地の
メモリリードデータを夫々取得しなければならない。と
ころが、これらのバスの内容は、一般的に同時に有効と
はならず、あるバス情報が他よりも早く有効になった
り、或は他のバス情報が有効な期間に無効とされるバス
情報もある。このため、プログラムの実行軌跡をトレー
ス取得する装置は、トレース取得すべき情報が全て有効
となるタイミングを各種ストローブ信号やタイミング信
号などを用いてバスアクセスの態様毎に特別に生成する
複雑な回路を用意しなければならない。このようなトレ
ース取得のための回路は一般にデータプロセッサのユー
ザがデータプロセッサの種類毎に用意するものでユーザ
にとっては大きな負担になり、また、データプロセッサ
のメーカにとってもデータプロセッサの高機能化に対す
るデバッグ環境の整備の一環としてトレース取得の容易
化を考慮する必要性が見い出された。

【０００５】本発明の目的は、キャッシュヒットに係る
アドレスやデータについても外部でトレース取得可能に
すると共に、トレース取得タイミングを外部で容易に認
識できるデータプロセッサを提供することにある。本発
明の更に別の目的は、キャッシュヒットに係るアドレス
やデータを含む各種トレース情報のトレース取得を容易
に行うことができるトレース回路を提供することにあ
る。

【０００６】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【０００８】〔１〕中央処理装置による内蔵キャッシュ
メモリ装置のアクセスがキャッシュヒットの場合にも当
該キャッシュヒットに係るアドレス及びデータなどのア
クセス情報を外部に出力させる第１の信号（１１４）を
外部バスインタフェースへ与えるキャッシュコントロー
ラ（３２）を採用する。更に、上記キャッシュヒットに
係る上記複数のアクセス情報の外部出力に同期して当該
複数のアクセス情報が並列的に確定するタイミングを通
知する第２の信号（１２３）を外部に出力するバスコン
トローラ（７１）を採用する。

【０００９】〔２〕キャッシュヒットに係るアクセス情
報も含めて全てのアクセス情報のトレース取得の便を考
慮する場合には、上記バスコントローラはさらに、上記
キャッシュヒットに係るアクセス情報の他にこれが入出
力すべき複数のアクセス情報が外部で並列的に確定する
タイミングにおいてもそれを通知するために上記第２の
信号を外部に出力する

【００１０】〔３〕更に具体的な態様の発明によれば、
データプロセッサは、中央処理装置（１０）と、中央処
理装置にキャッシュバス（ＣＢ）を介して接続されたキ
ャッシュメモリ装置（３０）と、キャッシュメモリ装置
に内部バス（ＩＢ）を介して接続された外部バスインタ
フェース（７０）とを含んで１チップ化される。このと
き、上記中央処理装置はキャッシュバスを介するアクセ
ス要求をキャッシュバスアクセス信号（１０２）にてキ
ャッシュメモリ装置に与え、キャッシュメモリ装置はそ
のアクセス要求に応答するリードデータの出力又はライ
トデータの取り込みをキャッシュバスレディー信号（１
０３）にて中央処理装置に与え、キャッシュメモリ装置
は内部バスを介するアクセス要求を内部バスアクセス信
号（１１２）又は第１の信号（１１４）にて外部バスイ
ンタフェースに与え、外部バスインタフェースはそのア
クセス要求に応答するリードデータの出力又はライトデ
ータの取り込みを内部バスレディー信号（１１３）にて
キャッシュメモリ装置に与える。そして、上記キャッシ
ュメモリ装置は、上記キャッシュバスアクセス信号にて
要求されるアクセスがキャッシュヒットである場合には
第１の信号（１１４）を外部バスインタフェースに与え
て当該キャッシュヒットに係る複数のアクセスアドレス
及びデータの外部出力を要求し、また、上記外部バスイ
ンタフェースは、上記第１の信号によって指示されるキ
ャッシュヒットに係るアクセスアドレス及びデータの外
部出力が並列的に確定するタイミングと、上記内部バス
アクセス信号にて指示されるその他のアクセス要求に係
るアクセスアドレス及びデータの外部出力が並列的に確
定するタイミングとをそれぞれ通知するための双方に共
通の第２の信号（１２３）を外部に出力する

【００１１】〔４〕キャッシュヒットに係るアクセス情
報の外部出力や第２の信号の外部出力というトレース取
得容易化のための各種出力機能が、システムデバッグ若
しくはプログラムデバッグに際して一時的に邪魔になる
ような利用形態にも容易に対応できるようにするには、
上記キャッシュヒットに係る複数のアクセス情報の外部
出力と内蔵回路モジュールをアクセス対象とするときの
複数のアクセス情報の外部出力とを選択的に禁止させる
ための第３の信号（１４２）を生成するモード設定手段
を採用する。更にこのとき、データプロセッサのチップ
をエミュレーション用の評価チップと実チップの双方の
用途にモードを切り換えて利用可能とすることを考慮す
るならば、上記モード設定手段は、外部信号（１４３）
が第１の状態にされたときに中央処理装置によってアク
セス可能な記憶手段（９０）に設定されるデータに応じ
て上記アクセス情報の外部出力を禁止するか否を決定す
る回路構成にするとよい。例えば上記外部信号の第１の
状態において外部バスインタフェースにデバッグモード
を設定しデータプロセッサをエミュレーション用の評価
チップに適合させ、上記外部信号の第１の状態以外にお
いて外部バスインタフェースに通常モードを設定しデー
タプロセッサを実チップに適合させることができる。

【００１２】〔５〕上記キャッシュコントローラ及びバ
スコントローラを採用したデータプロセッサを用いたト
レース回路は、このデータプロセッサの外部バスインタ
フェースに外部バス（１２０，１２１）が結合されると
共に、この外部バスに現れる情報を貯えるためのトレー
スメモリ（４）を備え、当該データプロセッサが出力す
る上記第２の信号に基づいて外部バス上のアクセス情報
をトレースメモリに格納させるタイミング発生回路
（５，６）を設けて構成される。

【００１３】

【作用】上記した手段〔１〕によれば、キャッシュコン
トローラは、データプロセッサ内蔵キャッシュメモリ装
置におけるキャッシュヒットに係るアクセス情報の外部
出力を可能にする。バスコントローラは、キャッシュヒ
ットに係る複数のアクセス情報のトレースタイミングを
第２の信号によって外部で容易に認識可能にする。さら
に上記手段〔２〕及び〔３〕のバスコントローラは、外
部バスインタフェースが入出力するバスサイクル毎の複
数のアクセス情報のトレースタイミングを第２の信号に
よって外部で容易に認識可能にする。

【００１４】上記した手段〔４〕のモード設定手段は、
キャッシュヒットに係るアクセス情報の外部出力や第２
の信号の外部出力というトレース取得容易化のための各
種出力機能が、システムデバッグ若しくはプログラムデ
バッグに際して一時的に邪魔になるような利用形態にも
容易に対応できるようにし、また、データプロセッサチ
ップをエミュレーション用の評価チップと実チップの双
方の用途にモードを切り換えて利用可能にする。

【００１５】上記手段〔５〕のトレース回路においてタ
イミング発生回路は、バスサイクル毎の複数のアクセス
情報の並列確立タイミングを各種ストローブ信号などを
参照することなく第２の信号によって取得でき、データ
プロセッサの動作サイクル信号若しくはそれと位相のず
れた信号に同期してトレースメモリに対するトレースタ
イミングを生成する。

【００１６】

【実施例】

《マイクロコンピュータのモジュール構成》 図１には
本発明の一実施例に係るマイクロコンピュータのブロッ
ク図が示される。同図に示されるマイクロコンピュータ
１は、例えば公知の半導体集積回路製造技術によって単
結晶シリコンのような１個の半導体基板に形成される。

【００１７】このマイクロコンピュータ１は、特に制限
されないが、キャッシュバスＣＢ、内部バスＩＢ、及び
ペリフェラルバスＰＢから成るスリーバス構成を有す
る。キャッシュバスＣＢは、キャッシュアドレスバス１
００と、キャッシュデータバス１０１と、キャッシュバ
スアクセス信号１０２、キャッシュバスレディ信号１０
３及びキャッシュバスリードライト信号１０５に代表さ
れるようなキャッシュコントロールバスとから構成さ
れ、それらには、中央処理装置（以下単にＣＰＵとも記
す）１０、乗算器１１、ブレークコントローラ２０及び
キャッシュメモリ装置３０が結合される。ブレークコン
トローラ２０は、キャッシュバスＣＢや内部バスＩＢ上
の情報を監視し、これが予じめ設定されたブレーク条件
に一致したときにＣＰＵ１０にブレーク割り込みを発生
させて、ＣＰＵ１０による命令実行を所望のポイントで
停止できるようにする。

【００１８】上記内部バスＩＢは、内部アドレスバス１
１０と、内部データバス１１１と、内部バスアクセス信
号１１２、内部バスレディ信号１１３、キャッシュトレ
ース信号１１４及び内部バスリードライト信号１１５に
代表されるような内部コントロールバスとから構成さ
れ、例えばそれらには、ブレークコントローラ２０、キ
ャッシュメモリ装置３０、ダイレクトメモリアクセスコ
ントローラ（以下単にＤＭＡＣとも記す）４０、除算器
５０、ペリフェラルバスインタフェース６０、及び外部
バスインタフェイス７０が接続される。キャッシュトレ
ース信号１１４はキャッシュメモリ装置３０から外部バ
スインタフェース７０に供給される。

【００１９】上記ペリフェラルバスＰＢは、ペリフェラ
ルアドレスバス１３０と、ペリフェラルデータバス１３
１と、ペリフェラルバスアクセス信号１３２及びペリフ
ェラルバスリードライト信号１３５に代表されるペリフ
ェラルコントロールバスとから構成され、例えばそれら
にはペリフェラルバスインタフェイス６０、シリアルイ
ンタフェイス８０、タイマ８１、ウォッチドッグタイマ
８２が接続される。

【００２０】外部バスインタフェイス７０は外部アドレ
スバス１２０と、外部データバス１２１と、外部バスア
クセス信号１２２、トレーススタート信号（以下単にＴ
Ｓ信号とも記す）１２３及び外部バスリードライト信号
１２５に代表される外部コントロールバスとから成る外
部バスに接続される。特に制限されないが、本実施例に
おける各種制御信号は特に記載のない限りハイレベルが
アクティブレベルとされる。

【００２１】上記キャッシュデータバス１０１、内部デ
ータバス１１１は３２ビット（４バイト）とされる。特
に制限されないが、上記キャッシュメモリ装置３０は１
エントリあたりのデータ部の容量が１６バイトとされ
る。したがって、キャッシュメモリ装置３０に対するエ
ントリのリプレースは１６バイト単位で行われる。キャ
ッシュメモリ装置３０のインデックスは、１６バイト単
位で行われることになる。特に制限されないが、このキ
ャッシュメモリ装置３０はライトスルー制御にて図示し
ない外部メモリとの間でのデータの整合を保つようにな
っており、ＣＰＵ１０によるライトアクセスにおいては
キャッシュミス又はヒットの何れにおいても外部バスサ
イクルが起動されることになる。

【００２２】本実施例のマイクロコンピュータ１は、ク
ロックパルスジェネレータ（以下単にＣＰＧとも記す）
２で生成されるクロック信号ＣＬＫに同期して動作され
る。キャッシュバスＣＢおよび内部バスＩＢの各信号は
上記クロック信号ＣＬＫのローレベルからハイレベルへ
の立ち上がりに同期して変化され、チップ外部に接続さ
れる各信号は当該クロック信号ＣＬＫのハイレベルから
ローレベルへの立ち下がりに同期して変化される。

【００２３】上記ＣＰＵ１０は、特に制限されないが、
ＲＩＳＣタイプの命令セットを有し、パイプライン制御
方式によって命令を実行する。例えば図１１に示される
ように、命令フェッチ、命令デコード、実効アドレスの
演算などの計算実行、メモリアクセス、及びライトバッ
クの５段のパイプラインステージを備える。一般的なパ
イプライン制御方式においては図１２の（Ａ）に示され
るようにメモリアクセスステージにおいてアドレス転送
とデータ転送を同時に行うことができる。すなわち、リ
ードサイクルにおいてＣＰＵから計算実行ステージで計
算されたアドレスが出力され、それに伴う読み出しデー
タが外部からＣＰＵに入力される。入力されたデータは
ライトバックステージでレジスタに書き込まれる。ライ
トサイクルにおいては計算実行ステージで計算されたア
ドレスを出力すると同時にレジスタから読み出したデー
タを書き込みデータとしてデータバスに出力する。本実
施例のＣＰＵ１０においては図１２の（Ｂ）に示される
ようにメモリアクセスステージもアドレス転送ステージ
とデータ転送ステージの２段のパイプライン制御方式で
行われる。ＣＰＵ１０の各ステージはクロック信号の立
ち下がりから次のクロック信号の立ち下がりまでを１ス
テージとして制御される。計算実行ステージで計算され
たアドレスは、計算実行ステージの先頭から半サイクル
後のアドレス転送ステージにおいてメモリアクセスの種
類を示すコマンドと一緒にキャッシュアドレスバス１０
０に出力される。例えばキャッシュメモリ装置３０から
読出されたデータはメモリアクセスステージの先頭から
半サイクル後のデータ転送ステージでキャッシュデータ
バス１０１に与えられる。次の命令がメモリアクセスを
行う命令の場合、前の命令のデータ転送ステージと同時
に次の命令のアドレス転送ステージが開始され、メモリ
アクセスもパイプライン的に行われる。メモリアクセス
に比べ、アクセスアドレスの計算やレジスタへのデータ
書込みは短時間に実行できるため本実施例のようにメモ
リアクセスをパイプライン制御化することによってほぼ
２サイクルのメモリアクセス時間を確保することが可能
になる。換言すれば、データ処理性能を低下させること
なく低速のキャッシュメモリや内蔵メモリを利用するこ
とが可能になる。

【００２４】《マイクロコンピュータの動作モード》
本実施例のマイクロコンピュータ１はこれを所謂評価チ
ップとしてのエミュレーション用マイクロコンピュータ
として用いるためのデバッグモードと所謂実チップとし
てのマイクロコンピュータとして用いるための通常モー
ドとを有する。そのような動作モードは信号１４３のレ
ベルによって決定される。信号１４３はチップ内部で抵
抗９２を介して電源電圧Ｖｃｃにプルアップされた信号
であり、そのハイレベルが通常モードを指示する。した
がって、マイクロコンピュータ１を通常モードで動作さ
せる場合には当該信号１４３の配線はハイレベルに固
定、又はフローティングのままにすればよい。一般に通
常モードで使用される実チップと、デバッグモードで使
用される評価チップとはパッケージが相違されることが
多い。特に制限されないが、本実施例のマイクロコンピ
ュータ１においては実チップとして使用される場合には
製造時のワイヤーボンディング工程で信号１４３の配線
をパッケージ外部の端子に非接続として、信号１４３を
ハイレベルに固定する。信号１４３はインバータ９３で
反転されて内部信号１４１とされる。信号１４１は外部
バスインタフェース７０などに供給され、例えば通常モ
ードでは外部に出力していないアドレス信号の上位ビッ
トを外部に出力可能にするような動作が可能にされて、
デバッグを支援できるようになっている。

【００２５】更に、本実施例のマイクロコンピュータ１
はデバッグモードが設定されたとき、内部バスＩＢやキ
ャッシュバスＣＢの情報を外部で容易にトレース取得可
能にするためのトレースサポート機能を備える。この機
能の詳細については後述するが、上記キャッシュメモリ
装置３０におけるキャッシュヒット時にそのアドレス及
びデータなどのアクセス情報を並列的に１サイクルだけ
外部バスインタフェース７０から出力可能にする。通
常、キャッシュヒットのときは外部に対するメモリアク
セスを行う必要はなく外部バスが空いているので、これ
を利用してキャッシュヒットに係るデータやアドレスを
外部に出力して、それらをトレース取得可能にする。更
に、ペリフェラルバスＰＢの周辺回路モジュールに対す
るアクセス情報などもトレース取得のために外部に出力
する。それら情報や外部バスを介する本来の外部アクセ
スの情報に対するトレース取得タイミングを容易に把握
できるようにするために、各情報が確定するタイミング
に合わせてトレースのタイミングを通知するための信号
として上記トレーススタート信号１２３を出力する。そ
のようなトレースサポート機能を選択可能にするため
に、ＣＰＵ１０によってリードライト可能なレジスタ９
０の出力信号１４０と上記信号１４１とを２入力とする
アンドゲート９１が設けられ、アンドゲート９１の出力
信号１４２（第３の信号）が上記キャッシュメモリ装置
３０及び外部バスインタフェイス７０に接続される。デ
バッグモードが設定され且つレジスタ９０に論理値１の
データが設定されることによって信号１４２がハイレベ
ルにされたときに、上記トレースサポート機能が選択さ
れる。レジスタ９０は上記ペリフェラルデータバス１３
１に接続され、ペリフェラルアドレスバス１３０のアド
レスをデコードするデコーダ８３からのレジスタ選択信
号９４にて選択される。レジスタ選択信号９４にはリー
ド／ライト動作を指示する情報も含まれる。

【００２６】《マイクロコンピュータによるアクセス制
御の概要》 ＣＰＵ１０によるアクセスは、キャッシュ
メモリ装置３０におけるキャッシュミス／ヒットの状態
およびアクセス対象アドレスに応じて、キャッシュバス
ＣＢ、内部バスＩＢ、ペリフェラルバスＰＢ、そして外
部バスへと及ぶ。このとき、キャッシュメモリ装置３０
に含まれるキャッシュコントローラ３２はキャッシュバ
スＣＢと内部バスＩＢ（及びペリフェラルバスＰＢ）と
の間のインタフェース制御を行う。外部バスインタフェ
ース７０に含まれるバスコントローラ７１は内部バスＩ
Ｂと外部バスとの間のインタフェース制御を行う。アク
セス制御やバス制御を行う主な回路モジュールであるＣ
ＰＵ１０（アクセス指示を行う上流側モジュール）、キ
ャッシュコントローラ３２、及びバスコントローラ７１
（アクセス指示を行う下流側モジュール）において、上
流側から下流側へのアクセスの要求は、キャッシュアク
セス信号１０２（ＣＰＵ１０→キャッシュコントローラ
３２）、内部バスアクセス信号１１２（キャッシュコン
トローラ３２→バスコントローラ７１）にて行われる。
アクセス信号１０２，１１２がアクティブレベル（ハイ
レベル）にされるときにはそのアクセスに必要なアドレ
ス信号も下流側の回路に供給される。アクセス要求を受
けた下流側の回路モジュールが当該要求を受け付けた状
態（リードアクセスの要求に対してはリードデータの出
力、ライトアクセスの要求に対してはライトデータの取
り込み）は応答信号としての内部バスレディー信号１１
３（バスコントローラ７１→キャッシュコントローラ３
２）、キャッシュレディー信号１０３（キャッシュコン
トローラ３２→ＣＰＵ１０）によって上流側回路モジュ
ールに通知される。上記レディー信号１０３，１１３を
受ける夫々の回路モジュールは、それがアクティブレベ
ルにされているときは現在のバス状態を変化させ、それ
がインアクティブレベルにされているときは別のアクセ
ス要求を出さずに現在のバスアクセス制御状態を維持す
る。

【００２７】例えば通常モードにおけるバスアクセスの
タイミングチャートを示す図６においてＣＰＵ１０によ
るアクセスはサイクル１（アドレスＡに対するリードサ
イクルであってキャッシュヒット）、サイクル２（アド
レスＢに対するライトサイクル）、サイクル３（アドレ
スＡ＋４に対するリードサイクルであってキャッシュヒ
ット）、サイクル４（アドレスＣに対するライトサイク
ル）が順次連続されている。アドレスＢ，Ｃに対するラ
イトサイクルは外部メモリアクセスとされる。外部バス
サイクルは基本的にクロック信号ＣＬＫの２サイクルと
され、その後半でデータが確定される。このとき、サイ
クル３において内部バスレディー信号１１３はハイレベ
ルであるからキャッシュコントローラ３２はサイクル３
において内部バスアクセス信号１１２をハイレベルにす
ると共にアドレスＢを内部アドレスバス１１０に出力
し、サイクル４において書込みデータＤ（Ｂ）を内部デ
ータバスに出力する。バスコントローラ７１はサイクル
３でハイレベルにされた内部バスアクセス信号１１２に
応答して外部バスアクセス信号１２２をハイレベルにし
てアドレスＢに対するデータＤ（Ｂ）の外部書込みサイ
クルを起動する。外部バスサイクルはクロック信号ＣＬ
Ｋの２サイクル要するため、バスコントローラ７１はサ
イクル４において内部バスレディー信号１１３をローレ
ベルにネゲートする。キャッシュコントローラ３２は内
部バスレディー信号１１３のローレベル期間中（サイク
ル４）は内部バスアクセス信号１１２をローレベルにし
て新たなバス要求を行わず、サイクル５に内部バスアク
セス信号１１２をハイレベルにして次のアドレスＣに対
する書込み要求を行う。仮に外部バスサイクルがウェイ
ト要求などによってクロック信号ＣＬＫの３サイクル以
上必要とされる場合にはそれに応じて内部バスレディー
信号１１３のネゲート期間が延長され（内部バスアクセ
ス信号１１２のハイレベルへのアサートタイミングが遅
延され）、その期間は内部アドレスバス１１０及び内部
データバス１１１の状態がそのまま維持され、その後で
次のアドレスＣに対する外部バスアクセスが起動され
る。

【００２８】上記アクセス信号１０２，１１２とレディ
ー信号１０３，１１３に基づくバス制御に加えて、デバ
ッグモードが設定され且つ上記トレースサポート機能が
選択される場合には、キャッシュトレース信号１１４及
びトレーススタート信号１２３が有意とされる。トレー
スサポート機能が選択されている場合にはキャッシュヒ
ットに係るアクセス情報を外部に出力させるため、キャ
ッシュトレース信号１１４にてバスコントローラ７１に
アクセス要求を与える。したがって、キャッシュヒット
に係るアクセス情報を外部に出力させるときは、内部バ
スアクセス信号１１２はアサートされず、その機能はキ
ャッシュトレース信号１１４が代替する。トレースサポ
ート機能においてバスコントローラ７１が特別に外部に
出力すべき情報は、上記キャッシュヒットに係るアクセ
ス情報など通常モードにおいてマイクロコンピュータ１
の内部だけで行われるアクセス情報も対象とされる。ト
レーススタート信号１２３はそれら情報が外部において
確定するタイミングをトレースタイミングとして与える
ための信号とされる。したがってバスコントローラ７１
は、当該信号１２３の生成に当たり、キャッシュヒット
に係る情報出力に際してはキャッシュトレース信号１１
４によるアクセス要求を考慮し、その他の外部バスアク
セスに際しては内部バスアクセス信号１１２によるアク
セス要求を考慮することになる。

【００２９】例えばデバッグモードにおいてトレースサ
ポート機能を選択している場合におけるバスアクセスの
タイミングチャートを示す図７においてＣＰＵ１０によ
るアクセスは、サイクル１（アドレスＡに対するリード
サイクルであってキャッシュヒット）、サイクル２（ア
ドレスＢに対するライトサイクル）、サイクル３（アド
レスＡ＋４に対するリードサイクルであってキャッシュ
ヒット）、及びサイクル４（アドレスＣに対するライト
サイクル）が順次連続されている。アドレスＢ，Ｃに対
するライトサイクルは外部メモリアクセスとされる。外
部バスサイクルは基本的にクロック信号ＣＬＫの２サイ
クルとされ、その後半でデータが確定される。このと
き、アドレスＡに対するリードアクセスのキャッシュヒ
ットが検出されると、キャッシュコントローラ３２はサ
イクル２においてキャッシュトレース信号１１４をハイ
レベルにする。これを受けてバスコントローラ７１はキ
ャッシュヒットに係るアドレスＡ及びデータＤ（Ａ）を
外部バスに出力する。このときバスコントローラ３２に
よるその出力タイミングは、内部バスレディー信号１１
３及びキャッシュトレース信号１１４がハイレベルにさ
れる時刻ｔ１からクロック信号ＣＬＫの１．５サイクル
経過後とされる。このときの外部バスサイクルは通常の
外部バスサイクル（クロック信号ＣＬＫの２サイクル）
における後半の１サイクルの期間にアドレスとデータを
並列的に出力するものとされる。この外部バスアクセス
はサイクル３においてアドレスＢの内部バス上のアクセ
ス要求と重なるためサイクル４において内部バスレディ
ー信号１１３はローレベルにネゲートされ、これを受け
るキャッシュコントローラ３２はその期間内部のバス状
態をそのまま維持している。サイクル３において内部バ
スアクセス信号１１２で要求されたアドレスＢに対する
外部書込みサイクルは、アドレスＡ及びデータＤ（Ａ）
に対する外部バスサイクルの終了後に開始される。トレ
ーススタート信号１２３はキャッシュヒットに係るデー
タＤ（Ａ），Ｄ（Ａ＋４）や書込みデータＤ（Ｂ）が外
部データバスに出力されるタイミング（対応するアクセ
スアドレスも確定されているタイミングでもある）に同
期してハイレベルにされる。トレーススタート信号１２
３の生成論理については図５に基づいてその詳細な一例
を後述する。

【００３０】《キャッシュメモリ装置》 図２にはキャ
ッシュメモリ装置３０の一例ブロック図が示される。同
図に示されるキャッシュメモリ装置３０はデータ部とタ
グ部から成るキャッシュエントリを保有するｎウェイセ
ットアソシアティブ形式のキャッシュメモリ３１、キャ
ッシュバスＣＢ側のキャッシュアドレスバス１００及び
キャッシュデータバス１０１と内部バス側ＩＢの内部ア
ドレスバス１１０及び内部データバス１１１との間に配
置されたレジスタ３３〜３６及びスリーステートバッフ
ァ３７〜３９、そしてそれらを制御するキャッシュコン
トローラ３２によって構成される。

【００３１】上記キャッシュコントローラ３２は、キャ
ッシュバスＣＢ側においてキャッシュバスアクセス信号
１０２とキャッシュバスリードライト信号１０５を入力
し、キャッシュバスレディ信号１０３を出力する。ま
た、内部バスＩＢ側においては、内部バスレディ信号１
１３を受けると共に、内部バスアクセス信号１１２、キ
ャッシュトレース信号１１４、及び内部バスリードライ
ト信号１１５を出力する。このキャッシュコントローラ
３２は、信号１４２がハイレベルのとき、ＣＰＵ１０に
よるキャッシュメモリ装置３０のアクセスがキャッシュ
ヒットの場合にも当該キャッシュヒットに係るアドレ
ス、データなどのアクセス情報を外部バスインタフェー
ス７０へ与えるようにトライステートバッファ３７，３
８などを制御し、さらに外部バスインタフェース７０に
は、キャッシュトレース信号１１４（第１の信号）をア
クティブレベルにして供給することによって、外部バス
インタフェース７０に当該キャッシュヒットに係るデー
タ及びアドレスなどの外部出力を指示する。

【００３２】上記キャッシュメモリ３１はアドレスバス
１００、データバス１０１と直接接続され、その読出し
動作と書込み動作は読み出し信号３０１及び書き込み信
号３０２によってキャッシュコントローラ３２で制御さ
れる。キャッシュコントローラ３２は、ハイレベルのキ
ャッシュバスアクセス信号１０２にてＣＰＵ１０からの
アクセスが要求されると、読み出し信号３０１をハイレ
ベルにして、キャッシュメモリ３１にキャッシュアドレ
スバス１００のアドレスに対応するデータが存在するか
を検索させる。そのアドレスに対応するエントリが存在
する場合（キャッシュヒット）にはヒット信号３０３が
ハイレベルとされ、対応するエントリが存在しない場合
（キャッシュミス）にはヒット信号３０３がローレベル
にされて、キャッシュコントローラ３２に与えられる。
キャッシュアドレスバス１００は、レジスタ３３，３５
とスリーステートバッファ３７を介して内部アドレスバ
ス１１０に接続される。キャッシュデータバス１０１の
値はレジスタ３４，３６とスリーステートバッファ３８
を介して内部データバス１１１に出力され、逆に内部デ
ータバス１１１の値はスリーステートバッファ３９を介
してキャッシュデータバス１０１に出力される。レジス
タ３３、３４はクロック信号ＣＬＫの立下りでキャッシ
ュコントローラ３２の制御によってラッチ動作を行い、
レジスタ３５，３６はクロック信号ＣＬＫの立上りでデ
ータのラッチ動作を行う。スリーステートバッファ３７
〜３９はキャッシュコントローラ３２によって制御さ
れ、内部バスアクセス時のリードサイクルではスリース
テートバッファ３９が、ライトサイクルではスリーステ
ートバッファ３８が入出力動作可能にされる。レジスタ
３３〜３６は、キャッシュバスＣＢと内部バスＩＢとの
間での情報伝達にクロック信号ＣＬＫの１サイクル分の
遅延時間を作り出すために設けられている。すなわち、
図６及び図７に代表的に示されるように、キャッシュデ
ータバス１０１，キャッシュアドレスバス１００の情報
が変化されると、クロック信号ＣＬＫの１サイクル遅延
してその変化が内部データバス１１１，内部アドレスバ
ス１１０に反映される。

【００３３】ＣＰＵ１０によるリードサイクルではクロ
ック信号ＣＬＫの１サイクルの期間にキャッシュメモリ
３１の検索が行われ、キャッシュコントローラ３２はア
クセスアドレスに対応するデータがキャッシュメモリ３
１に存在するか否かによって内部バスサイクルの起動を
行うかどうかを決定する。キャッシュコントローラ３２
がキャッシュヒット信号３０３によって所要のデータが
キャッシュメモリ３１に存在することを認識した場合、
キャッシュメモリ３１から読み出したデータをキャッシ
ュデータバス１０１に出力すると共に、キャッシュレデ
ィ信号１０３をハイレベルとして、ＣＰＵ１０にデータ
読み出しの完了を通知する。存在しない場合にはキャッ
シュコントローラ３２は、スリーステートバッファ３７
を介して当該アドレスを内部アドレスバス１１０に出力
すると同時に内部バスアクセス信号１１２をハイレベル
にしてバスコントローラ７１にバスサイクルの起動を要
求する。内部バスサイクルの完了は外部バスインタフェ
ース７０などから返される内部バスレディ信号１１３が
アクティブレベルにされることを確認することによって
行う。キャッシュコントローラ３２はそれを確認する
と、スリーステートバッファ３９を介して当該データを
ＣＰＵ１０に送ると共にキャッシュレディ信号１０３を
アクティブレベルにし、また書き込み信号３０２をアク
ティブレベルにして当該データを新たなエントリとして
キャッシュメモリ３１に書き込み制御する。図２におい
て３６１はレジスタ３６の加算入力データであり、キャ
ッシュミスに際してエントリの１６バイト分のデータ部
を取り込むためのアドレス情報である。即ち、一つのキ
ャッシュエントリのデータ部は１６バイトとされ、デー
タアクセスは３２ビット（４バイト）単位で行われ、ア
ドレスはバイトアドレスとされるから、加算入力データ
３６１は、レジスタ３６における下位側から第３ビット
及び４ビット目のアドレスビットを任意に変化させるた
めの情報とされる。この加算入力３６１は、キャッシュ
ミスに際して当該ミスに係るデータから連続するデータ
を全部で１６バイト取り込むための４回のアクセス（４
バイト単位）アドレスを生成するのに利用される。

【００３４】ＣＰＵ１０によるライトサイクルにおいて
は、特に制限されないが、キャッシュコントローラ３２
は、キャッシュメモリ３１に所要のデータが存在するか
否かに拘らず、そのときの書込みアドレスとデータを内
部アドレスバス１１０と内部データバス１１１にも供給
して、ライトスルーの制御を行う。

【００３５】トレースサポート機能が選択されて信号１
４２がハイレベルにされているときは、上記リードサイ
クルにおいてキャッシュヒットの場合にもスリーステー
トバッファ３７、３８を用いてそのアドレス及びデータ
は内部バスＩＢに向けて出力される。このとき、キャッ
シュコントローラ３２は、内部アクセス信号１１２をア
クティブレベルにする代わりに上記キャッシュトレース
信号１１４をアクティブレベルにすることによってトレ
ース用のデータ出力であることを外部バスインタフェー
ス７０に知らせる。

【００３６】上記内部バスレディ信号１１３がインアク
ティブなローレベルにされていることによって内部バス
ＩＢが以前のアクセスを完了していないことを示してい
る場合、キャッシュコントローラ３２は、レジスタ３３
及びレジスタ３４のラッチ動作を行わずに前の値を保持
して、内部バスＩＢへの出力状態を維持することができ
る。

【００３７】図３にはキャッシュコントローラ３２の内
部におけるキャッシュバスレディ信号１０３の生成論理
が示される。同図において３５０は信号３１０と３１１
の論理積を採るアンドゲート、３５１は信号３１１とキ
ャッシュヒット信号３０３の論理積を採るアンドゲー
ト、３５２は信号３１０と内部バスレディ信号１１３と
の論理積を採るアンドゲート、３５４はアンドゲート３
５０，３５１，３５２の各出力に対する論理和をキャッ
シュバスレディ信号１０３として出力するオアゲートで
ある。キャッシュメモリ３１からの読出しサイクルにお
いては信号３１０はローレベルにされ且つ信号３１１は
ハイレベルにされ、この状態においてキャッシュメモリ
３１からのヒット情報を現す信号３０３の値がオアゲー
ト３５４からキャッシュバスレディ信号１０３として出
力される。内部バスＩＢからの読出し、ライトデータの
出力、そして上記キャッシュヒットに係るデータなどの
ような専らトレースのために出力されるトレースデータ
の出力など、内部バスＩＢを使用する必要がある場合に
は信号３１０がハイレベルにされ且つ信号３１１がロー
レベルにされ、この状態においては内部バスレディ信号
１１３の値がオアゲート３５４からキャッシュバスレデ
ィ信号１０３として出力される。上記の何れのアクセス
も行わない場合には信号３１０及び３１１の双方はハイ
レベルにされてアンドゲート３５０の出力がハイレベル
とされ、これによってキャッシュバスレディ信号１０３
はハイレベルに固定される。

【００３８】《外部バスインタフェース》 図４には上
記外部バスインタフェース７０の一例ブロック図が示さ
れる。同図に示される外部バスインタフェース７０は、
内部アドレスバス１１０と外部アドレスバス１２０との
間に配置されたレジスタ７２〜７４及びスリーステート
バッファ７５，７０１と、内部データバス１１１と外部
データバス１２１との間に配置されたレジスタ７６，７
８及びスリーステートバッファ７７，７９と、それらを
制御すると共に外部に対してバスサイクルの起動制御を
行うバスコントローラ７１とによって構成される。

【００３９】上記バスコントローラ７１は、内部バスＩ
Ｂ側において内部バスアクセス信号１１２、キャッシュ
トレース信号１１４、及び内部バスリードライト信号１
１５を入力し、内部バススレディ信号１１３を出力す
る。また、外部バス側においては、外部バスアクセス信
号１２２、トレーススタート信号１２３、及び外部バス
リードライト信号１２５を出力する。このバスコントロ
ーラ７１は、デバッグモードにおいてトレースサポート
機能が選択されて信号１４２がハイレベルにされている
ときは、実チップにおけるような通常のバス制御に加え
て、トレース情報取得を容易化するための以下の制御を
行う。キャッシュトレース信号１１４のアクティブレ
ベルに基づいてキャッシュヒットに係るデータ及びアド
レスなどのアクセス情報を外部に出力する。上記キャ
ッシュヒットに係る複数のアクセス情報の出力が並列的
に確定するタイミングを通知するようにトレーススター
ト信号（第２の信号）１２３を外部に出力する。本来
外部アクセスサイクルの起動を必要としないペリフェラ
ルバスＰＢに結合されている回路ブロックに対するアク
セスデータ及びアドレスなどのアクセス情報を外部に出
力すると共に、該複数のアクセス情報の外部出力が並列
的に確定するタイミングを通知するようにトレーススタ
ート信号（第２の信号）１２３を外部に出力する。本
来的に外部アクセスサイクルの起動が必要とされる場合
にも当該外部アクセスのためのデータ及びアドレスなど
のアクセス情報が外部で並列的に確定するタイミングを
通知するようにトレーススタート信号（第２の信号）１
２３を外部に出力する。すなわち、バスコントローラ７
１は、キャッシュヒットに係るアクセス情報も含めて全
てのアクセス情報のトレース取得の便を考慮して、外部
バスインタフェース７０が入出力するバスサイクル単位
における複数のアクセス情報が外部で並列的に確定する
タイミングを通知するようにトレーススタート信号１２
３を外部に出力する。本実施例に従えば、外部データバ
ス１２１においてデータが確定されるタイミングとされ
る。トレースサポート機能が選択されずに信号１４２が
ローレベルにされてい場合には、上記〜に示される
ような専らトレース取得のための出力動作は行われな
い。

【００４０】この外部バスインタフェース７０におい
て、内部アドレスバス１１０はレジスタ７２，７３，７
４、及びスリーステートバッファ７５を介し、またレジ
スタ７２及びスリーステートバッファ７０１を介して外
部アドレスバス１２０に接続される。内部データバス１
１１のデータはレジスタ７６及びスリーステートバッフ
ァ７７を介して外部データバス１２１に出力される。外
部データバス１２１のデータはレジスタ７８及びスリー
ステートバッファ７９を介して内部データバス１１１に
取り込まれる。レジスタ７２，７６はクロック信号ＣＬ
Ｋの立下りで入力のラッチ動作を行い、それはバスコン
トローラ７１によって制御される。レジスタ７３はクロ
ック信号ＣＬＫの立上りで、レジスタ７４はクロック信
号ＣＬＫの立下りでラッチ動作を行う。したがってスリ
ーステートバッファ７５を経由するアドレス出力は、内
部アドレスバス１１０のアドレス変化から少なくともク
ロック信号ＣＬＫの１．５サイクル遅延して外部アドレ
スバス１２０に与えられる。一方、スリーステートバッ
ファ７０１を経由するアドレス出力は、内部アドレスバ
ス１１０のアドレス変化から少なくともクロック信号Ｃ
ＬＫの０．５サイクル遅延して外部アドレスバス１２０
に与えられる。２種類のアドレス出力経路の内の前者は
通常の外部アクセスで利用されると共にキャッシュヒッ
トに係るアドレスをデータと一緒にクロック信号ＣＬＫ
の１サイクルで外部に出力させるために利用され、後者
の経路は通常の外部アクセスに利用されるものであって
外部データバス１２１上におけるデータの確定に先立っ
て外部アドレスバス１２０上でアドレスを確定させるた
めの経路である。バスコントローラ７１は、内部バスレ
ディー信号１１３をネゲートして内部バス制御状態をそ
の期間維持させる指示をキャッシュコントローラ３２に
出したときは、それに応じてレジスタ７２，７６のラッ
チ動作を抑止して対応する。例えば、図７においてキャ
ッシュリードヒットに係るアクセス情報を外部バスに出
力するとき、時刻ｔ１における内部アドレスバス１１０
のアドレスＡへのアドレス変化から時刻ｔ４における外
部アドレスバス１２０のアドレスＡへのアドレス変化ま
では１．５サイクル費やされている。それに対して時刻
ｔ５における内部アドレスバス１１０のアドレスＡ＋４
へのアドレス変化から時刻ｔ１０における外部アドレス
バス１２０のアドレスＡ＋４へのアドレス変化までは
２．５サイクル費やされている。これは、サイクル４に
おいて内部バスレディー信号１１３が１サイクルの間ネ
ゲートされた結果である。また、図７のアドレスＢに対
するライトアクセスにおいて、サイクル４では内部バス
レディー信号１１３がネゲートされているから、トライ
ステートバッファ７０１の出力が抑止され且つレジスタ
７２のラッチ動作も抑止されているので、通常よりも１
サイクル遅れた時刻ｔ６からライトアドレスＢを外部ア
ドレスバス１２０に出力している。

【００４１】バスコントローラ７１は、内部アドレスバ
ス１１０上のアドレスが外部アクセスのためのアドレス
（外部回路に割当てられたアドレス）であって内部バス
アクセス信号１１２がハイレベルのとき、当該アドレス
をレジスタ７２およびスリーステートバッファ７０１を
介して上述のように外部アドレスバス１２０に出力す
る。これと同時に外部バスアクセス信号１２２がハイレ
ベルにされて外部アクセスが起動される。このアクセス
サイクルがライトサイクルである場合、アドレスの出力
から１サイクル遅れて到着するデータをレジスタ７６、
スリーステートバッファ７７を介して上述のように外部
データバス１２１に出力する。リードアクセスの場合
は、外部データバス１２１のデータをレジスタ７８で一
端ラッチしてスリーステートバッファ７９を介して内部
データバス１１１に取り込む。バスコントローラ７１
は、キャッシュトレース信号１１４がハイレベルの時に
は内部アドレスバス１１０の値をレジスタ７２，７３，
７４及びスリーステートバッファ７５を介して上述のよ
うに外部アドレスバス１２０に出力する。データは通常
のライト動作と同じ制御で外部データバス１２１に出力
される。すなわち、キャッシュヒットに係るデータ及び
アドレスは上述のようにクロック信号ＣＬＫの１サイク
ルの期間に並列的に外部バスに出力される。また、バス
コントローラ７１は、信号１４２がハイレベルにされて
いるとき、ペリフェラルバスＰＢに接続された周辺モジ
ュールのアクセスをそのアクセスアドレスのデコードに
よって検出したとき、上記と同様に内部アドレスバス１
１０及び内部データバス１１１の情報を外部アドレスバ
ス１２０及び外部データバス１２１に出力する。

【００４２】図５にはバスコントローラ７１内において
トレーススタート信号１２３を生成する論理の一例が示
される。レジスタ７２１は内部バスレディ信号１１３が
ハイレベルで且つクロック信号ＣＬＫがローレベルの期
間に入力をラッチする。レジスタ７２２はクロック信号
ＣＬＫがハイレベルの期間に、レジスタ７２４はクロッ
ク信号ＣＬＫがローレベルの期間に入力をラッチする。
７２０はキャッシュトレース信号１１４と内部バスアク
セス信号１１２との論理和を出力するオアゲート、７２
３は信号７１０とレジスタ７２２の出力との論理積を出
力するアンドゲートである。内部バスアクセス信号１１
２及びキャッシュトレース信号１１４の値に対して論理
和を採った値がレジスタ７２１に取り込まれる。信号７
１０は、特に制限されないが、デバッグモードにおいて
トレースサポート機能が選択された状態（信号１４がハ
イレベル）におけるバスレディー信号１１３と等価な信
号とされる。

【００４３】上記レジスタ７２１はキャッシュトレース
信号１１４又は内部バスアクセス信号１１２がハイレベ
ルであって内部バスレディ信号１１３がハイレベルにさ
れているときクロック信号ＣＬＫの立ち下がりに同期し
てハイレベルをラッチする。図７におけるＬ７２１がそ
のラッチタイミングの一例である。クロック信号ＣＬＫ
の次のサイクルではクロック信号ＣＬＫの立ち上がりに
同期して次段レジスタ７２２が前段レジスタ７２１のラ
ッチデータをラッチする。図７におけるＬ７２２がその
ラッチタイミングの一例である。終段ラッチ回路７２４
は当該サイクルにおけるクロック信号ＣＬＫの立ち下が
りに同期してアンドゲート７２３の出力をラッチする。
図７におけるＬ７２３がそのラッチタイミングの一例で
ある。レジスタ７２４のラッチデータは信号７１０がハ
イレベルであればレジスタ７２２の出力値とされる。レ
ジスタ７２４のラッチタイミングにおいて内部バスレデ
ィー信号１１３がハイレベルを維持しているならば信号
７１０はハイレベルにされるので、当該サイクルにおけ
るクロック信号ＣＬＫの立ち下がりに同期して終段ラッ
チ回路７２４がラッチ回路７２２のハイレベル出力デー
タをラッチする。このラッチ期間（クロック信号ＣＬＫ
の１サイクル）がトレーススタート信号１２３のハイレ
ベル期間とされる。これは、内部バスアクセス要求やキ
ャッシュトレース要求があったとき当該サイクル若しく
はその後のサイクルで内部バスレディー信号１１３がロ
ーレベルにネゲートされなければ、当該要求の後クロッ
ク信号ＣＬＫの１．５サイクル後にリードデータ／ライ
トデータがアドレスと共に外部バス上で確定されること
に対応されている。例えば図７において、サイクル２の
ようにキャッシュトレース信号１１４がハイレベルであ
って内部バスレディ信号１１３がハイレベルにされるク
ロック信号ＣＬＫのサイクルに当該クロック信号ＣＬＫ
の立ち下がりに同期して（時刻ｔ２）レジスタ７２１が
ハイレベルをラッチする。クロック信号ＣＬＫの次のサ
イクルであるサイクル３では次段レジスタ７２２が時刻
ｔ３に前段レジスタ７２１のラッチデータをラッチす
る。当該サイクル３において内部バスレディー信号１１
３はハイレベルを維持しているから信号７１０はハイレ
ベルとされ、当該サイクル３におけるクロック信号ＣＬ
Ｋの立ち下がりに同期して（時刻４）終段ラッチ回路７
２４がラッチ回路７２２のハイレベル出力データをラッ
チし、これによってトレーススタート信号１２３が時刻
ｔ４からｔ６にハイレベルにされる。このラッチ期間は
外部バス上でアドレスと共にデータが確定される期間と
される。

【００４４】一方、レジスタ７２４のラッチタイミング
において内部バスレディー信号１１３がローレベルにさ
れるならば信号７１０はローレベルにされるので、当該
サイクルにおけるクロック信号ＣＬＫの立ち下がりに同
期して終段ラッチ回路７２４はレジスタ７２２のラッチ
データに拘わらずローレベルのデータをラッチして、ト
レーススタート信号１２３をローレベルにする。その状
態は内部バスレディー信号１１３がハイレベルにされる
まで維持される。その間レジスタ７２１に対するラッチ
動作も阻止されるので当該レジスタ７２１はその直前に
ラッチしたハイレベルデータを維持する。したがって、
その後に内部バスレディー信号１１３がハイレベルに反
転されることに応じて信号７１０がハイレベルにされる
と、そのサイクルにおけるクロック信号ＣＬＫの立ち下
がりに同期して終段ラッチ回路７２４がラッチ回路７２
２のハイレベルラッチデータをラッチする。このラッチ
期間（クロック信号ＣＬＫの１サイクル）がトレースス
タート信号１２３のハイレベル期間とされる。これは、
内部バスアクセス要求やキャッシュトレース要求があっ
たとき当該サイクル若しくはその後のサイクルで内部バ
スレディー信号１１３がローレベルにネゲートされた場
合にデータ及びアドレスの確定は上記１．５サイクルに
対して更に内部バスレディー信号１１３のネゲート期間
だけ遅延されることに対応されている。例えば図７にお
いて、サイクル３のように内部バスアクセス信号１１２
がハイレベルであって内部バスレディ信号１１３がハイ
レベルにされるクロック信号ＣＬＫのサイクルに当該ク
ロック信号ＣＬＫの立ち下がりに同期して（時刻ｔ４）
レジスタ７２１がハイレベルをラッチする。クロック信
号ＣＬＫの次のサイクルであるサイクル４では次段レジ
スタ７２２が前段レジスタ７２１のラッチデータをラッ
チする（時刻ｔ５）。当該サイクル４において内部バス
レディー信号１１３がローレベルにされることに応じて
信号７１０がローレベルにされると、当該サイクル４に
おけるクロック信号ＣＬＫの立ち下がりに同期して（時
刻ｔ６）終段ラッチ回路７２４はレジスタ７２２のラッ
チデータに拘わらずローレベルのデータをラッチし、時
刻ｔ６にトレーススタート信号１２３をローレベルにす
る。その状態は内部バスレディー信号１１３がハイレベ
ルにされるまで維持される。その間レジスタ７２１に対
するラッチ動作も阻止されているのでレジスタ７２１は
その直前にラッチしたハイレベルデータを維持する。し
たがって、サイクル５に内部バスレディー信号１１３が
ハイレベルに反転されることに応じて信号７１０がハイ
レベルにされると、そのサイクル５におけるクロック信
号ＣＬＫの立ち下がりに同期して（時刻ｔ８）終段ラッ
チ回路７２４がラッチ回路７２２のハイレベルラッチデ
ータをラッチしてトレーススタート信号１２３をハイレ
ベルとする。このラッチ期間は外部バス上でアドレスと
共にデータが確定される期間に一致される。

【００４５】図５に示される論理により、キャッシュヒ
ットに係るアドレス及びデータ、そして外部アクセスに
係るアドレス及びデータが外部バス上において並列的に
確定される期間を一つのトレーススタート信号１２３に
て外部に通知することができる。例えば外部では当該信
号１２３のハイレベル期間をトレースメモリのメモリイ
ネーブル信号として利用することによりそれら情報を時
系列的に蓄えていくことができる。

【００４６】尚、図５において信号７１０は、アクセス
の開始からクロック信号ＣＬＫに従ってカウントを行う
ことで決定される出力タイミングを以ってハイレベルに
される信号として実現することもできる。すなわちその
場合に信号７１０は、上記キャッシュヒットに係るアク
セス情報の出力サイクルではキャッシュトレース信号１
１４がハイレベルにされ且つ内部バスレディー信号１１
３がハイレベルにされた１サイクル後に、外部アクセス
及び内蔵ペリフェラルアクセスではアクセス終了サイク
ルの１サイクル前のクロック信号ＣＬＫの立ち上がりに
同期して、夫々１サイクルの期間だけハイレベルにされ
る。後者の場合において、外部アクセス及び内蔵ペリフ
ェラルアクセスの基本的なアクセスサイクル数は特に制
限されないが、クロック信号ＣＬＫの２サイクル分とさ
れるが、ウェートが挿入される場合、そのウェートステ
ートは第１のクロックサイクルの後に挿入される。した
がって、ウェートが挿入される場合にも当該ウェートス
テートの有無を監視することによってアクセス終了１サ
イクル前を判定できる。

【００４７】《通常モードにおけるキャッシュリードミ
スのアクセス》 図１０には通常モードにおけるキャッ
シュリードミスに関するアクセスの一例タイミングチャ
ートが示される。ＣＰＵ１０はサイクル１にキャッシュ
アドレスバス１００にアドレスＡを出力すると同時にキ
ャッシュバスアクセス信号１０２をハイレベルにしてア
クセスの開始をキャッシュコントローラ３２に通知す
る。このとき、ＣＰＵ１０から出力されるキャッシュバ
スリードライト信号１０５にてリード動作が指示されて
いる場合、当該サイクル１においてキャッシュコントロ
ーラ３２はキャッシュメモリ３１に読み出し信号３０１
を与えてそのアドレスＡを検索情報としてエントリの検
索を行う。検索の結果がキャッシュミスの場合、キャッ
シュコントローラはキャッシュバスレディー信号１０３
をローレベルにネゲートする。ＣＰＵ１０はキャッシュ
バスレディー信号１０３がハイレベルにされるまで現在
のキャッシュバスＣＢに対するアクセス制御状態を維持
させる。キャッシュコントローラ３２はキャッシュミス
に係るデータのアドレスから連続して１６バイトのデー
タを得るために、サイクル２において内部バスアクセス
信号１１２をハイレベルにしてバスコントローラ７１に
アクセスを要求すると共に、Ａ＋４のアドレスを内部ア
ドレスバス１１０に出力する。アドレスＡからアドレス
Ａ＋４を得るためには図２の加算入力データ３６１が利
用される。そのアクセス要求を受けてバスコントローラ
７１は内部バスアクセス信号１１２のハイレベルへの変
化からクロック信号ＣＬＫの半周期遅れてアドレスＡ＋
４に対する外部バスサイクルを起動する。外部バスサイ
クルはクロック信号ＣＬＫの２周期を要することから、
サイクル３において内部バスレディー信号１１３はロー
レベルにネゲートされ、内部アドレスバス１１０のアド
レスＡ＋８がその間維持される。そしてデータＤ（Ａ＋
４）がサイクル４に内部データバス１１１に与えられて
キャッシュコントローラ３２は当該４バイトのデータを
取り込む。同様にしてアドレスＡ＋８，Ａ＋１２，Ａに
対する外部バスサイクルが起動されて夫々のデータＤ
（Ａ＋８），Ｄ（Ａ＋１２），Ｄ（Ａ）がキャッシュメ
モリ３１に取り込まれ、データＤ（Ａ），Ｄ（Ａ＋
４），Ｄ（Ａ＋８），Ｄ（Ａ＋１２）とそれに対応する
アドレスタグが新たなキャッシュエントリとされる。最
後のデータＤ（Ａ）はキャッシュミスに係るデータであ
るので、キャッシュコントローラ３２はサイクル１０に
おいてキャッシュバスレディー信号１０３をハイレベル
にアサートしてＣＰＵ１０が当該データをフェッチでき
るようにする。尚、アドレスＡに対する上記アクセスア
ドレスＡ＋４，Ａ＋８，Ａ＋１２は信号３６１にてレジ
スタ３６の内部で生成される。

【００４８】《通常モードにおけるキャッシュリードヒ
ットとライトアクセス》 図６には通常モードにおける
キャッシュリードヒット（アドレスＡ，Ａ＋４，Ａ＋８
に対するアクセス）とライトアクセス（アドレスＢ，Ｃ
に対するアクセス）の一例タイミングチャートが示され
る。通常モードにおいてＣＰＵ１０はメモリ上のデータ
または命令をアクセスする場合、クロック信号ＣＬＫに
同期してキャッシュアドレスバス１００にアクセスアド
レスを出力すると共にキャッシュアクセス信号１０２を
ハイレベルにしてキャッシュメモリ装置３０にアクセス
要求を行う。図６におけるサイクル１，３，５がそのよ
うな動作サイクルとされる。キャッシュメモリ装置３０
はそのようなアクセス要求を受けると当該サイクルにお
いてキャッシュメモリ３１の検索を行う。アクセスがメ
モリに対するリードでかつアクセスアドレスのデータが
キャッシュメモリ３１内に存在する場合、その次のサイ
クルでクロック信号ＣＬＫに同期してキャッシュデータ
バス１０１にキャッシュメモリ３１から読み出したデー
タを出力し、更にキャッシュレディ信号１０３をハイレ
ベルとする。ＣＰＵ１０はそのハイレベルのキャッシュ
レディー信号１０３にて、アクセス要求したデータがキ
ャッシュデータバス１０１上で確定していることを認識
する。

【００４９】ＣＰＵ１０がライトアクセスを行うとき、
例えばサイクル２において、ＣＰＵ１０はキャッシュア
ドレスバス１００にアドレスＢを出力すると同時にキャ
ッシュバスアクセス信号１０２をハイレベルにしてアク
セスの開始をキャッシュコントローラ３２に通知する。
このとき、ＣＰＵ１０から出力されるキャッシュバスリ
ードライト信号１０５にてライト動作が指示されている
場合、当該サイクル２においてキャッシュコントローラ
３２はキャッシュメモリ３１に読み出し信号３０１を与
えてそのアドレスＢを検索情報としてエントリの検索を
行う。キャッシュコントローラ３２は検索の結果がキャ
ッシュミスの場合には次のサイクル３においてリプレー
スすべきキャッシュラインを選択してデータＤ（Ｂ）を
新たなエントリとして追加する。キャッシュヒットの場
合にはサイクル２においてインデックスされたキャッシ
ュラインに当該書込みデータＤ（Ｂ）を追加する。キャ
ッシュメモリ装置３０は書込みアクセスに対してはライ
トスルー制御を行うため、キャッシュミス／キャッシュ
ヒットの区別なくメインメモリなどの外部メモリに対す
る外部ライト動作を行う。したがってキャッシュコント
ローラ３２はＣＰＵから書込みアクセスが要求されると
内部バスアクセス信号１１２にて内部バスアクセスを要
求する。例えばアドレスＢに対するライトアクセスを例
に採ると、キャッシュコントローラ３２はサイクル３に
おいて内部バスアクセス信号１１２をハイレベルにして
内部バスアクセスをバスコントローラ７１に要求する。
バスコントローラ７１はその要求を受けてアドレスＢに
対するデータＤ（Ｂ）の書込みを行う。斯る外部書込み
においてＣＰＵ１０は書込み完了の結果を必要としない
ため、換言すれば、データ書き込みの完了を待つ必要が
ないため、キャッシュコントローラ３２は当該書込みに
関してキャッシュバスレディ信号１０３をローレベルに
ネゲートしない。

【００５０】ペリフェラルバスＰＢに接続される周辺モ
ジュールであるシリアルインタフェース８０、タイマ８
１、ウォッチドッグタイマ８２にアクセスする場合、キ
ャッシュアドレスバス１００からキャッシュメモリ装置
３０を経て内部アドレスバス１１０に出力されるアドレ
スが、これら周辺モジュールのアドレスとされる。この
アドレスはペリフェラルバスインタフェース６０を介し
てペリフェラルアドレスバス１３０に出力されると同時
にペリフェラルアクセス信号１３２がハイレベルとされ
る。周辺モジュールからペリフェラルデータバス１３１
への読出しデータの出力またはペリフェラルデータバス
１３１上の値が周辺モジュールへ書き込み完了されるの
を待って外部バスインタフェース７０が内部バスレディ
信号１１３をハイレベルとしアクセス完了を知らせる。
データ読み出しサイクルの場合には、ペリフェラルバス
インタフェース６０がペリフェラルデータバス１３１上
の読み出しデータを内部データバス１１１に出力する。

【００５１】《デバッグモードにおけるトレースサポー
ト機能選択時のキャッシュリードヒットとライトアクセ
ス》 図７にはデバッグモードにおいてトレースサポー
ト機能が選択された場合におけるキャッシュリードヒッ
トとライトアクセスの一例タイミングチャートが示され
る。この動作モードにおいて、キャッシュメモリ装置３
０はアドレスＡに対するアクセスのようにキャッシュヒ
ットの場合にキャッシュアドレスバス１００のアドレス
Ａを内部アドレスバス１１０に出力し、キャッシュトレ
ース信号１１４をハイレベルにする。このときＣＰＵ１
０にはキャッシュレディ信号１０３をハイレベルとし、
アドレスに続いて次のサイクルではキャッシュメモリ３
１から読み出したデータＤ（Ａ）を内部データバス１１
１に出力する。同時に内部アドレスバス１１０には次の
ライトアクセスのためのアドレスＢが出力される。ライ
トアクセスにおいてはキャッシュトレース信号１１４は
ローレベルとされ、内部バスアクセス信号１１２がハイ
レベルにされる。トレース対象データとされるアドレス
ＡとデータＤ（Ａ）とは並列的に外部アドレスバス１２
０に出力され、これに同期してトレーススタート信号
（ＴＳ信号）１２３がハイレベルにされる。サイクル３
ではトレースデータＡ，Ｄ（Ａ）の出力がまだ完了して
いないためアドレスＢに対するライトを開始することが
できず次のサイクル４においては内部バスレディ信号１
１３がローレベルにされる。内部バスレディ信号１１３
がローレベルの場合、キャッシュメモリ装置３０から出
力される内部アドレスバス１１０、内部データバス１１
１、内部バスアクセス信号１１２、及びキャッシュトレ
ース信号１１４の夫々の値は前のサイクルのまま維持さ
れる。サイクル４の途中からはアドレスＢに対するライ
ト動作が開始され、次のサイクル５では内部バスレディ
信号１１３およびキャッシュバスレディ信号１０３がハ
イレベルとされる。トレーススタート信号１２３は通常
のライトサイクルであるアドレスＢに対するアクセスで
も、また、キャッシュミスの場合にもデータの出力に同
期してアクティブレベルにされる。この場合のアクティ
ブレベルのタイミングは図５に基づいて説明したように
当該アクセスの最終サイクルとされる。

【００５２】《キャッシュコントローラにおける状態遷
移制御》 図１３にはキャッシュコントローラ３２の別
の制御論理が示され、それは状態遷移制御によって上記
各種制御信号を生成するための論理構成とされる。この
論理回路は、第１の組合せ回路３２１、ラッチ３２２、
第２の組合せ回路３２３、及びラッチ３２４から成るル
ープを主体に、ラッチ３２５，３２６及びアンドゲート
３２９を備えて構成される。同図において３７１，３８
１，３９１はスリーステートバッファ３７，３８，３９
の制御信号であり、例えばハイレベルは対応するバッフ
ァを出力可能とし、ローレベルは対応するバッファを高
出力インピーダンス状態に制御する。図１３において３
２７はラッチ３２４から第１の組合せ回路３２１に帰還
される複数ビットの第１の状態信号、３２８はラッチ３
２２から第２の組合せ回路３２３に供給される複数ビッ
トの第２の状態信号である。

【００５３】図１４には第１の組合せ回路３２１におけ
る真理値表が示され、図１５には第２の組合せ回路３２
３における真理値表が示される。状態信号３２７で表現
すべき状態は８状態とされ、それ故に当該信号３２７は
３ビットとされ、状態信号３２８で表現すべき状態は１
９状態とされ、それ故に当該信号３２８は５ビットとさ
れる。夫々の状態を表す記号は以下に示す意味を持つ。
真理値表中の入力信号における記号＊は任意値（don't
care）を意味する。図１６は上記真理値表の状態信号３
２７，３２８で示される状態の遷移図である。 ＩＤＬＥ；空きサイクル ＲＣＲ；キャッシュリード（ヒットの場合同時にトレー
ス情報出力） ＲＣＢ；キャッシュリード ＷＲ，ＷＢ；ライトキャッシュチェック ＷＷ；ライト内部バス待ち ＷＥ；ライト内部バス完了 ＲＨＩＴ，ＲＨＩＴＢ；トレース情報出力待ち ＲＨＩＴＲ；トレース情報出力完了 ＲＦ；キャッシュミス第１アドレス出力 ＲＦ１；キャッシュミス第１データ待ち ＲＦ２；キャッシュミス第２データ待ち ＲＦ３；キャッシュミス第３データ待ち ＲＦ４；キャッシュミス第４データ待ち

【００５４】《バスコントローラにおける状態遷移制
御》 図１７にはバスコントローラ７１の別の制御論理
が示され、それは状態遷移制御によって上記各種制御信
号を生成するための論理構成とされる。この論理回路
は、第１の組合せ回路７３２、ラッチ７３３、第２の組
合せ回路７３４、及びラッチ７３５から成るループを主
体に、ラッチ７３０，７３１及びＲＳフリップフロップ
７４１を備えて構成される。同図において７５１，７５
２，７７１，７９１はスリーステートバッファ７５，７
０１，７７，７９の制御信号であり、例えばハイレベル
は対応するバッファを出力可能とし、ローレベルは対応
するバッファを高出力インピーダンス状態に制御する。
７３８はラッチ７３５から第１の組合せ回路７３２に帰
還される複数ビットの第１の状態信号、７３９はラッチ
７３３から第２の組合せ回路７３４に供給される複数ビ
ットの第２の状態信号である。

【００５５】図１８には第２の組合せ回路７３４におけ
る真理値表が示され、図１９及び図２０には第１の組合
せ回路７３２における真理値表が示される。状態信号７
３８で表現すべき状態は１１状態とされ、状態信号７３
９で表現すべき状態は１４状態とされ、それぞれの信号
７３４，７３２は４ビットとされる。夫々の状態を表す
記号は以下に示す意味を持つ。 ＩＤＬＥ；空きサイクル Ｒ１；外部リード第１サイクル Ｒ２；外部リード第２サイクル Ｗ１；外部ライト第１サイクル Ｗ２；外部ライト第２サイクル Ｔ１；トレース情報出力タイミング合わせ Ｔ２；トレース情報出力 ＩＲ１；内蔵周辺リードタイミング合わせ ＩＲ２；内蔵周辺リード情報出力 ＩＷ１；内蔵周辺ライトタイミング合わせ ＩＷ２；内蔵周辺ライト情報出力 図１９及び図２０において記号’が付された信号はそれ
が付されていない信号をラッチ７３０，７３１によって
遅延させた信号である。図２１は上記真理値表の状態信
号７３８で示される状態の遷移図である。真理値表中の
入力信号における記号＊は任意値（don't care）を意味
する。図１８及び図１９において状態信号７３８で表さ
れる状態ＩＤＬＥ，Ｒ１，Ｒ２，Ｗ１，Ｗ２以外がトレ
ースサポート機能に対応される状態である。

【００５６】《トレース回路》 図８には上記実施例の
マイクロコンピュータ１から出力されるトレーススター
ト信号１２３（ＴＳ）を用いてトレース取得するための
トレース回路の一実施例が示される。同図において７は
エミュレータの一部を構成するものであり、３で示され
るユーザシステムはエミュレーション対象とされるター
ゲットシステムである。この構成においてマイクロコン
ピュータ１はデバッグモードが設定されて評価チップと
され、レジスタ９０に論理値１のデータが書き込まれる
ことによって上記トレースサポート機能が選択される。
そしてこのマイクロコンピュータ１は、デバッグ対象と
されるユーザプログラム（ターゲットプログラム）を実
行してユーザシステム３を代行制御する。トレースメモ
リ４は上記代行制御途上においてアドレスバス１２０や
データバス１２１に現れる情報を貯えるためのトレース
メモリである。このトレースメモリ４に対する書込み制
御を行うためのタイミング発生手段として、例えばトレ
ース用ラッチ回路５とトレース制御回路６が設けられて
いる。

【００５７】図８の実施例に従えば、トレース用ラッチ
回路５の複数のデータ入力端子Ｄはアドレスバス１２０
及びデータバス１２１に並列的に結合され、その複数の
出力端子Ｑはトレースメモリ４のデータ入力用端子Ｉ／
Ｏに結合される。トレースメモリ４のアクセスアドレス
発生手段については特に図示していないが、ローレベル
がアクティブレベルとされるチップ選択信号ＣＳによる
チップ選択毎にアクセスアドレスを更新してトレースメ
モリ４に供給する図示しないアドレスカウンタが配置さ
れているものと理解されたい。上記トレース制御回路６
はトレーススタート信号１２３とクロック信号ＡＳＥＣ
ＬＫとに基づいてチップ選択信号ＣＳとトレース用ラッ
チ回路５のラッチパルスＣＫを生成する。クロック信号
ＡＳＥＣＬＫはマイクロコンピュータ１のクロックパル
スジェネレータ２から外部に出力されるクロック信号で
あり、マイクロコンピュータ１の内部動作用のクロック
信号ＣＬＫと同一周波数で例えば位相が概略１／４周期
遅延されたクロック信号とされる。ラッチパルスＣＫ
は、例えばトレーススタート信号１２３とクロック信号
ＡＳＥＣＬＫの反転レベルとの論理積を採るアンドゲー
ト６０によって形成される。ローレベルがアクティブレ
ベルとされるチップ選択信号ＣＳは上記ラッチパルスＣ
Ｋを遅延回路６１で遅延させ、これをインバータ６２で
反転させて形成される。

【００５８】図９には図８のトレース回路によるトレー
ス取得動作のタイミングチャートが示される。マイクロ
コンピュータ１から出力されるトレーススタート信号１
２３はバスサイクル毎にアドレスバス１２０及びデータ
バス１２１の夫々においてアドレス及びデータが並列的
に確定されている所定のタイミングを以ってハイレベル
にされる。このハイレベルの期間はクロック信号ＣＬＫ
の１サイクル期間であり、該クロック信号ＣＬＫよりも
位相が約１／４サイクル遅延されたクロック信号ＡＳＥ
ＣＬＫのローレベル期間に当該トレーススタート信号１
２３がアンドゲート６０から出力されてラッチパルスＣ
Ｋとされるから、そのラッチパルスＣＫのハイレベルへ
の立上がり変化によってラッチ動作を行うトレース用ラ
ッチ回路５はアドレスバス１２０及びデータバス１２１
に現れる情報をバスサイクル単位でラッチすることがで
きる。そしてそのラッチパルスＣＫよりも僅かに遅延さ
れたタイミングを以ってチップ選択信号ＣＳがチップ選
択レベルにされることによって、トレースメモリ４はマ
イクロコンピュータ１の外部バスサイクル単位でトレー
ス取得が可能にされる。

【００５９】尚、図１に示されるブレークコントローラ
２０はデバッグ機能を強化するために設けられており、
キャッシュバスＣＢや内部バスＩＢの状態がブレーク条
件に一致するかを監視し、一致する場合にはＣＰＵ１０
にブレーク割込みを発生させる。ＣＰＵ１０はデバッグ
若しくはエミュレーション開始前にそのためのサービス
ルーチンを実行してＣＰＵ１０にアドレスやデータなど
の各種所望のブレーク条件をあらかじめ設定し、ブレー
ク割込みによってデバッグのためのサービスルーチンを
実行可能にされる。したがって、キャッシュヒットに係
る情報や内蔵周辺モジュールとやり取りする情報に関し
てのブレークコントロールをマイクロコンピュータ１の
外部で行わなくても済むようになり、この点においても
デバッグやシステム評価を行い易くなる。尚、図示はし
ないが、デバッグモードを選択できる本実施例のマイク
ロコンピュータにあってはブレークコントローラ２０は
デバッグモードにおいてその動作が可能にされる。

【００６０】上記実施例によれば以下の作用効果があ
る。〔１〕デバッグモードにおいてトレースサポート機
能が選択されている場合、ＣＰＵ１０による内蔵キャッ
シュメモリ装置３０のアクセスがキャッシュヒットの場
合にもキャッシュコントローラ３２は当該キャッシュヒ
ットに係るアドレス及びデータなどのアクセス情報を外
部バスインタフェース７０へ与え、外部バスインタフェ
ースコントローラ７１は上記キャッシュヒットに係る上
記複数のアクセス情報の外部出力に同期して当該複数の
アクセス情報が並列的に確定するタイミングを通知する
トレーススタート信号１２３を外部に出力するから、マ
イクロコンピュータ１に内蔵されたキャッシュメモリ装
置３０のキャッシュヒットに係るアクセス情報を外部で
トレース可能にでき、また、トレーススタート信号１２
３によってそのトレースタイミングを外部で容易に認識
可能にできる。

【００６１】〔２〕デバッグモードにおいてトレースサ
ポート機能が選択されている場合、バスコントローラ７
１は、ペリフェラルバスＰＢに結合されている周辺モジ
ュールに対するアクセス情報に対しても外部出力を可能
にすると共に、それらアクセス情報の外部出力に同期し
て当該複数のアクセス情報が並列的に確定するタイミン
グをバスサイクル単位で通知するトレーススタート信号
１２３を外部に出力するから、マイクロコンピュータ１
に内蔵された周辺モジュールに対するアクセス情報を外
部でトレース可能にでき、且つ、トレーススタート信号
１２３によってそのトレースタイミングを外部で容易に
認識可能にできる。

【００６２】〔３〕デバッグモードにおいてトレースサ
ポート機能が選択されている場合、バスコントローラ７
１は、上記〔１〕及び〔２〕以外においても、内部バス
ＩＢを経由する外部リード動作と外部ライト動作に係る
データ及びアドレスなどのアクセス情報が外部バスで並
列的に確定するタイミングをバスサイクル単位で通知す
るトレーススタート信号１２３を外部に出力するから、
外部でトレースすべき全ての情報のトレースタイミング
を一種類のトレーススタート信号１２３にて容易に認識
可能にできる。これにより、マイクロコンピュータの高
機能化によってもトレース取得を容易化でき、良好なデ
バッグ環境の提供を保証できる。

【００６３】〔４〕上記により、キャッシュメモリ装置
に格納された命令を実行し、或はキャッシュメモリ装置
のデータを利用してデータ処理を行うプログラムをトレ
ース取得するために、キャッシュの利用を無効にした
り、キャッシュに取り込まれた内容を逐次無効にしなが
らプログラムを実行させることを一切要せず、デバッグ
若しくはシステム評価の効率を向上させることができ
る。

【００６４】〔５〕デバッグモードは選択的に設定可能
であるから、本実施例のマイクロコンピュータはデバッ
グや評価のための評価チップと実チップとに兼用でき
る。

【００６５】〔６〕本実施例のマイクロコンピュータ１
を利用するトレース回路において、トレースメモリ４に
対するトレース取得タイミングを形成するタイミング発
生手段は、トレース用ラッチ回路５やトレース制御回路
６に代表されるように、マイクロコンピュータ１から出
力されるトレーススタート信号１２３のような１種類の
ストローブ信号を参照して容易に形成でき、従来のよう
にバスアクセスの種別に応じて各種ストローブ信号など
を参照してトレースタイミングを生成する複雑な回路を
必要とせず、マイクロコンピュータのソフトウェアデバ
ッグ若しくは応用システムのシステムデバッグに伴うユ
ーザの負担を著しく軽減することができる。

【００６６】以上本発明者によってなされた発明を実施
例に基づいて説明したが本発明はそれに限定されるもの
ではなく、その要旨を逸脱しない範囲において種々変更
可能であることはいうまでもない。例えば図３及び図５
で説明した論理は適宜変更することができる。同様に、
図８で説明したトレース制御回路６の論理構成も適宜変
更できる。また、専らトレースのために外部に出力する
情報は全てのアクセス情報であることに限定されず、ア
ドレス及びデータだけというように必要に応じて適宜選
択できる。

【００６７】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である実チッ
プと評価チップに兼用のマイクロコンピュータに適用し
た場合について説明したが、評価チップ専用のデータプ
ロセッサとして構成することもできる。本明細書におい
てデータプロセッサとは、マイクロプロセッサ、シング
ルチップマイクロコンピュータ、ディジタル信号処理プ
ロセッサなど、その名称に拘わりなく中央処理装置を備
えてデータ処理を行うデータ処理装置に広く適用でき
る。

【００６８】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００６９】すなわち、〔１〕データプロセッサに内蔵
されたキャッシュメモリ装置におけるキャッシュヒット
に係るアクセス情報を外部出力することができる。 〔２〕これによって、キャッシュアクセス時に実行速度
を落とさずにトレース取得することができる。 〔３〕キャッシュヒットに係る複数のアクセス情報のト
レースタイミングを第２の信号によって外部で容易に認
識可能にできる。 〔４〕キャッシュミス、書込みアクセス、内蔵周辺回路
アクセスに伴って外部バスインタフェースが入出力する
バスサイクル毎の各種アクセス情報のトレースタイミン
グについても単一の第２の信号によって外部で容易に認
識可能にできる。 〔５〕モード設定手段により、キャッシュヒットに係る
アクセス情報の外部出力や第２の信号の外部出力という
トレース取得容易化のための各種出力機能がシステムデ
バッグ若しくはプログラムデバッグに際して一時的に邪
魔になるような利用形態にも容易に対応でき、また、デ
ータプロセッサチップをエミュレーション用の評価チッ
プと実チップの双方の用途にモードを切り換えて利用可
能にできる。 〔６〕第２の信号を利用することにより、トレース取得
のためのタイミング発生回路の構成を簡単にすることが
できる。

【図面の簡単な説明】

【図１】本発明の一実施例に係るマイクロコンピュータ
のブロック図である。

【図２】キャッシュメモリ装置の一例ブロック図であ
る。

【図３】キャッシュコントローラ３２内部におけるキャ
ッシュバスレディ信号を生成する一例論理回路図であ
る。

【図４】外部バスインタフェースの一例ブロック図であ
る。

【図５】バスコントローラ内においてトレーススタート
信号を生成する一例論理回路図である。

【図６】通常モードにおけるキャッシュリードヒットと
ライトアクセスの一例タイミングチャートである。

【図７】デバッグモードにおけるトレースサポート機能
選択時のキャッシュリードヒットとライトアクセスの一
例タイミングチャートである。

【図８】マイクロコンピュータから出力されるトレース
スタート信号を用いてトレース取得するためのトレース
回路の一実施例ブロック図である。

【図９】トレース回路によるトレース取得動作の一例タ
イミングチャートである。

【図１０】通常モードにおけるキャッシュリードミスに
おける一例アクセスタイミングチャートである。

【図１１】本実施例のマイクロコンピュータにおけるパ
イプラインステージの一例説明図である。

【図１２】パイプラインにおけるメモリアクセスステー
ジのアドレス転送とデータ転送の実現態様の説明図であ
る。

【図１３】キャッシュコントローラにおける状態遷移制
御を利用した別の制御論理の一例構成図である。

【図１４】図１３の第１の組合せ回路における真理値を
示す説明図である。

【図１５】図１３の第２の組合せ回路における真理値を
示す説明図である。

【図１６】図１３における状態信号で示される状態の遷
移図である。

【図１７】バスコントローラにおける状態遷移制御を利
用した別の制御論理の一例構成図である。

【図１８】図１７の第２の組合せ回路における真理値を
示す説明図である。

【図１９】図１７の第１の組合せ回路における真理値の
一部を示す説明図である。

【図２０】図１７の第１の組合せ回路における真理値の
残りを示す説明図である。

【図２１】図１７における状態信号で示される状態の遷
移図である。

【符号の説明】

１ マイクロコンピュータ ＣＬＫ クロック信号 ４ トレースメモリ ５ トレース用ラッチ回路 ６ トレース制御回路 ＣＫ ラッチパルス ＣＳ チップ選択信号 １０ ＣＰＵ ２０ ブレークコントローラ ３０ キャッシュメモリ装置 ３１ キャッシュメモリ ３２ キャッシュコントローラ ３３〜３６ レジスタ ３７〜３９ スリーステートバッファ ６０ ペリフェラルバスインタフェース ７０ 外部バスインタフェース ７１ バスコントローラ ７３、７４、７６、７８ レジスタ ７５、７０１、７７、７９ スリーステートバッファ ８０ シリアルインタフェース ８１ タイマ ８２ ウォッチドッグタイマ ９０ レジスタ ９１ ＡＮＤゲート ＣＢ キャッシュバス １００ キャッシュアドレスバス １０１ キャッシュデータバス １０２ キャッシュバスアクセス信号 １０３ キャッシュバスレディ信号 ＩＢ 内部バス １１０ 内部アドレスバス １１１ 内部データバス １１２ 内部バスアクセス信号 １１３ 内部バスレディ信号 １１４ キャッシュトレース信号 ＰＢ ペリフェラルバス １３０ ペリフェラルアドレスバス １３１ ペリフェラルデータバス １３２ ペリフェラルバスアクセス信号 １２０ 外部アドレスバス １２１ 外部データバス １２２ 外部バスアクセス信号 １２３ トレーススタート信号 １４１ デバッグモード信号 １４２ トレースサポート機能選択指示信号 １４３ 外部モード信号

───────────────────────────────────────────────────── フロントページの続き (72)発明者 長谷川 淳 東京都小平市上水本町５丁目22番１号 株 式会社日立マイコンシステム内 (72)発明者 小山 英昭 東京都小平市上水本町５丁目22番１号 株 式会社日立マイコンシステム内 (72)発明者 杉原 昇 東京都小平市上水本町５丁目22番１号 株 式会社日立マイコンシステム内 (72)発明者 河崎 俊平 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内

Claims (7)

【特許請求の範囲】
1. 【請求項１】 中央処理装置と、これに接続されたキャ
   ッシュメモリ装置と、キャッシュメモリ装置に接続され
   た外部バスインタフェースとを含んで１チップ化されて
   成るデータプロセッサにおいて、 上記キャッシュメモリ装置は、キャッシュヒットに係る
   複数のアクセス情報を外部に出力させる第１の信号を外
   部バスインタフェースに供給するキャッシュコントロー
   ラを備え、 上記外部バスインタフェースは、上記第１の信号によっ
   て指示されるキャッシュヒットに係る複数のアクセス情
   報の外部出力が並列的に確定するタイミングを通知する
   ための第２の信号を外部に出力するバスコントローラを
   備えて成るものであることを特徴とするデータプロセッ
   サ。
2. 【請求項２】 上記バスコントローラはさらに、上記キ
   ャッシュヒットに係るアクセス情報の他にこれが入出力
   すべき複数のアクセス情報が外部で並列的に確定するタ
   イミングにおいてもそれを通知するために上記第２の信
   号を外部に出力するものであることを特徴とする請求項
   １記載のデータプロセッサ。
3. 【請求項３】 上記キャッシュヒットに係る複数のアク
   セス情報の外部出力と内蔵回路モジュールをアクセス対
   象とするときの複数のアクセス情報の外部出力とを選択
   的に禁止させるための第３の信号を生成するモード設定
   手段を有して成るものであることを特徴とする請求項１
   又は２記載のデータプロセッサ。
4. 【請求項４】 上記モード設定手段は、外部信号が第１
   の状態にされたときに中央処理装置によってアクセス可
   能な記憶手段に設定されるデータに応じて上記アクセス
   情報の外部出力を禁止するか否かが決定されるものであ
   ることを特徴とする３記載のデータプロセッサ。
5. 【請求項５】 上記モード設定手段は、上記外部信号の
   第１の状態において外部バスインタフェースにデバッグ
   モードを設定しデータプロセッサをエミュレーション用
   の評価チップに適合させ、上記外部信号の第１の状態以
   外において外部バスインタフェースに通常モードを設定
   しデータプロセッサを実チップに適合させるものである
   ことを特徴とする請求項４記載のデータプロセッサ。
6. 【請求項６】 中央処理装置と、中央処理装置にキャッ
   シュバスを介して接続されたキャッシュメモリ装置と、
   キャッシュメモリ装置に内部バスを介して接続された外
   部バスインタフェースとを含んで１チップ化されて成る
   データプロセッサにおいて、 上記中央処理装置はキャッシュバスを介するアクセス要
   求をキャッシュバスアクセス信号にてキャッシュメモリ
   装置に与え、キャッシュメモリ装置はそのアクセス要求
   に応答するリードデータの出力又はライトデータの取り
   込みをキャッシュバスレディー信号にて中央処理装置に
   与え、キャッシュメモリ装置は内部バスを介するアクセ
   ス要求を内部バスアクセス信号又は第１の信号にて外部
   バスインタフェースに与え、外部バスインタフェースは
   そのアクセス要求に応答するリードデータの出力又はラ
   イトデータの取り込みを内部バスレディー信号にてキャ
   ッシュメモリ装置に与えるものであって、 上記キャッシュメモリ装置は、上記キャッシュバスアク
   セス信号にて要求されるアクセスがキャッシュヒットで
   ある場合には第１の信号を外部バスインタフェースに与
   えて当該キャッシュヒットに係るアクセスアドレス及び
   データの外部出力を要求し、 上記外部バスインタフェースは、上記第１の信号によっ
   て指示されるキャッシュヒットに係るアクセスアドレス
   及びデータの外部出力が並列的に確定するタイミング
   と、上記内部バスアクセス信号にて指示されるその他の
   アクセス要求に係るアクセスアドレス及びデータの外部
   出力が並列的に確定するタイミングとをそれぞれ通知す
   るための双方に共通の第２の信号を外部に出力するもの
   であることを特徴とするデータプロセッサ。
7. 【請求項７】 請求項１乃至６の何れか１項記載のデー
   タプロセッサと、このデータプロセッサの外部バスイン
   タフェースに結合される外部バスと、この外部バスに現
   れる情報を記憶するためのトレースメモリと、上記デー
   タプロセッサが出力する上記第２の信号に基づいて外部
   バス上のアクセス情報をそのバスサイクル単位で上記ト
   レースメモリに格納させるタイミング発生手段と、を備
   えて成るものであることを特徴とするトレース回路。