JP2001092661A

JP2001092661A - データ処理装置

Info

Publication number: JP2001092661A
Application number: JP26795099A
Authority: JP
Inventors: Naomiki Mitsuishi; 直幹三ッ石
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1999-09-22
Filing date: 1999-09-22
Publication date: 2001-04-06

Abstract

(57)【要約】【課題】並列処理の並列度が制御可能であってその並
列度に応じた消費電力制御を、論理的規模を増大させ
ず、容易に行なえるデータ処理装置を提供する。【解決手段】読み込んだ命令を解読し複数の実行部
（ＥＸ０〜ＥＸ３）を用いて並列演算処理可能なＣＰＵ
（１）は、並列演算処理を行なう場合に、実行部の数よ
り、並列実行すべき演算処理が少ないとき、動作しない
実行部の動作クロック信号を停止すると共にデータ入出
力などを禁止する。実行部での演算処理内容を指定する
命令コードそれ自体に、並列実行すべき処理であるか否
かを示す情報を持たせる。これにより、不所望な電力消
費を、随時、抑制することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マイクロコンピュ
ータ、マイクロコントローラ、データプロセッサ等のデ
ータ処理装置に関し、例えば、単一の半導体チップに形
成された、機器制御用（機器組込み用途）のデータ処理
装置に利用して有効な技術に関するものである。

【０００２】

【従来の技術】機器制御用のマイクロコンピュータに
は、所謂リアルタイム性が要求される。即ち、制御対象
機器の制約から、所定のイベントに呼応した処理を、所
定の時間内に完了し、制御を行なう必要がある。また、
システム全体の時間的な制約の中で、所要の処理を完了
させる必要がある。更に、イベントは同時に発生する場
合もあるから、このような場合、各イベントに呼応した
処理に対して、夫々の制約を満足しなければならない。
データ処理全体の処理時間ではなく、イベント毎に、個
別の処理の時間を短縮する必要があるから、例えば、１
個のＣＰＵによるような、単一の命令ストリームに対応
する処理性能を向上させる必要がある。

【０００３】例えば、ＯＳ（オペレーティングシステ
ム）を使用する場合には、ＯＳの処理プログラム実行中
には、割込みが禁止されることが一般的であるが、これ
は、イベントに対する処理開始を遅らせることになるか
ら、機器制御やリアルタイム処理においては好ましくな
い。このため、機器制御用のＯＳにはリアルタイムＯＳ
などと呼ばれる、割込み禁止時間を短縮したり、所要の
優先順位の割込みは常に受け付けられるようにしたもの
が用いられる。

【０００４】データ処理装置において、単一の命令スト
リームに対応するように、１個のＣＰＵで、いわゆる並
列処理を行ない、実行時間を短縮可能にするものとし
て、平成７年１月（株）日経ＢＰ社発行『日経エレクト
ロニクス』ｐｐ６８〜８０「１９９８年に転機、ハード
ウェアを単純化してＶＬＩＷへ」などに記載されている
ように、スーパスカラやＶＬＩＷ（Very Long Instruct
ion Word）などがある。いずれも演算処理ブロックを複
数持ち（例えば４個）、同時に実行できる処理の数を増
やして（例えば４並列）、全体的な処理性能を向上して
いる。

【０００５】前記ＶＬＩＷは、１２８ビットなどの長い
固定長の命令コードを持ち、演算処理ブロックに夫々対
応する各フィールドに、処理内容を指定するようになっ
ている。コンパイル時に、ソースプログラムを解析し
て、予め並列実行できる処理を、１つのＶＬＩＷの命令
に構成する。

【０００６】一方、スーパスカラは、実行時に、リード
した個々の命令を解析して、並列実行可能な命令を選択
して、並列処理を行なう。この場合、コンパイル時に、
ソースプログラムを解析して、並列処理を制御する命令
を挿入し、この制御命令に基づいて、続く複数命令を並
列処理する例もある。

【０００７】

【発明が解決しようとする課題】しかしながら、上記の
並列処理では、複数の処理を、常に実行可能であるとは
限らない。例えば、データの依存関係によるものがあ
り、所定のライトの後にリードを行なうべき場合に、並
列処理を行なうと、この順序を保てなくなることなどが
あるからである。並列処理を行なえない場合には、一部
の演算処理ブロックは使用されない。

【０００８】また、データ処理装置の応用分野は広がっ
ているから、携帯型などバッテリで動作するようなもの
など、処理速度とともに、低消費電力が必要になるもの
もあり、実使用上、常に最大の処理速度が必要であると
は限らない。

【０００９】消費電力を低減する為に、ＣＰＵ内部の機
能ブロックのうち、当該命令で使用する或いは使用しな
い機能ブロックへのクロック信号供給を許可／禁止する
例が、特開平１０−３４０１２７号公報に記載されてい
る。この例では、使用状態に応じて、処理速度を優先し
たり、消費電力を優先したりすることには対応できな
い。また、命令や処理速度などについては言及されてい
ない。

【００１０】一方、特開平９−１８５５８９号公報に
は、複数のタスクを並列に処理可能な複数のプロセッサ
を有し、タスクを構成する処理単位毎のプロセッサ資源
の要求に応答してタスク管理手段が、休止状態のプロセ
ッサを発生させるように、複数のプロセッサの内の特定
のプロセッサにプロセッサ資源の不足が生じない範囲で
タスクを割り付け、電源供給制御手段により、休止状態
のプロセッサに対する電源供給を停止し、システム全体
の消費電力を節減可能にしたデータ処理システムが例示
されている。

【００１１】この例では、各タスクが個別のプロセッサ
に割当てられるから、各タスクの処理時間は、プロセッ
サ全体の休止状態には依存せず、一定である。複数のプ
ロセッサは、所要の処理を高速化する為に用いられては
いない。

【００１２】また、回路の一部に電源の供給を停止する
ような場合は、電源が供給されている部分と、供給され
ていない部分のインタフェース信号に、電気的に不都合
が生じないように、例えば、貫通電流が生じたり、トラ
ンジスタに不所望な電圧印加状態が生じたりしないよう
にする必要があり、そのために必要な回路構成によって
論理的規模の増加を招く。特に、リアルタイム性が必要
とされる場合には、必要に応じて、即座に動作可能でな
ければならない。

【００１３】本発明の目的は、並列処理の並列度が制御
可能であって、その並列度に応じた消費電力制御を、論
理的規模を増大させず、容易に行なえるデータ処理装置
を提供することにある。

【００１４】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【００１５】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１６】〔１〕読み込んだ命令を解読して複数の実
行部を用いて並列演算処理可能なＣＰＵ等のデータ処理
装置において、並列演算処理を行なう場合に、複数個の
実行部は命令を解読して制御信号を生成する制御部の指
示に応答して動作し、制御部の指示によって個別的に演
算動作の停止が指示されるようになっている。動作停止
が指示された実行部は、例えば、同期動作用のクロック
信号の変化が抑止されて、その演算動作が停止され、且
つデータ入出力が禁止される。

【００１７】上記の如く、並列処理を行なう場合に、動
作しない実行部のクロック信号を停止すると共に、デー
タ入出力などを禁止することにより、不所望な電力消費
を抑制することができる。

【００１８】その場合、実行部での演算処理内容を指定
する命令コードそれ自体に、並列実行すべき処理である
か否かを示す情報を持たせる。また、ハードウェアで、
並列処理可能な命令を検出している場合には、この検出
結果を利用して、並列実行すべき処理であるか否かを検
出する。

【００１９】このように、並列実行すべき処理を検出す
るために、命令コード自体に、その情報を持たせ、ま
た、ハードウェアで、並列処理可能な命令を検出してい
る場合には、この検出結果を利用することにより、随
時、消費電力を抑制できる。

【００２０】〔２〕更に、消費電力を制御するために、
動作許可する並列処理の数を指定可能にする。これによ
り、一部の実行部の動作を停止させて、消費電力を低減
することができる。

【００２１】具体的には、コンパイラで、使用する並列
処理の数を指定可能にし、これに従って、コンパイラは
命令コードを生成するようにするとよい。即ち、指定さ
れた数より大きい並列処理を実行する命令コードを生成
しないようにする。これにより、容易に並列度を指定可
能にし、使い勝手を向上することができる。

【００２２】また、ハードウェアで、並列処理可能な命
令を検出している場合には、制御レジスタによって使用
可能な並列処理の数を指定して、前記ハードウェアはこ
れを参照して、並列処理の制御を行なうとよい。これに
より、プログラムを変更することなく、随時、消費電力
の制御を可能にして、使い勝手を向上することができ
る。プログラムを不所望に変更しないことによって、プ
ログラムの開発効率を向上することができる。

【００２３】〔３〕更には、動作クロック信号を可変に
し、少なくとも、並列処理を行なわない程度まで、動作
クロック信号を低下させるようにするとよい。

【００２４】動作クロック信号を可変にする場合には、
周辺機能のクロック信号を固定にしつつ、データ処理装
置などのバスマスタのクロック信号を変更するようにす
る。これにより、クロック信号切替え時の処理を最小限
にすることができる。

【００２５】

【発明の実施の形態】図１にはデータ処理装置の第１の
構成例が示される。同図に示されるデータ処理装置はた
とえばＣＰＵ（中央処理装置）１であり、命令リードブ
ロックＦＵ、命令デコードブロックＤＢ、４個の演算処
理ブロックＥＸ０〜ＥＸ３、汎用レジスタなどのレジス
タブロックＲＢ、バッファブロックＢＢから構成され
る。

【００２６】命令コードＩＳＲは、例えば１２８ビット
などとされ、特に制限されないが、最大４つの処理フィ
ールドｆ０、ｆ１、ｆ２、ｆ３に分割されている。図１
の例では、簡単のため、３２ビットづつの均等の処理フ
ィールドｆ０、ｆ１、ｆ２、ｆ３を持つものとする。

【００２７】命令リードブロックＦＵは、前記１２８ビ
ットの命令を、図示されないＲＯＭやキャッシュメモリ
から、内部データバスＩＤＢを介してリードして、格納
し、更に、所定のタイミングで、命令デコードブロック
ＤＵに転送する。命令のリードアドレスは、プログラム
カウンタに基づき、内部アドレスバスＩＡＢに出力され
る。命令のリード後、プログラムカウンタは更新され
る。命令リードブロックＦＵは、命令をリードする命令
フェッチ部の一例である。

【００２８】命令デコードブロックＤＵは、前記４つの
処理フィールドｆ０、ｆ１、ｆ２、ｆ３に対応した部分
ｆ０ｄｅｃ〜ｆ３ｄｅｃを含んて構成され、前記命令コ
ードをデコードし、対応する演算処理ブロックＥＸ０〜
ＥＸ３などに対応する制御信号ＣＮＴ０〜ＣＮＴ３等を
出力する。前記４つの処理フィールドｆ０、ｆ１、ｆ
２、ｆ３に対応した部分ｆ０ｄｅｃ〜ｆ３ｄｅｃは、無
操作を検出する部分ｆ０ｎｏｐ〜ｆ３ｎｏｐを含み、こ
の検出結果によって、制御信号としてストップ信号ＳＴ
Ｐ０〜ＳＴＰ３を出力する。また、レジスタブロックＲ
Ｂ、バッファブロックＢＢへも図示を省略する制御信号
を出力する。対応する処理フィールドｆ０〜ｆ３に、有
効な処理の記述が含まれていない場合、或いは無操作を
指示する記述が含まれている場合には、命令デコードブ
ロックＤＵはストップ信号ＳＴＰ０〜ＳＴＰ３により、
対応する演算処理ブロックに動作停止の指示を与える。
前記制御信号ＣＮＴ０〜ＣＮＴ３は、ストップ信号ＳＴ
Ｐ０〜ＳＴＰ３以外に、各演算処理ブロックＥＸ０〜Ｅ
Ｘ３に個別に与えられる制御信号を総称している。前記
命令デコードブロックＤＵは、前記命令フェッチ部がリ
ードした命令に基づいて前記複数個の実行部の動作を制
御する制御部の一例である。

【００２９】演算処理ブロックＥＸ０〜ＥＸ３は、算術
論理演算器（ＡＬＵ）などを備え、命令デコードブロッ
クＤＵの制御信号に基づいて、動作し、レジスタブロッ
クＲＢ、バッファブロックＢＢと内部バスＤＢ０〜ＤＢ
３、ＷＢ０〜ＷＢ３を介して、データの入出力を行い、
所要のデータの演算処理を行なう。それぞれの演算処理
ブロックＥＸｉ（ｉ＝０〜３）は、命令デコードブロッ
クＤＵの個別の制御信号に基づいて、独立した演算処理
を行なう。前記演算処理ブロックＥＸｉは、並列動作可
能であって夫々演算器を内蔵した複数の実行部の一例で
ある。

【００３０】対応するストップ信号ＳＴＰｉがイネーブ
ルにされた演算処理ブロックＥＸｉは、クロック信号が
停止され、データの入出力が禁止され、内部状態が保持
される。演算処理ブロックＥＸｉがパイプライン動作を
行なう場合には、ストップ信号ＳＴＰｉは、パイプライ
ンの動作に合わせて、伝播されるように構成する。この
詳細な一例は図２に基いて詳述する。

【００３１】レジスタブロックＲＢは、汎用レジスタ、
コンディションコードレジスタなどを有し、所用のデー
タを、内部バスＤＢ０〜ＤＢ３、ＷＢ０〜ＷＢ３を介し
て、各演算処理ブロックＥＸｉに出力したり、演算結果
を入力したりする。

【００３２】バッファブロックＢＢは、アドレスバッフ
ァ、データバッファを備え、内部アドレスバスＩＡＢ、
内部データバスＩＤＢを介して、図示はされないＲＡＭ
やキャッシュメモリとデータの入出力を行い、各演算処
理ブロックＥＸ０〜ＥＸ３とのインタフェースを採る。

【００３３】なお、命令コードのビット数、演算処理ブ
ロックの数は、データ処理装置の応用範囲、回路規模、
処理性能を勘案して最適な数値を選定すればよく、ここ
で示した数値は一例に過ぎない。例えば、内部バスは複
数にしてもよい。内部アドレスバス／内部データバス
は、命令コード用とデータ用を分離してもよい。

【００３４】図１のＣＰＵ１によれば、命令コードに含
まれる並列演算処理の情報を元にして、命令デコードブ
ロックＤＵがストップ信号ＳＴＰｉによって、必要とさ
れる演算処理ブロックＥＸｉのみを動作させ、必要とさ
れない演算処理ブロックＥＸｉをストップ信号ＳＴＰｉ
により自動的に停止することによって、不所望な電力消
費を抑止することができる。

【００３５】図２には演算処理ブロックＥＸ０〜ＥＸ３
に含まれる演算器１０のブロック図の一例が示される。
同図に例示される演算器１０は、セレクタ１１、算術論
理演算器１２、シフタ・結果バッファ１３、ラッチ回路
ＬＴ１〜ＬＴ５、及びアンドゲートＡＮＤ１〜ＡＮＤ５
から構成される。セレクタ１１は、内部バスＤＢ０〜Ｄ
Ｂ３から入力が可能とされ、結果バッファ１３は内部バ
スＷＢ０〜ＷＢ３に出力可能である。

【００３６】演算器１０は、後述の基準クロック信号φ
Ｂから生成されるノンオーバラップの２相クロック信号
φ１、φ２で動作する。

【００３７】セレクタ１１は、クロック信号φ１の立ち
上がりエッジに同期して、アンドゲートＡＮＤ１を介し
て制御信号ＣＮＴｉで指示されるデータを入力する。算
術論理演算器１２は、クロック信号φ１の立ち上がりエ
ッジに同期して制御信号ＣＮＴｉをラッチ回路ＬＴ１で
ラッチし、クロック信号φ１の１ステート（１サイク
ル）で演算を行なう。シフタ・結果バッファ１３は、ク
ロック信号φ１の立ち上がりエッジに同期して制御信号
ＣＮＴｉをラッチ回路ＬＴ２でラッチし、その出力をク
ロック信号φ２の立ち上がりエッジに同期してラッチ回
路ＬＴ３でラッチし、ラッチされた制御信号をアンドゲ
ートＡＮＤ５を介して受けることにより、出力動作を行
なう。

【００３８】演算器１０に供給されるストップ信号ＳＴ
Ｐｉ（ｉ＝０〜３）は、クロック信号φ１、φ２の立ち
上がりエッジに同期して順次ラッチ回路ＬＴ４，ＬＴ５
にラッチされ、その伝播がクロック信号φ１、φ２に同
期して順次遅延される。したがって、ストップ信号ＳＴ
Ｐｉがイネーブルレベル（この例ではハイレベル）にさ
れると、先ず、クロック信号φ１の立ち上がりエッジに
同期したセレクタ１１の入力動作が抑止され、次いで、
クロック信号φ１の１ステートに同期される算術論理演
算回路１２の演算動作が抑止され、最後に、クロック信
号φ２の１ステートに同期される結果バッファ１３の出
力動作が抑止される。

【００３９】このように、制御信号ＣＮＴｉの変化を抑
止し、データの変化を抑止することによって、消費電力
を抑止できる。ＣＭＯＳ半導体集積回路においては、実
質的に、当該部分の消費電力を０にできる。演算器は高
速で動作するように、消費電力が大きく、データの幅も
３２ビットなどと大きくなっており、更に、複雑な演算
を行なうために、制御信号の本数も多くなっているか
ら、かかる演算器のデータ及び制御信号の変化を抑止す
ることによって、消費電力を低減することができる。

【００４０】図２の構成より明らかなように、命令、即
ち処理プログラムに対応して、１ステート単位、即ち基
準クロック信号φＢの単位で、低消費電力制御を行なう
ことができる。したがって、演算処理ブロックＥＸｉが
パイプライン動作を行なう場合に、換言すれば、１命令
の演算実行ステージを１クロックサイクルで行なうと
き、ストップ信号ＳＴＰｉは、パイプラインの動作に合
わせて、伝播されるから、パイプラインを乱すこと無
く、若しくはパイプライン上の演算データを不所望に破
壊することなく、命令コード単位で演算処理ブロックの
並列度を制御して、低消費電力を図ることができる。

【００４１】図３にはデータ処理装置の第２の構成例が
示される。同図に示されるデータ処理装置もＣＰＵとさ
れる。図３に示されるＣＰＵ１Ａは、命令リードブロッ
クＦＵ、命令デコードブロックＤＵ、４個の演算処理ブ
ロックＥＸ０〜ＥＸ３、リオーダバッファＲＯＲ、リオ
ーダバッファＲＯＭ、汎用レジスタなどのレジスタブロ
ックＲＢ、及びバッファブロックＢＢから構成される。
各演算処理ブロックＥＸ０〜ＥＸ３は、リザベーション
ステーションＲＳＶ０〜ＲＳＶ３を含む。

【００４２】図３のＣＰＵ１Ａでは、ハードウェアによ
って並列処理の実行が制御される。即ち、命令デコード
ブロックＤＵは命令リードブロックＦＵの命令を解析し
て、並列処理可能な命令を抽出するデコーダアライメン
トユニットＤＡを持つ。命令デコードブロックＤＵは、
デコーダアライメントユニットＤＡで抽出した命令を、
並列にデコードして、制御信号ＣＮＴ０〜ＣＮＴ３、ス
トップ信号ＳＴＰ０〜ＳＴＰ３を各演算処理ブロックＥ
Ｘ０〜ＥＸ３に与える。

【００４３】各演算処理ブロックＥＸ０〜ＥＸ３のリザ
ベーションステーションＲＳＶ０〜ＲＳＶ３は、命令デ
コードブロックＤＵから出力された制御信号ＣＮＴｉ、
ＳＴＰｉを一旦保持し、演算処理ブロックＥＸ０〜ＥＸ
３の実行状態を監視して、指示された処理の実行が可能
になった時点で、演算処理を開始させる。

【００４４】リオーダバッファＲＯＲ，ＲＯＭは、プロ
グラム上の命令の順序と整合性を保つように、並列実行
している各演算処理ブロックＥＸｉの演算結果のレジス
タブロックＲＢ、バッファブロックＢＢへの書込みタイ
ミングを調整している。

【００４５】図３の例では、並列実行可能な命令が少な
い場合には、命令デコードブロックＤＵはストップ信号
ＳＴＰｉを、使用しない演算処理ブロックＥＸｉに与え
る。このストップ信号ＳＴＰｉは、各演算処理ブロック
ＥＸｉのリザベーションステーションＲＳＶｉで一旦保
持され、実行中の処理が終了した時点で有効化される。
ストップ信号ＳＴＰｉが有効化されると、演算処理ブロ
ックＥＸｉのクロック信号が停止され、データの入出力
が禁止され、内部状態が保持される。演算処理ブロック
ＥＸｉがパイプライン動作を行なう場合には、ストップ
信号ＳＴＰｉが、パイプラインの動作に合わせて、伝播
されるように構成されている点は、図１及び図２の場合
と同様である。

【００４６】このように、命令の実行状態に基づいて、
ハードウェアで解析した並列処理情報を元にして、並列
処理可能な数の演算処理ブロックＥＸｉのみを動作さ
せ、その他の演算処理ブロックＥＸｉをストップ信号Ｓ
ＴＰｉによって、自動的に停止することによって、不所
望な電力消費を抑止することができる。

【００４７】更に、図３の例においては、並列度指定制
御信号ＰＡＬＣが、命令デコードブロックＤＵに入力さ
れている。かかる制御信号ＰＡＬＣに基づいて、命令デ
コードブロックＤＵは並列処理の制御時に、並列動作す
る演算処理ブロックＥＸｉの数が前記制御信号ＰＡＬＣ
によって指定される数を超えないようにする。前記制御
信号ＰＡＬＣは、ＣＰＵ１Ａを採用するマイクロコンピ
ュータ、マイクロプロセッサ、若しくはデータプロセッ
サ内の適宜のコントロールレジスタの設定値に従って生
成される。そのようなコントロールレジスタへのデータ
設定は例えばＣＰＵ１Ａ自身がプログラムに従って行な
えばよい。

【００４８】図４には図３のＣＰＵ１Ａによる命令実行
手順を例示する。図３のＣＰＵ１Ａは有意味の処理を行
なう実行命令と、並列処理の制御を行なう制御命令を持
つ。制御命令によって、続く命令列の並列実行の制御情
報を生成し、命令デコードブロックＤＵはこれを参照し
て、前記実行命令の並列実行を行なう。制御命令に従っ
て、並列処理する数が少ない場合には、命令デコードブ
ロックＤＵは、前記の通り、所要のストップ信号ＳＴＰ
ｉをイネーブルにする。

【００４９】前記制御命令は、有意味の処理ではないの
で、ソースプログラム上には記述を必要とせず、コンパ
イラで自動的に生成すれば都合がよい。

【００５０】図５には本発明に係るデータ処理装置の第
３の例であるシングルチップマイクロコンピュータが示
される。

【００５１】シングルチップマイクロコンピュータＭＰ
Ｕは、全体の制御を司るＣＰＵ２０、データトランスフ
ァコントローラ（ＤＴＣ）２１、割込コントローラ（Ｉ
ＮＴ）２２、バスコントローラ２３、ＣＰＵ２０の処理
プログラムなどを格納するメモリであるＲＯＭ２４、Ｃ
ＰＵ２０の作業領域並びにデータの一時記憶用のメモリ
であるＲＡＭ２５、タイマ２６、ウオッチドックタイマ
２７、シリアルコミュニケーションインタフェース（Ｓ
ＣＩ）２８、Ａ／Ｄ変換器２９、入出力ポートＩＯＰ１
〜ＩＯＰ５、入出力ポートＩＯＰＡ〜ＩＯＰＦ、クロッ
ク発振器（ＣＰＧ）３０、クロック制御回路３１、及び
プリスケーラ３２から構成され、公知の半導体製造技術
により１つの半導体基板（半導体チップ）上に形成され
る。ＣＰＵ２０には、特に制限されないが、前述のＣＰ
Ｕ１又はＣＰＵ１Ａが採用されている。

【００５２】前記シングルチップマイクロコンピュータ
ＭＰＵは、電源端子として、グランドレベルＶｓｓ、電
源電圧レベルＶｃｃ、アナロググランドレベルＡＶｓ
ｓ、アナログ電源電圧レベルＡＶｃｃ、アナログ基準電
圧Ｖｒｅｆの入力端子を有し、専用制御端子として、リ
セットＲＥＳ、スタンバイＳＴＢＹ、モード制御ＭＤ
０、ＭＤ１、クロック入力ＥＸＴＡＬ、ＸＴＡＬの各端
子を有する。

【００５３】ＣＰＧ３０の端子ＥＸＴＡＬ、ＸＴＡＬに
接続される水晶発振子またはＥＸＴＡＬ端子に入力れる
外部クロック信号に基づいて、ＣＰＧ３０は基準クロッ
ク信号（システムクロック信号）を生成する。基準クロ
ック信号は、バスマスタの基準クロック信号φＢ、周辺
回路の基準クロック信号φＳがある。シングルチップマ
イクロコンピュータＭＰＵの各機能ブロックは基準クロ
ック信号φＳ、φＢに同期して、動作を行う。

【００５４】基準クロック信号φＢは、バスマスタのク
ロック信号として、ＣＰＵ２０、ＤＴＣ２１、バスコン
トローラ２３に、更に、外部バスのインタフェース用と
して入出力ポートＩＯＰＡ〜ＩＯＰＦに供給される。ク
ロック信号φＢはクロック制御回路３１によって分周比
が選択される。クロック信号φＢの分周比が大きくなれ
ば、これに反比例して、それに同期動作する部分の動作
周波数は小さくなり、消費電力も低減される。

【００５５】クロック信号φＳは周辺クロック信号とし
て、タイマ２６、ＳＣＩ２８、Ａ／Ｄ変換器２９、ＩＯ
ＰＡ〜ＩＯＰＦ、ＩＯＰ１〜ＩＯＰ５に供給される。ク
ロック信号φＳは周波数が固定とされているから、バス
マスタの基準クロック信号φＢが変更された場合も、不
所望なクロック信号切替え処理などを必要としない。

【００５６】クロック制御回路３１から、ＤＴＣ２１、
タイマ２６、ウオッチドックタイマ２７、ＳＣＩ２８、
Ａ／Ｄ変換器２９に対して、クロック停止信号すなわち
モジュールストップ信号ＭＳＴＰが与えられる。かかる
モジュールストップ信号ＭＳＴＰは、クロック制御回路
３１から、各機能ブロックに独立した信号が与えられ
る。クロック停止時には、機能ブロックが内部状態を保
持するようにされる。

【００５７】プリスケーラ３２はクロック発振器３０で
発生されたクロック信号を分周して所要の回路に供給す
る。

【００５８】シングルチップマイクロコンピュータＭＰ
Ｕの前記機能ブロックは、内部バスによって相互に接続
さる。内部バスは、アドレスバス、データバスの他に、
リード信号、ライト信号、バスサイズ信号或いはシステ
ムクロック信号などを伝達するコントロールバスを含
む。内部データバスは、特に制限されないが、１２８ビ
ット構成とされ、少なくともＲＯＭ２４とＣＰＵ２０と
の間は、１２８ビットバスでインタフェースされる。特
に制限はされないものの、ＲＡＭ２５も同様に１２８ビ
ットバスでインタフェースされる。内部アドレスバスは
その位相によって、ＩＡＢ、ＰＡＢの２種類があり、内
部データバスもその位相によって、ＩＤＢ、ＰＤＢが存
在する。例えば、リードの場合、ＩＡＢの後、ＰＡＢは
０．５ステート遅延する。ＰＡＢとＰＤＢは同期してい
る。ＰＤＢの後、ＩＤＢは０．５ステート遅延する。Ｉ
ＡＢとＰＡＢ、ＩＤＢとＰＤＢは、バスコントローラ２
３によってバッファリングされている。

【００５９】前記機能ブロックやモジュールは内部バス
を介して、ＣＰＵ２０によってリード／ライトさる。内
蔵ＲＯＭ２４、ＲＯＭ２５は、ＩＡＢ及びＩＤＢでイン
タフェースされ、１ステートでリード／ライト可能とさ
れる。

【００６０】前記シングルチップマイクロコンピュータ
ＭＰＵにリセット信号ＲＥＳが与えられると、ＣＰＵ２
０を始めとし、シングルチップマイクロコンピュータＭ
ＰＵはリセット状態になる。このリセットが解除される
と、ＣＰＵ２０は所定のアドレスからスタートアドレス
をリードして、このスタートアドレスから命令のリード
を開始するリセット例外処理を行う。この後、ＣＰＵ２
０は逐次、ＲＯＭ２４などから命令をリードし、解読し
て、その解読内容に基づいて演算処理を行う。

【００６１】割込信号３５は、Ａ／Ｄ変換器２９、タイ
マ２６、ウオッチドックタイマ２７、ＳＣＩ２８、入出
力ポートＩＯＰ５が出力し、割込コントローラ２２はこ
れを入力して、所定のレジスタなどの指定に基づて、Ｃ
ＰＵ２０に割込要求信号３６を与える。これにより、Ｃ
ＰＵ２０は実行中の処理を中断して、例外処理状態を経
て、割込み要因に応答する所定の処理ルーチンに分岐
し、所望の処理を行い、割込要因をクリアしたりする。
機器制御においては、かかる割込み（イベント）の発生
から、例外処理、所望の処理、割込み要因クリア等の処
理を、所定時間内に処理するようにする必要がある。更
に、考えられる複数のイベントの競合が発生した場合に
おいても、かかる処理を、所定の時間内に処理する。し
たがって、通常、割り込み処理ルーチンでは、並列処理
を最大にするような命令を配置するようにされる。所定
の処理ルーチンの最後には、通常復帰命令が置かれ、こ
の命令を実行することによって前記中断した処理を再開
する。

【００６２】図６には前記クロック制御回路３１の一例
が示される。クロック制御回路３１は、分周器４０、セ
レクタ４１、クロック制御レジスタ４２、モジュールス
トップ制御レジスタ４３、並列度指定制御レジスタ４
４、スタイバイ制御回路４５によって構成される。並列
度指定制御レジスタ４４はＣＰＵ２０に前記ＣＰＵ１Ａ
を採用する場合に必要になる。ＣＰＵ２０の前記ＣＰＵ
１を採用する場合は不要である。

【００６３】モジュールストップ制御レジスタ４３はモ
ジュールストップを選択可能な機能ブロックに対応し
て、所定のビット数分だけ設けられている。並列度指定
制御レジスタ４４は、少なくとも信号ＰＡＬＣによって
通知可能な並列度数分のビット数を有する。

【００６４】クロック制御レジスタは、ＳＳＢＹ、ＭＳ
ＭＥ、ＣＫＳ１、ＣＫＳ０の４ビットを有する。ＳＳＢ
Ｙビットはスタンバイ状態への遷移を制御する。ＳＳＢ
Ｙビットが１にセットされた状態で、ＣＰＵ２０がＳＬ
ＥＥＰ命令を実行すると、スタンバイ状態に遷移し、Ｓ
ＳＢＹビットが０にクリアされた状態で、ＣＰＵ２０が
ＳＬＥＥＰ命令を実行すると、スリープ状態に遷移す
る。スタンバイ状態では、シングルチップマイクロコン
ピュータＭＰＵ全体が停止するが、スリープ状態では、
ＣＰＵ２０のみが停止する。

【００６５】ＭＳＭＥビットは中速モードの許可ビット
であり、このビットが１にセットされている時にのみ、
ＣＫＳ１、ＣＫＳ０ビットが有効になる。

【００６６】かかるＭＳＭＥ、ＣＫＳ１、ＣＫＳ０ビッ
トの出力がセレクタ４１を制御し、φＯＳＣ、φＯＳＣ
／２、φＯＳＣ／４、φＯＳＣ／８から、バスマスタの
システムクロック信号φＢを選択する。図７にはＭＳＭ
Ｅ、ＣＫＳ１、ＣＫＳ０によってシステムクロック信号
φＢの選択態様が例示されている。なお、φＯＳＣ以外
のクロック信号が選択された状態を中速モードと呼ぶ。

【００６７】クロック発振器３０には、ＥＸＴＡＬ、Ｘ
ＴＡＬ端子が入力され、水晶振動子を接続するか、また
はＥＸＴＡＬに外部クロック信号を入力する。これらと
同一の周波数のクロック信号φＯＳＣを生成する。スタ
ンバイ制御回路４５から、発振器停止信号４６が与えら
れ、スタンバイ状態ではクロック発振器３０が停止し、
クロック信号φＯＳＣはハイレベルで停止するようにさ
れる。

【００６８】分周器４０は、クロック信号φＯＳＣを入
力して、順次２分周を行って、クロック信号φＯＳＣ／
２、φＯＳＣ／４、φＯＳＣ／８を生成する。

【００６９】セレクタ４１は、クロック信号φＯＳＣ、
φＯＳＣ／２、φＯＳＣ／４、φＯＳＣ／８を入力し
て、クロック制御レジスタ４２のＭＳＭＥビット、ＣＫ
Ｓ１、ＣＫＳ０ビットで選択されたクロック信号を、シ
ステムクロック信号φＢとして出力し、シングルチップ
マイクロコンピュータＭＰＵのＣＰＵ２０等のバスマス
タに供給する。

【００７０】クロック制御レジスタ４２、モジュールス
トップ制御レジスタ４３及び並列度指定制御レジスタ４
４は、内部データバスＰＤＢに接続され、ＣＰＵ２０か
らリード／ライト可能にされている。

【００７１】クロック制御レジスタ４２は、ＭＳＭＥビ
ット、ＣＫＳ１、ＣＫＳ０ビットを、セレクタ４１に出
力するとともに、ＳＳＢＹビットをスタンバイ制御回路
４５に出力する。モジュールストップ制御レジスタ４３
は、モジュールストップ信号ＭＳＴＰを、各機能ブロッ
クに供給する。

【００７２】スタンバイ制御回路４５は、例えば、フリ
ップフロップで構成され、ＳＳＢＹビットが１の状態
で、ＣＰＵ２０がＳＬＥＥＰ命令を実行すると、かかる
フリップフロップがセット状態にされ、発振器停止信号
４６を活性状態とし、これによってマイクロコンピュー
タＭＰＵをスタンバイ状態とする。スタンバイ状態で外
部割り込み要求が発生すると、例えば、割り込みコント
ローラ２２の制御によって、スタンバイ解除信号Ｓ１が
活性状態になり、前記フリップフロップはリセット状態
になり、発振器停止信号４６が非活性状態になり、スタ
ンバイ状態が解除される。

【００７３】図８には前記シングルチップマイクロコン
ピュータＭＰＵ若しくはＣＰＵ１，ＣＰＵ１Ａの開発環
境の概略が示される。シングルチップマイクロコンピュ
ータＭＰＵの使用者は、各種エディタなどを用いて、Ｃ
言語乃至アセンブリ言語でプログラムを作成する。これ
は通常、複数のモジュールに分割して作成される。

【００７４】Ｃコンパイラ５０は、使用者の作成したそ
れぞれのＣ言語ソースプログラムを入力し、アセンブリ
言語ソースプログラム乃至オブジェクトモジュールを出
力する。Ｃコンパイラ５０の処理においては、図示はさ
れないプリプロセッサの処理が行われる。

【００７５】アセンブラ５１は、アセンブリ言語ソース
プログラムを入力し、オブジェクトモジュールを出力す
る。

【００７６】リンケージエディタ５２は、上記Ｃコンパ
イラ５０やアセンブラ５１の生成した、複数のオブジェ
クトモジュールを入力して、各モジュールの外部参照や
相対アドレスなどの解決を行い、１つのプログラムに結
合して、ロードモジュールを出力する。

【００７７】ロードモジュールは、シミュレータデバッ
ガ５３に入力され、図示を省略するパーソナルコンピュ
ータなどのシステム開発装置上で、シングルチップマイ
クロコンピュータＭＰＵの動作をシミュレーションし、
実行結果を表示し、プログラムの解析や評価を行なうこ
とができる。また、エミュレータ５４に入力して、実際
の応用システム上などで動作する、所謂インサーキット
エミュレーションを行ない、マイクロコンピュータ全体
としての、実動作の解析や評価を行なうことができる。

【００７８】このほかに、ライブラリアンとして、汎用
的なサブルーチンなどを提供することもできる。

【００７９】図９には前記シングルチップマイクロコン
ピュータＭＰＵのシステム開発装置におけるＣＰＵ１
（ＣＰＵ１Ａ）の並列処理選択方法を示す。例えば、図
９の（ａ）に示される通り、パーソナルコンピュータな
どのシステム開発装置上のディスプレイでプロンプトが
表示された状態で、例えば、ＳＥＴＰＡＲＡＬＬＥＬ
＝４と入力すればよいようにする。或いは、（ｂ）に示
されるように、プロンプトが表示された状態で、ＳＥＴ
ＰＡＲＡＬＬＥＬとコマンドを入力し、これに対し
て、ＣＰＵの種類及び動作モードのメニューを、例えば
ＰＡＲＡＬＬＥＬＮｏ．（１．ＰＡＲＡＬＬＥＬ：１、
２．ＰＡＲＡＬＬＥＬ：２、３．ＰＡＲＡＬＬＥＬ：
３、４．ＰＡＲＡＬＬＥＬ：４）と表示するとともに、
メニュー番号の入力を要求し、使用者がメニューの番号
１〜４のいずれかを入力すればよいようにする。この後
コンパイルされるファイルは上記で設定した並列数が使
用される。

【００８０】また、（ｃ）に例示されるように、Ｃコン
パイラを実行する場合のオプションとして、並列数を設
定してもよい。例えば、ｃｃｏｍｐ―ＰＡＲＡＬＬＥＬ
＝４ｓｏｕｒｃｅ．ｃと入力する。オプション「―ＰＡ
ＲＡＬＬＥＬ＝４」で４並列を指定し、Ｃ言語ソースプ
ログラムファイル「ｓｏｕｒｃｅ．ｃ」をコンパイルす
る。

【００８１】このほか、ウィンドウのドロップダウンメ
ニューで選択可能にしてもよいし、ワークステーション
などであれば、Ｃシェルコマンドとして入力することも
できる。

【００８２】更に、アセンブラやＣコンパイラなどの、
ソースプログラムの制御命令として、ＣＰＵ１の並列処
理の数及び動作モードを入力することができる。

【００８３】並列数を少なくした場合には、図１のＣＰ
Ｕ１に対応する開発環境では、命令コードの一部が常
に、演算処理を示さないようにされる。

【００８４】図３のＣＰＵ１Ａに対応する開発環境で
は、Ｃコンパイラなどで、並列処理しやすい命令の順序
を生成するが、並列数を少なくすれば、その分、Ｃコン
パイラの処理が少なくなるので、コンパイル時間の短縮
などに寄与できる。また、並列処理制御命令を生成する
場合にも同様である。

【００８５】また、並列処理数の異なるＣＰＵ（データ
処理装置）を展開した場合にも、Ｃコンパイラなどの開
発装置を共通に利用可能にでき、開発環境の開発効率を
向上することができる。

【００８６】図１０にはＣＰＵ１，ＣＰＵ１Ａのソース
プログラムにおける並列処理選択方法を示す。

【００８７】Ｃ言語のソースプログラムは、コンパイル
処理前に、プリプロセッサの処理を受ける。ソースプロ
グラムでは、「＃」で示されるプリプロセッサ文によっ
て、プリプロセッサは処理を行い、コンパイラに指示が
行われる。

【００８８】図１０では、Ｃ言語で記述されたソースプ
ログラムであり、プリプロセッサ文（＃ｐｒａｇｍａ）
で、コンパイラの処理を指示することができる。（ａ）
の場合、＃ｐｒａｇｍａｐａｒａｌｌｅｌ４（ｋａｎｓｕ１）＃ｐｒａｇｍａｐａｒａｌｌｅｌ２（ｋａｎｓｕ２）で、関数「ｋａｎｓｕ１」は４並列で、関数「ｋａｎｓ
ｕ２」は２並列でコンパイルすることが指示される。

【００８９】また、（ｂ）の場合、＃ｐｒａｇｍａｐａｒａｌｌｅｌ２ … ＃ｐｒａｇｍａｐａｒａｌｌｅｌ２ｅｎｄで、括られた記述（この場合は、ｗｈｉｌｅループ）
が、２並列でコンパイルされる。

【００９０】図１のＣＰＵ１のように、１２８ビットの
命令コードに、４つの処理内容が記述される場合、２並
列でコンパイルした場合には、所定の２つの演算処理ブ
ロックに対応するフィールドが無操作となる。無操作の
フィールドは、命令デコードブロックＤＵによって、対
応する演算処理ブロックにストップ信号ＳＴＰｉをアサ
ートさせ、その演算処理動作を停止状態にする。

【００９１】また、図３のＣＰＵ１Ａのように、並列処
理を制御する命令を生成する場合には、２並列でコンパ
イルすると、３以上の並列処理が指示されないようにさ
れる。

【００９２】図１１には前記シングルチップマイクロコ
ンピュータＭＰＵをプリンタ制御に用いたマイクロコン
ピュータシステムが例示される。

【００９３】プリンタ制御システムは、シングルチップ
マイクロコンピュータＭＰＵ、セントロニクスインタフ
ェース或いはユニバーサルシリアルバスなどの受信回路
６０、バッファＲＡＭ（ＤＲＡＭ）６１、キャラクタジ
ェネレートＲＯＭ（ＣＧＲＯＭ）６２、プログラムＲＯ
Ｍ６３を含み、これらがシングルチップマイクロコンピ
ュータＭＰＵの外部バス６４を介して接続される。

【００９４】また、図１１のプリンタシステムは、更
に、印字ヘッド６５、バッファ回路６６、ラインフィー
ドモータ６７、及びキャリッジリターンモータ６８を含
み、これらのモータ６７，６８は、それぞれタイマ２６
の出力等によって制御される。ラインフィードモータ６
７及びキャリッジリターンモータ６８は、特に制限はさ
れないものの、ステッピングモータである。

【００９５】受信回路６０から入力されたデータは、一
旦、バッファＲＡＭ６１に格納された後、ＣＰＵ２０に
よって展開され、バッファＲＡＭ６１から所定の順序で
印字ヘッド６５に送られる。この処理量は、印刷するデ
ータによって相違される。例えば、テキストデータはデ
ータ量が比較的少なく、ＣＰＵ２０の処理量も比較的少
ない。一方、画像データは、データ量が多く、ＣＰＵ２
０の処理量も多い。

【００９６】従って、図１１のシステムにおいて、テキ
ストデータを扱うＣＰＵ２０の処理プログラム（関数）
は並列度を低くし、消費電力を低減し、画像データを扱
う処理プログラム（関数）は並列度を高くするようにす
るとよい。並列度を変更することによって、所望の処理
能力を維持しつつ、不所望な電力消費を抑止できる。

【００９７】印字ヘッドデータを転送する場合、印字ヘ
ッド６５は印刷精度を向上するため、不規則な形状をし
ていたり、種々の工夫が試みられ、変更される場合も多
いから、ＤＴＣ２１などの固定的なデータ転送では対応
が困難で、印字ヘッド６５の仕様に合わせて、ＣＰＵ２
０がデータを転送することが必用な場合がある。

【００９８】この場合、ＣＰＵ２０の処理能力によっ
て、印字性能が決る可能性がある。換言すれば、所要の
印字性能を実現する為には、上記のデータ転送処理を、
所定時間内に終了する必要がある。本発明においては、
１つの処理プログラムを、並列の演算器を用いて、高速
化しているから、かかる制御に好適である。

【００９９】図５のシングルチップマイクロコンピュー
タＭＰＵを用いる場合には、ＣＰＵ２０の処理負荷を軽
減するために、受信回路６０からバッファＲＡＭ６１へ
のデータ転送を、ＣＰＵ２０の動作と並行して、ＤＴＣ
２１が行ったりすることができる。また、ＤＴＣ２１
は、ラインフィードモータ６７及びキャリッジリターン
モータ６８を駆動するパルス出力を行う。更に、ＳＣＩ
２８の送信データ、受信データの転送を行なう。

【０１００】図１１のプリンタシステムにおいて、図示
はされないものの、ＳＣＩ２８はホスト装置などとの通
信に使用され、Ａ／Ｄ変換器２９は紙枚数などのセンサ
情報を入力する。タイマ２６は、上記モータ駆動の基準
タイミングを発生する。これらの基準クロック信号φＳ
は固定であるから、これらの動作状況に拘らず、ＣＰＵ
２０などのバスマスタの基準クロック信号φＢを変更し
て、随時消費電力を低減することができる。モータの駆
動信号は、タイマ２６の基準タイミングに従うから、Ｄ
ＴＣ２１によるデータ転送に必要な時間が増えても、基
準タイミング周期内であれば問題ない。

【０１０１】周知のように、最近では、プリンタなどの
ＡＣ電源を使用するものにあっても、消費電力の低減が
望まれている。周辺機能の内、使用しないものは、モジ
ュールストップ信号ＭＳＴＰによって、動作を停止さ
せ、消費電力を低減することができる。

【０１０２】半導体集積回路の集積度の向上によって、
受信回路６０の一部をシングルチップマイクロコンピュ
ータＭＰＵに搭載して１個の半導体集積回路化すること
ができる。集積度の向上により、配線容量が低減できる
から、消費電力の低減にも寄与できる。更に、バッファ
ＲＡＭ６１などの汎用的なメモリも１個の半導体集積回
路ＭＰＵに集積することができる。プログラムＲＯＭ６
２やＣＧＲＯＭ６３などのように個別のプリンタの機種
に応じて変更になるものは、個別の半導体集積回路にす
る方が都合がよい。

【０１０３】図１２には前記マイクロコンピュータＭＰ
Ｕのためのエミュレータが例示される。図１２において
７０は図１１のプリンタシステムのような応用システム
（ターゲットシステム又はユーザシステムとも称す
る）、７１はエミュレータ、７２はシステム開発装置で
ある。

【０１０４】エミュレータ７１はエミュレーション用プ
ロセッサ７３を有する。エミュレーション用プロセッサ
７３は、応用システム７０に用いられるマイクロコンピ
ュータＭＰＵと同等のマイクロコンピュータ部分にエミ
ュレーション用インタフェースを加えて構成される。エ
ミュレーション用プロセッサ７３の前記マイクロコンピ
ュータ部分はインタフェースケーブル７４を介して、応
用システム７０のマイクロコンピュータＭＰＵの実装ソ
ケット７５に結合され、これによってエミュレーション
用プロセッサは応用システムを代行制御することができ
る。

【０１０５】一方、エミュレーション用プロセッサ７３
は前記エミュレーションインタフェースを用いてエミュ
レーションバス７６に接続される。エミュレーションバ
ス７６のデータバス幅は、ＩＤＢのバス幅に対して１２
８ビット等とされる。エミュレーションバス７６には図
示はされない状態信号・制御信号の信号線などを含む。
前記エミュレーションバス７６を用いて、エミュレーシ
ョン用プロセッサ７３から、応用システム７０とエミュ
レーション用プロセッサ７３の内部状態に応じた情報な
どが出力され、また、エミュレーション用プロセッサ７
３に対し、エミュレーションのための各種信号が入力さ
れる。

【０１０６】さらに、前記エミュレーションバス７６に
は、エミュレーションメモリ８１、ブレーク制御回路８
２、リアルタイムトレース回路８３などが接続される。
前記エミュレーションメモリ８１は、特に制限はされな
いものの、ＲＡＭなどによって構成され、前記のユーザ
プログラムを格納した領域と、エミュレーションのため
のプログラムを格納した領域とを持つ。前記ブレーク制
御回路８２は、エミュレーション用プロセッサ７３によ
る制御状態やエミュレーションバス７６の状態を監視し
て、その状態が予め設定された状態に達した時に、ブレ
ーク割込み信号ＢＲＫをアサートして、エミュレーショ
ン用プロセッサ７３のＣＰＵ２０によるユーザプログラ
ムの実行を停止させ、エミュレーション用プログラム実
行状態に遷移させる（ブレークする）。前記リアルタイ
ムトレース回路８３は、前記ＣＰＵ２０のリード動作ま
たはライト動作を示す信号、命令リード動作を示す信号
（ＣＰＵステータス信号）、エミュレーションバス７６
に与えられるアドレスやデータさらには制御信号を逐次
蓄える。

【０１０７】前記エミュレーションメモリ８１、ブレー
ク制御回路８２、リアルタイムトレース回路８３はコン
トロールバス８４にも接続され、コントロールバス８４
を介してコントロールプロセッサ８５の制御を受けるよ
うになっている。前記コントロールバス８４は、前記コ
ントロールプロセッサ８５に接続されるとともに、ホス
トインタフェース回路８６を介して、特に制限はされな
いものの、前記パーソナルコンピュータなどのシステム
開発装置７２に接続される。

【０１０８】例えば、システム開発装置７２から入力さ
れたプログラム（ロードモジュール）をエミュレーショ
ンメモリ８１のユーザプログラム格納領域に転送し、内
蔵ＲＯＭ上に配置されるべきかかるプログラムをＣＰＵ
２０がリードすると、エミュレーションメモリ８１上の
プログラムがリードされ、実行される。また、ブレーク
条件や、リアルタイムトレース条件などもシステム開発
装置７２から与えることができる。

【０１０９】前記リアルタイムトレース回路８３は、エ
ミュレーションバス７６のアドレス、データ、制御信
号、ＣＰＵステータス信号などを蓄積し、この内容は、
所定のコマンドなどでシステム開発装置７２の表示装置
に表示して、使用者は、この内容に基いて、プログラム
の動作解析を行なう。前記の通り、ＣＰＵ２０のフェッ
チした命令は、エミュレーションバス７６上に現われ、
これを逆アセンブルした、アセンブリ言語でも表示する
ことができる。更に、Ｃ言語ソースプログラムも表示す
ることができる。

【０１１０】前述の通り、ＣＰＵ２０は単一の命令スト
リームを実行するようになっているから、ブレークの設
定や、トレース情報の取得など、エミュレータ７１によ
る応用システム７０上での動作確認が容易である。ま
た、図１に示されるＣＰＵ１のように、命令コード上
に、並列動作の情報が含まれる場合、その情報は、トレ
ース情報として、トレースできるから、動作解析に更に
好適である。

【０１１１】上記実施例によれば、以下の作用効果を得
るものである。

【０１１２】（１）実行する並列処理の数に対応して、
不必要な演算処理ブロックＥＸｉを停止状態にすること
により、不所望な電力消費を抑止することができる。消
費電力を低減することにより、不要輻射即ち高周波ノイ
ズを低減することができる。

【０１１３】（２）Ｃコンパイラなどで、命令コードに
よって、並列度を指定可能にすることで、ＣＰＵの処理
状態に応じて、処理性能を優先するか、消費電力抑止を
優先するかの選択が可能になる。

【０１１４】（３）並列度指定制御レジスタ４４のよう
な内部Ｉ／Ｏレジスタによって、並列度を指定可能にす
ることによって、データ処理装置の処理状態に応じて、
処理性能を優先するか、消費電力抑止を優先するかの選
択が可能になる。

【０１１５】（４）クロック制御レジスタ４２のような
内部Ｉ／Ｏレジスタによって、クロック信号を変更する
ことにより、プログラムを変更することなく、ＣＰＵの
処理状態に応じて、処理性能を優先するか、消費電力抑
止を優先するかの選択が可能になる。これは、命令コー
ドで並列度が指定される場合にも利用できる。一つの関
数などが、処理速度が必要な場合と、低消費電力が必要
な場合の両方に使用される場合にも、呼び出し側で、ク
ロック信号を変更することによって、処理性能を優先す
るか、消費電力抑止を優先するかの選択が可能になる。
共通の関数とすることにより、プログラムの開発効率を
向上できる。周辺クロック信号とは独立に、ＣＰＵなど
のバスマスタクロック信号の分周比を可変にすることに
よって、周辺回路に対する不所望の処理を必要とせず、
使い勝手を向上することができる。

【０１１６】（５）Ｃコンパイラなどの開発環境におい
て、並列度を指定可能にすることによって、並列度が異
なるデータ処理装置についても開発環境を共通に利用可
能にできる。開発環境の開発効率を向上できる。並列度
の拡張を考慮して設計しておく、乃至、予め、上記拡張
に対応させておくことにより、更に、開発効率を向上す
ることができる。

【０１１７】（６）Ｃコンパイラにおいてステップ単
位、関数単位、ソースプログラムのファイル単位など
で、並列度を指定することによって、より使い勝手を向
上することができる。

【０１１８】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。

【０１１９】例えば、並列処理の数は任意にできる。演
算処理ブロックは全て同じ機能である必要はない。１ス
テート演算用、ロード／ストア処理用など個別の処理機
能を持たせてもよい。並列処理の方法も、ＶＬＩＷやス
ーパスカラなどのほか、ＭＩＭＤ（マルチプル・インス
トラクション・マルチプル・データ）などであってもよ
い。

【０１２０】データ処理装置の詳細、並列処理の制御の
方法や、演算処理ブロックの詳細も、任意に変更可能で
ある。

【０１２１】また、命令コードの基本単位１２８ビット
に限定する必要はなく、いわゆるＶＬＩＷ型のデータ処
理装置にあっては、２５６ビットや６４ビットでもよ
く、いわゆるスーパスカラ型のデータ処理装置にあって
は、１６ビット或いは３２ビットなど任意のビット幅と
できる。データバスの幅も任意にできる。

【０１２２】シングルチップマイクロコンピュータのそ
の他の機能ブロックについても何等制約されない。デー
タ処理装置の実現方法としては、シングルチップマイク
ロコンピュータや半導体集積回路には限定されない。

【０１２３】マイクロコンピュータシステムとしてもプ
リンタに限定されない。携帯型機器、例えばオートフォ
ーカスのカメラなどであってもよい。焦点を合わせるま
では並列度を高くし、一旦焦点が合った後の被写体の動
きに焦点を追従させるときには並列度を低くすることが
考えられる。

【０１２４】開発環境の詳細についても、任意にでき
る。少なくとも、ユーザがプログラムを作成する際に、
並列度を指定できるようにすればよい。

【０１２５】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるシング
ルチップマイクロコンピュータに適用した場合について
説明したが、それに限定されるものではなく、その他の
マイクロコンピュータやデータプロセッサなどその名称
の如何に拘わらずデータ処理装置に広く適用可能であ
る。

【０１２６】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【０１２７】すなわち、並列処理を行なう場合に、演算
処理ブロックの数より、並列実行可能な処理が少ない場
合に、動作を要しない演算処理ブロックのクロック信号
を停止させると共に、データ入出力などを禁止すること
により、不所望な電力消費を抑止することができる。

【０１２８】動作許可する並列処理の数を、コンパイラ
や制御レジスタで、指定可能にすることによって、一部
の並列処理ブロックの動作を停止させて、消費電力を低
減することができる。

【０１２９】制御レジスタでクロック信号を変更するこ
とによって、プログラムを変更することなく、データ処
理装置の処理状態に応じて、処理性能を優先するか、消
費電力抑止を優先するかの選択が可能にできる。

【図面の簡単な説明】

【図１】本発明に係るデータ処理装置の第１の例として
ＣＰＵを例示するブロック図である。

【図２】図１のＣＰＵに含まれる演算処理ブロックの演
算器を例示するブロック図である。

【図３】本発明に係るデータ処理装置の第２の例として
別のＣＰＵを示すブロック図である。

【図４】図３のＣＰＵによる命令実行手順を例示する説
明図である。

【図５】本発明に係るデータ処理装置の第３の例として
シングルチップマイクロコンピュータを例示するブロッ
ク図である。

【図６】シングルチップマイクロコンピュータに内蔵さ
れるクロック制御回路を例示するブロック図である。

【図７】ＭＳＭＥ、ＣＫＳ１、ＣＫＳ０によるシステム
クロック信号φＢの選択態様を例示する説明図である。

【図８】ＣＰＵの開発環境を概略的に示す説明図であ
る。

【図９】ＣＰＵのシステム開発装置における並列処理選
択方法を示す説明図である。

【図１０】ＣＰＵのソースプログラムにおける並列処理
選択方法を示す説明図である。

【図１１】図５のシングルチップマイクロコンピュータ
をプリンタ制御に用いたマイクロコンピュータシステム
のブロック図である。

【図１２】図５のマイクロコンピュータのためのエミュ
レータを例示するブロック図である。

【符号の説明】

１，１Ａ，２０ＣＰＵＦＵ命令リードブロックＤＵ命令デコードブロックＤＡデコーダアライメントユニットＥＸ０〜ＥＸ３演算処理ブロックＲＳＶ０〜ＲＳＶ３リザベーションステーションＲＢレジスタブロックＢＢバッファブロックＳＴＰ０〜ＳＴＰ３（ＳＴＰｉ）ストップ信号ＣＮＴ０〜ＣＮＴ３（ＣＮＴｉ）制御信号 φ１、φ２ノンオーバラップ２相クロック信号 φＢ、φＳ基準クロック信号ＰＡＬＣ並列度指定制御信号１０演算器１１セレクタ１２算術論理演算回路１３シフト回路・結果バッファ３０クロック発振回路３１クロック制御回路４４並列度指定制御レジスタ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｇ０６Ｆ 9/45 Ｇ０６Ｆ 9/44 ３２２ＦＦターム(参考） 5B011 DA06 EA08 EA09 LL08 LL11 LL12 5B013 DD01 DD04 5B033 AA05 AA13 AA14 BC01 BD01 BE05 DD05 5B079 AA07 BA03 BA12 BA13 BB01 BC01 DD03 5B081 AA06 AA07 CC32

Claims

【特許請求の範囲】

【請求項１】並列処理を行なうデータ処理装置であっ
て、命令をリードする命令フェッチ部と、並列動作可能であ
って夫々演算器を内蔵した複数の実行部と、前記命令フ
ェッチ部がリードした命令を解読して得られる制御信号
に基づいて前記複数個の実行部の動作を制御する制御部
と、を有し、前記夫々の実行部は、前記制御部の出力する所定の制御
信号に応答して個別的に動作停止状態を採り得るもので
あることを特徴とするデータ処理装置。
【請求項２】前記制御部は、命令コード中に含まれ、
前記実行部の処理を指定する情報のフィールドに対し、
前記処理の無操作を判定したとき、対応する実行部の動
作を停止状態に制御する前記所定の制御信号を生成する
ものであることを特徴とする請求項１記載のデータ処理
装置。
【請求項３】前記制御部は、所定の命令コードを解読
したとき、これに続く命令の実行を並列させる所定の制
御信号を複数の実行部に出力するものであることを特徴
とする請求項１記載のデータ処理装置。
【請求項４】演算動作停止させる一部の実行部を指定
する手段を更に有し、前記制御部は、その手段で指定さ
れた実行部を、命令の並列実行対象から除外するもので
あることを特徴とする請求項３記載のデータ処理装置。
【請求項５】前記指示する手段は前記実行部によって
アクセスされるレジスタ手段であることを特徴とする請
求項４記載のデータ処理装置。
【請求項６】前記実行部は、第１のクロック信号に同
期動作される演算器を有し、前記制御部からの所定の制
御信号に応答して前記第１のクロック信号の変化を抑止
して演算動作を停止させるゲート手段を有して成るもの
であることを特徴とする請求項１乃至５の何れか１項に
記載のデータ処理装置。
【請求項７】異なる分周比のクロック信号を生成する
分周器と、分周器の出力を選択するセレクタと、セレク
タによる選択の制御情報が設定されるクロック選択レジ
スタとを有し、前記第１のクロック信号は前記セレクタで選択されたク
ロック信号に基いて生成されるものであることを特徴と
する請求項６記載のデータ処理装置。
【請求項８】請求項１乃至７の何れか１項に記載のデ
ータ処理装置が実行するオブジェクトプログラムを生成
する開発装置であって、ソースプログラムのステップ関
数またはファイルの少なくとも一つの単位で前記実行部
の並列度数を指定する手段を有し、これによって指定さ
れた並列度数を前記単位でオブジェクトプログラムに反
映するものであることを特徴とする開発装置。