JPS626488A - メモリリフレツシユ回路 - Google Patents
メモリリフレツシユ回路Info
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- JPS626488A JPS626488A JP60142858A JP14285885A JPS626488A JP S626488 A JPS626488 A JP S626488A JP 60142858 A JP60142858 A JP 60142858A JP 14285885 A JP14285885 A JP 14285885A JP S626488 A JPS626488 A JP S626488A
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- Japan
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- refresh
- signal
- memory
- control circuit
- cpu
- Prior art date
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
- G06F13/161—Handling requests for interconnection or transfer for access to memory bus based on arbitration with latency improvement
- G06F13/1636—Handling requests for interconnection or transfer for access to memory bus based on arbitration with latency improvement using refresh
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- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はＣＰＵからのバス使用許可信号に基づいて、メ
モリに対するリフレッシュをおこなうメモリリフレッシ
ュ回路に関する。
モリに対するリフレッシュをおこなうメモリリフレッシ
ュ回路に関する。
（発明の技術的背景とその問題点）
ダイナミックＲＡＭＷのメモリでは、一定の周期でメモ
リのリフレッシュをおこなうことによりメモリの内容を
保持する必要がある。第３図は従来広く用いられている
メモリリフレッシュ回路の一例を示すブロック図である
。ｃｐｕｉからのバス使用許可信Ｈ，ｔ ［３に応答し
て、メモリ４にリフレッシュアドレス信号Ｚを与えるリ
フレッシュアドレスコントロール回路３と、メモり４に
対するリフレッシュ信号Ｘを与えるリフレッシュコント
ロール回路２とが設けられている。
リのリフレッシュをおこなうことによりメモリの内容を
保持する必要がある。第３図は従来広く用いられている
メモリリフレッシュ回路の一例を示すブロック図である
。ｃｐｕｉからのバス使用許可信Ｈ，ｔ ［３に応答し
て、メモリ４にリフレッシュアドレス信号Ｚを与えるリ
フレッシュアドレスコントロール回路３と、メモり４に
対するリフレッシュ信号Ｘを与えるリフレッシュコント
ロール回路２とが設けられている。
このメモリリフレッシュ回路の動作を第４図を用いて説
明する。メモリ４のリフレッシュ動作時にバス使用要求
を必要とするシステムの場合には、まずリフレッシュコ
ントロール回路２はＣＰＵ １に対してバス使用要求信
号Δを発信する。このバス使用要求信号△に対するバス
使用許可信号ＢがＣＩ） Ｕ １から返信されると、こ
の時点ぐＣ１１ｔＪ ｉｌよアイドル（ホールド）状態
Ｓとなりバス使用権がリフレッシュコン１〜ロール回路
２に移る。
明する。メモリ４のリフレッシュ動作時にバス使用要求
を必要とするシステムの場合には、まずリフレッシュコ
ントロール回路２はＣＰＵ １に対してバス使用要求信
号Δを発信する。このバス使用要求信号△に対するバス
使用許可信号ＢがＣＩ） Ｕ １から返信されると、こ
の時点ぐＣ１１ｔＪ ｉｌよアイドル（ホールド）状態
Ｓとなりバス使用権がリフレッシュコン１〜ロール回路
２に移る。
リフレッシュコントロ−ル回路２は、リフレッシュアド
レスコントロール回路３に対してメモり４のリフレシュ
アドレスを与えるよう要求し、これによりリフレッシュ
アドレスコントロール回路３はアドレスｍのリフレッシ
ュアドレス信号Ｘをメ［す４に出力する。このようにし
て与えられたリフレッシュアドレス信号Ｘに対して、リ
フレッシュコントロール回路２はりフレッシコ信号Ｚを
出力して、１回のリフレッシュがおこなわれる。
レスコントロール回路３に対してメモり４のリフレシュ
アドレスを与えるよう要求し、これによりリフレッシュ
アドレスコントロール回路３はアドレスｍのリフレッシ
ュアドレス信号Ｘをメ［す４に出力する。このようにし
て与えられたリフレッシュアドレス信号Ｘに対して、リ
フレッシュコントロール回路２はりフレッシコ信号Ｚを
出力して、１回のリフレッシュがおこなわれる。
このリフレッシュ動作を周期Ｔ１で繰り返すことにより
メ［す４の内容を保持する。
メ［す４の内容を保持する。
しかしリフレッシュ動作が終了したのちＣＰＵ１のアイ
ドル状態Ｓが解け、ＣＰＵ １が使用可能状態になるま
でにはかなりの時間を要する。したがって第３図に示す
ような回路でＣＰｔＪｌに対してリフレッシュサイクル
１′１ごとにバス使用要求をおこなうと、周期下、の度
に無駄な時間が存在することになりＣＩ〕Ｕ １の処理
能力が下がるという問題があった。
ドル状態Ｓが解け、ＣＰＵ １が使用可能状態になるま
でにはかなりの時間を要する。したがって第３図に示す
ような回路でＣＰｔＪｌに対してリフレッシュサイクル
１′１ごとにバス使用要求をおこなうと、周期下、の度
に無駄な時間が存在することになりＣＩ〕Ｕ １の処理
能力が下がるという問題があった。
本発明は上記事情を考慮してなされたもので、リフレッ
シュ動作に伴うバス使用要求回数を減らして、ＣＰＵの
処理能力を向上さけたメモリリフレッシュ回路を提供す
ることを目的とする。
シュ動作に伴うバス使用要求回数を減らして、ＣＰＵの
処理能力を向上さけたメモリリフレッシュ回路を提供す
ることを目的とする。
（発明のｍ要）
上記目的を達成するために本発明によるメモリリフレッ
シュ回路は、ＣＰＵからのバス使用許可信号発信後の所
定期間中にリフレッシュ信号およびリフレッシュアドレ
ス信号をメモリに対し複数回出力するリフレッシュタイ
ミングコントロール回路を設けたことを特徴とする。
シュ回路は、ＣＰＵからのバス使用許可信号発信後の所
定期間中にリフレッシュ信号およびリフレッシュアドレ
ス信号をメモリに対し複数回出力するリフレッシュタイ
ミングコントロール回路を設けたことを特徴とする。
これによりＣＰＵのアイドル状態からバス使用状態へ変
わるまでの無駄な時間を有効に利用しＣＰＵの処理ｆｌ
力を向上させることができる。
わるまでの無駄な時間を有効に利用しＣＰＵの処理ｆｌ
力を向上させることができる。
（発明の実施＠）
第１図に本発明の一実施例によるメモリリフレッシュ回
路を示す。また第２図は第１図の回路動作を説明づるた
めのタイミングチＶ−トである。
路を示す。また第２図は第１図の回路動作を説明づるた
めのタイミングチＶ−トである。
ＣＰＵ １からのバス使用許可信号８に応答して、メモ
り４にリフレッシュアドレス信号Ｚを与えるリフレッシ
ュコントロール回路３と、メモリ４に対するリフレッシ
ュ信号Ｘを与えるリフレッシュコントロール回路２とが
設置プられＣいる。
り４にリフレッシュアドレス信号Ｚを与えるリフレッシ
ュコントロール回路３と、メモリ４に対するリフレッシ
ュ信号Ｘを与えるリフレッシュコントロール回路２とが
設置プられＣいる。
本発明では第３図のメモリリフレッシュ回路にざらにリ
フレッシコタイミングコン］・ロール回路５がイ」加さ
れている。このリフレッシュタイミングコントロール回
路５はリフレッシュ周期、リフレッシュ信号およびリフ
レッシュアドレスのＩ、ＩＩ御をおこなう。そして、リ
フレッシュ期間中はリフレッシュコントロール回路２と
リフレッシュアドレスコントロール回路３に対して所定
のタイミングでリフレッシュ信号Ｚとリフレッシュアド
レス（Ｃ７号Ｘとの出力を要求する動作をおこなう。
フレッシコタイミングコン］・ロール回路５がイ」加さ
れている。このリフレッシュタイミングコントロール回
路５はリフレッシュ周期、リフレッシュ信号およびリフ
レッシュアドレスのＩ、ＩＩ御をおこなう。そして、リ
フレッシュ期間中はリフレッシュコントロール回路２と
リフレッシュアドレスコントロール回路３に対して所定
のタイミングでリフレッシュ信号Ｚとリフレッシュアド
レス（Ｃ７号Ｘとの出力を要求する動作をおこなう。
第１図に示寸回路の動作を第２図を用いて説明する。ま
ずリフレッシュコントロール回路２はＣＰＵ１に対して
バス使用（ホールド）要求信号Ａを発信する。この要求
に対するバス使用許可信号ＢがＣＰＵ１からリフレッシ
ュコントロール回路２およびリフレッシュタイミングコ
ントロール回路５へと返信されると、ＣＰＵ １はアイ
ドル（ホールド）状態Ｓとなりバス使用権がリフレッシ
ュコントロール回路２およびリフレッシュタイミングコ
ントロール回路５へと移る。
ずリフレッシュコントロール回路２はＣＰＵ１に対して
バス使用（ホールド）要求信号Ａを発信する。この要求
に対するバス使用許可信号ＢがＣＰＵ１からリフレッシ
ュコントロール回路２およびリフレッシュタイミングコ
ントロール回路５へと返信されると、ＣＰＵ １はアイ
ドル（ホールド）状態Ｓとなりバス使用権がリフレッシ
ュコントロール回路２およびリフレッシュタイミングコ
ントロール回路５へと移る。
バス使用許可信号Ｂに基づいて、リフレッシュコントロ
ール回路２はリフレッシュアドレスコントロール回路３
に対してリフレッシュアドレスの要求をおこない、リフ
レッシュアドレスコントロール回路３はメモリ４にアド
レスｍのリフレッシュアドレス信号Ｘを与える。リフレ
ッシュコントロール回路２はリフレッシュ信号Ｚをメモ
リ４に出力してアドレスｍのメモリセルがリフレッシュ
される。ここでＣｒ’ＬＩ １はアイドル状態Ｓ中であ
り、バス使用権はリフレッシュタイミングコントロール
回路５にある。
ール回路２はリフレッシュアドレスコントロール回路３
に対してリフレッシュアドレスの要求をおこない、リフ
レッシュアドレスコントロール回路３はメモリ４にアド
レスｍのリフレッシュアドレス信号Ｘを与える。リフレ
ッシュコントロール回路２はリフレッシュ信号Ｚをメモ
リ４に出力してアドレスｍのメモリセルがリフレッシュ
される。ここでＣｒ’ＬＩ １はアイドル状態Ｓ中であ
り、バス使用権はリフレッシュタイミングコントロール
回路５にある。
バス使用権がＣＰ Ｕ １に移るまでの期間に、リフレ
ッシュタイミングコドンロール回路５はリフレッシュコ
ントロール回路２とリフレッシコアドレスコント［ｌ−
ル回路３に対してそれぞれメモリ４に対して次のアドレ
スｍ＋ｌのリフレッシュアドレス信号Ｘとリフレッシュ
信号２を与えるよう要求する。これら信号Ｘ、Ｚが出力
されるとアドレスｍ＋１のメモリセルのリフレッシュが
Ｊ３こなわれる。これはアイドル状態Ｓが継続するまで
何回でもおこなう。アイドル状態Ｓが過ぎると、Ｃ））
Ｕ １にバス使用権が移り、通常の動作状態に復帰す
る。
ッシュタイミングコドンロール回路５はリフレッシュコ
ントロール回路２とリフレッシコアドレスコント［ｌ−
ル回路３に対してそれぞれメモリ４に対して次のアドレ
スｍ＋ｌのリフレッシュアドレス信号Ｘとリフレッシュ
信号２を与えるよう要求する。これら信号Ｘ、Ｚが出力
されるとアドレスｍ＋１のメモリセルのリフレッシュが
Ｊ３こなわれる。これはアイドル状態Ｓが継続するまで
何回でもおこなう。アイドル状態Ｓが過ぎると、Ｃ））
Ｕ １にバス使用権が移り、通常の動作状態に復帰す
る。
なお第１図、第２図に示した実施例ではアイドル状態Ｓ
中のリフレッシュをリフレッシュアドレスｍとｍ＋１と
の２アドレスとしているが、リフレッシュ周期間隔を調
整することによりいくつものリフレッシュアドレスをア
イドル状ｍｓ中にリフレッシュできるのはいうまでもな
い。
中のリフレッシュをリフレッシュアドレスｍとｍ＋１と
の２アドレスとしているが、リフレッシュ周期間隔を調
整することによりいくつものリフレッシュアドレスをア
イドル状ｍｓ中にリフレッシュできるのはいうまでもな
い。
以上説明したように、本発明ではリフレッシュ動作によ
るＣＰＵのアイドル状態Ｓを有効利用してメモリのリフ
レッシュ動作後にＣＩ’ Ｕがアイドル状態Ｓとなって
いる１１１間中に、他のアドレスのメモリをもリフレッ
シュするように制御するリフレッシュタイミングコント
ロール回路を設けた。
るＣＰＵのアイドル状態Ｓを有効利用してメモリのリフ
レッシュ動作後にＣＩ’ Ｕがアイドル状態Ｓとなって
いる１１１間中に、他のアドレスのメモリをもリフレッ
シュするように制御するリフレッシュタイミングコント
ロール回路を設けた。
したがってＣＰＵへのアドレス使用要求の回数を削減す
ることにより、ＣＰＵ処理能力の向上とバスの有効利用
を割ることができるという利点がある。
ることにより、ＣＰＵ処理能力の向上とバスの有効利用
を割ることができるという利点がある。
第１図は本発明の一実施例によるメ［リフレッシユ回路
のブロック図、第２図は同メモリリフレッシュ回路の動
作を説明するためのタイミングチャート、第３図は従来
のメモリリフレッシュ回路の一例を示すブロック図、第
４図は同メモリリフレッシュ回路の動作を説明するため
のタイミングチャートである。 １・・・ＣＰｔＪ１２・・・リフレッシュコントロール
回路、３・・・リフレッシュアドレスコントロール回路
、４・・・メモリ、５・・・リフレッシュタイミングコ
ントロール回路、Ａ・・・バス使用要求信号、Ｂ・・・
バス使用許可信号、Ｘ・・・リフレッシュアドレス信号
、Ｚ・・・リフレッシュ信号。
のブロック図、第２図は同メモリリフレッシュ回路の動
作を説明するためのタイミングチャート、第３図は従来
のメモリリフレッシュ回路の一例を示すブロック図、第
４図は同メモリリフレッシュ回路の動作を説明するため
のタイミングチャートである。 １・・・ＣＰｔＪ１２・・・リフレッシュコントロール
回路、３・・・リフレッシュアドレスコントロール回路
、４・・・メモリ、５・・・リフレッシュタイミングコ
ントロール回路、Ａ・・・バス使用要求信号、Ｂ・・・
バス使用許可信号、Ｘ・・・リフレッシュアドレス信号
、Ｚ・・・リフレッシュ信号。
Claims (1)
- ＣＰＵからのバス使用許可信号に応答して、メモリに
対してリフレッシュアドレス信号を出力するリフレッシ
ュアドレスコントロール回路と、前記メモリに対してリ
フレッシュ信号を出力するリフレッシュコントロール回
路とを備えたメモリリフレッシュ回路において、前記バ
ス使用許可信号発信後の所定期間中に前記リフレッシュ
コントロール回路および前記リフレッシュアドレスコン
トロール回路に対しリフレッシュ信号およびリフレッシ
ュアドレス信号の出力を複数回要求するリフレッシュタ
イミングコントロール回路を設けたことを特徴とするメ
モリリフレッシュ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60142858A JPS626488A (ja) | 1985-06-29 | 1985-06-29 | メモリリフレツシユ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60142858A JPS626488A (ja) | 1985-06-29 | 1985-06-29 | メモリリフレツシユ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS626488A true JPS626488A (ja) | 1987-01-13 |
Family
ID=15325251
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60142858A Pending JPS626488A (ja) | 1985-06-29 | 1985-06-29 | メモリリフレツシユ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS626488A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0813149A1 (en) * | 1996-03-22 | 1997-12-17 | Sharp Kabushiki Kaisha | Testing and diagnostic mechanism |
-
1985
- 1985-06-29 JP JP60142858A patent/JPS626488A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0813149A1 (en) * | 1996-03-22 | 1997-12-17 | Sharp Kabushiki Kaisha | Testing and diagnostic mechanism |
| US5825784A (en) * | 1996-03-22 | 1998-10-20 | Sharp Microelectronics Technology, Inc. | Testing and diagnostic mechanism |
| KR100261787B1 (ko) * | 1996-03-22 | 2000-07-15 | 존 엠. 매닝 | 테스트 및 자기진단 메카니즘 |
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