JPS626488A - メモリリフレツシユ回路 - Google Patents
メモリリフレツシユ回路Info
- Publication number
- JPS626488A JPS626488A JP60142858A JP14285885A JPS626488A JP S626488 A JPS626488 A JP S626488A JP 60142858 A JP60142858 A JP 60142858A JP 14285885 A JP14285885 A JP 14285885A JP S626488 A JPS626488 A JP S626488A
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- JP
- Japan
- Prior art keywords
- refresh
- signal
- memory
- control circuit
- cpu
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- Pending
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
- G06F13/161—Handling requests for interconnection or transfer for access to memory bus based on arbitration with latency improvement
- G06F13/1636—Handling requests for interconnection or transfer for access to memory bus based on arbitration with latency improvement using refresh
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はCPUからのバス使用許可信号に基づいて、メ
モリに対するリフレッシュをおこなうメモリリフレッシ
ュ回路に関する。
モリに対するリフレッシュをおこなうメモリリフレッシ
ュ回路に関する。
(発明の技術的背景とその問題点)
ダイナミックRAMWのメモリでは、一定の周期でメモ
リのリフレッシュをおこなうことによりメモリの内容を
保持する必要がある。第3図は従来広く用いられている
メモリリフレッシュ回路の一例を示すブロック図である
。cpuiからのバス使用許可信H,t [3に応答し
て、メモリ4にリフレッシュアドレス信号Zを与えるリ
フレッシュアドレスコントロール回路3と、メモり4に
対するリフレッシュ信号Xを与えるリフレッシュコント
ロール回路2とが設けられている。
リのリフレッシュをおこなうことによりメモリの内容を
保持する必要がある。第3図は従来広く用いられている
メモリリフレッシュ回路の一例を示すブロック図である
。cpuiからのバス使用許可信H,t [3に応答し
て、メモリ4にリフレッシュアドレス信号Zを与えるリ
フレッシュアドレスコントロール回路3と、メモり4に
対するリフレッシュ信号Xを与えるリフレッシュコント
ロール回路2とが設けられている。
このメモリリフレッシュ回路の動作を第4図を用いて説
明する。メモリ4のリフレッシュ動作時にバス使用要求
を必要とするシステムの場合には、まずリフレッシュコ
ントロール回路2はCPU 1に対してバス使用要求信
号Δを発信する。このバス使用要求信号△に対するバス
使用許可信号BがCI) U 1から返信されると、こ
の時点ぐC11tJ ilよアイドル(ホールド)状態
Sとなりバス使用権がリフレッシュコン1〜ロール回路
2に移る。
明する。メモリ4のリフレッシュ動作時にバス使用要求
を必要とするシステムの場合には、まずリフレッシュコ
ントロール回路2はCPU 1に対してバス使用要求信
号Δを発信する。このバス使用要求信号△に対するバス
使用許可信号BがCI) U 1から返信されると、こ
の時点ぐC11tJ ilよアイドル(ホールド)状態
Sとなりバス使用権がリフレッシュコン1〜ロール回路
2に移る。
リフレッシュコントロ−ル回路2は、リフレッシュアド
レスコントロール回路3に対してメモり4のリフレシュ
アドレスを与えるよう要求し、これによりリフレッシュ
アドレスコントロール回路3はアドレスmのリフレッシ
ュアドレス信号Xをメ[す4に出力する。このようにし
て与えられたリフレッシュアドレス信号Xに対して、リ
フレッシュコントロール回路2はりフレッシコ信号Zを
出力して、1回のリフレッシュがおこなわれる。
レスコントロール回路3に対してメモり4のリフレシュ
アドレスを与えるよう要求し、これによりリフレッシュ
アドレスコントロール回路3はアドレスmのリフレッシ
ュアドレス信号Xをメ[す4に出力する。このようにし
て与えられたリフレッシュアドレス信号Xに対して、リ
フレッシュコントロール回路2はりフレッシコ信号Zを
出力して、1回のリフレッシュがおこなわれる。
このリフレッシュ動作を周期T1で繰り返すことにより
メ[す4の内容を保持する。
メ[す4の内容を保持する。
しかしリフレッシュ動作が終了したのちCPU1のアイ
ドル状態Sが解け、CPU 1が使用可能状態になるま
でにはかなりの時間を要する。したがって第3図に示す
ような回路でCPtJlに対してリフレッシュサイクル
1′1ごとにバス使用要求をおこなうと、周期下、の度
に無駄な時間が存在することになりCI〕U 1の処理
能力が下がるという問題があった。
ドル状態Sが解け、CPU 1が使用可能状態になるま
でにはかなりの時間を要する。したがって第3図に示す
ような回路でCPtJlに対してリフレッシュサイクル
1′1ごとにバス使用要求をおこなうと、周期下、の度
に無駄な時間が存在することになりCI〕U 1の処理
能力が下がるという問題があった。
本発明は上記事情を考慮してなされたもので、リフレッ
シュ動作に伴うバス使用要求回数を減らして、CPUの
処理能力を向上さけたメモリリフレッシュ回路を提供す
ることを目的とする。
シュ動作に伴うバス使用要求回数を減らして、CPUの
処理能力を向上さけたメモリリフレッシュ回路を提供す
ることを目的とする。
(発明のm要)
上記目的を達成するために本発明によるメモリリフレッ
シュ回路は、CPUからのバス使用許可信号発信後の所
定期間中にリフレッシュ信号およびリフレッシュアドレ
ス信号をメモリに対し複数回出力するリフレッシュタイ
ミングコントロール回路を設けたことを特徴とする。
シュ回路は、CPUからのバス使用許可信号発信後の所
定期間中にリフレッシュ信号およびリフレッシュアドレ
ス信号をメモリに対し複数回出力するリフレッシュタイ
ミングコントロール回路を設けたことを特徴とする。
これによりCPUのアイドル状態からバス使用状態へ変
わるまでの無駄な時間を有効に利用しCPUの処理fl
力を向上させることができる。
わるまでの無駄な時間を有効に利用しCPUの処理fl
力を向上させることができる。
(発明の実施@)
第1図に本発明の一実施例によるメモリリフレッシュ回
路を示す。また第2図は第1図の回路動作を説明づるた
めのタイミングチV−トである。
路を示す。また第2図は第1図の回路動作を説明づるた
めのタイミングチV−トである。
CPU 1からのバス使用許可信号8に応答して、メモ
り4にリフレッシュアドレス信号Zを与えるリフレッシ
ュコントロール回路3と、メモリ4に対するリフレッシ
ュ信号Xを与えるリフレッシュコントロール回路2とが
設置プられCいる。
り4にリフレッシュアドレス信号Zを与えるリフレッシ
ュコントロール回路3と、メモリ4に対するリフレッシ
ュ信号Xを与えるリフレッシュコントロール回路2とが
設置プられCいる。
本発明では第3図のメモリリフレッシュ回路にざらにリ
フレッシコタイミングコン]・ロール回路5がイ」加さ
れている。このリフレッシュタイミングコントロール回
路5はリフレッシュ周期、リフレッシュ信号およびリフ
レッシュアドレスのI、II御をおこなう。そして、リ
フレッシュ期間中はリフレッシュコントロール回路2と
リフレッシュアドレスコントロール回路3に対して所定
のタイミングでリフレッシュ信号Zとリフレッシュアド
レス(C7号Xとの出力を要求する動作をおこなう。
フレッシコタイミングコン]・ロール回路5がイ」加さ
れている。このリフレッシュタイミングコントロール回
路5はリフレッシュ周期、リフレッシュ信号およびリフ
レッシュアドレスのI、II御をおこなう。そして、リ
フレッシュ期間中はリフレッシュコントロール回路2と
リフレッシュアドレスコントロール回路3に対して所定
のタイミングでリフレッシュ信号Zとリフレッシュアド
レス(C7号Xとの出力を要求する動作をおこなう。
第1図に示寸回路の動作を第2図を用いて説明する。ま
ずリフレッシュコントロール回路2はCPU1に対して
バス使用(ホールド)要求信号Aを発信する。この要求
に対するバス使用許可信号BがCPU1からリフレッシ
ュコントロール回路2およびリフレッシュタイミングコ
ントロール回路5へと返信されると、CPU 1はアイ
ドル(ホールド)状態Sとなりバス使用権がリフレッシ
ュコントロール回路2およびリフレッシュタイミングコ
ントロール回路5へと移る。
ずリフレッシュコントロール回路2はCPU1に対して
バス使用(ホールド)要求信号Aを発信する。この要求
に対するバス使用許可信号BがCPU1からリフレッシ
ュコントロール回路2およびリフレッシュタイミングコ
ントロール回路5へと返信されると、CPU 1はアイ
ドル(ホールド)状態Sとなりバス使用権がリフレッシ
ュコントロール回路2およびリフレッシュタイミングコ
ントロール回路5へと移る。
バス使用許可信号Bに基づいて、リフレッシュコントロ
ール回路2はリフレッシュアドレスコントロール回路3
に対してリフレッシュアドレスの要求をおこない、リフ
レッシュアドレスコントロール回路3はメモリ4にアド
レスmのリフレッシュアドレス信号Xを与える。リフレ
ッシュコントロール回路2はリフレッシュ信号Zをメモ
リ4に出力してアドレスmのメモリセルがリフレッシュ
される。ここでCr’LI 1はアイドル状態S中であ
り、バス使用権はリフレッシュタイミングコントロール
回路5にある。
ール回路2はリフレッシュアドレスコントロール回路3
に対してリフレッシュアドレスの要求をおこない、リフ
レッシュアドレスコントロール回路3はメモリ4にアド
レスmのリフレッシュアドレス信号Xを与える。リフレ
ッシュコントロール回路2はリフレッシュ信号Zをメモ
リ4に出力してアドレスmのメモリセルがリフレッシュ
される。ここでCr’LI 1はアイドル状態S中であ
り、バス使用権はリフレッシュタイミングコントロール
回路5にある。
バス使用権がCP U 1に移るまでの期間に、リフレ
ッシュタイミングコドンロール回路5はリフレッシュコ
ントロール回路2とリフレッシコアドレスコント[l−
ル回路3に対してそれぞれメモリ4に対して次のアドレ
スm+lのリフレッシュアドレス信号Xとリフレッシュ
信号2を与えるよう要求する。これら信号X、Zが出力
されるとアドレスm+1のメモリセルのリフレッシュが
J3こなわれる。これはアイドル状態Sが継続するまで
何回でもおこなう。アイドル状態Sが過ぎると、C))
U 1にバス使用権が移り、通常の動作状態に復帰す
る。
ッシュタイミングコドンロール回路5はリフレッシュコ
ントロール回路2とリフレッシコアドレスコント[l−
ル回路3に対してそれぞれメモリ4に対して次のアドレ
スm+lのリフレッシュアドレス信号Xとリフレッシュ
信号2を与えるよう要求する。これら信号X、Zが出力
されるとアドレスm+1のメモリセルのリフレッシュが
J3こなわれる。これはアイドル状態Sが継続するまで
何回でもおこなう。アイドル状態Sが過ぎると、C))
U 1にバス使用権が移り、通常の動作状態に復帰す
る。
なお第1図、第2図に示した実施例ではアイドル状態S
中のリフレッシュをリフレッシュアドレスmとm+1と
の2アドレスとしているが、リフレッシュ周期間隔を調
整することによりいくつものリフレッシュアドレスをア
イドル状ms中にリフレッシュできるのはいうまでもな
い。
中のリフレッシュをリフレッシュアドレスmとm+1と
の2アドレスとしているが、リフレッシュ周期間隔を調
整することによりいくつものリフレッシュアドレスをア
イドル状ms中にリフレッシュできるのはいうまでもな
い。
以上説明したように、本発明ではリフレッシュ動作によ
るCPUのアイドル状態Sを有効利用してメモリのリフ
レッシュ動作後にCI’ Uがアイドル状態Sとなって
いる111間中に、他のアドレスのメモリをもリフレッ
シュするように制御するリフレッシュタイミングコント
ロール回路を設けた。
るCPUのアイドル状態Sを有効利用してメモリのリフ
レッシュ動作後にCI’ Uがアイドル状態Sとなって
いる111間中に、他のアドレスのメモリをもリフレッ
シュするように制御するリフレッシュタイミングコント
ロール回路を設けた。
したがってCPUへのアドレス使用要求の回数を削減す
ることにより、CPU処理能力の向上とバスの有効利用
を割ることができるという利点がある。
ることにより、CPU処理能力の向上とバスの有効利用
を割ることができるという利点がある。
第1図は本発明の一実施例によるメ[リフレッシユ回路
のブロック図、第2図は同メモリリフレッシュ回路の動
作を説明するためのタイミングチャート、第3図は従来
のメモリリフレッシュ回路の一例を示すブロック図、第
4図は同メモリリフレッシュ回路の動作を説明するため
のタイミングチャートである。 1・・・CPtJ12・・・リフレッシュコントロール
回路、3・・・リフレッシュアドレスコントロール回路
、4・・・メモリ、5・・・リフレッシュタイミングコ
ントロール回路、A・・・バス使用要求信号、B・・・
バス使用許可信号、X・・・リフレッシュアドレス信号
、Z・・・リフレッシュ信号。
のブロック図、第2図は同メモリリフレッシュ回路の動
作を説明するためのタイミングチャート、第3図は従来
のメモリリフレッシュ回路の一例を示すブロック図、第
4図は同メモリリフレッシュ回路の動作を説明するため
のタイミングチャートである。 1・・・CPtJ12・・・リフレッシュコントロール
回路、3・・・リフレッシュアドレスコントロール回路
、4・・・メモリ、5・・・リフレッシュタイミングコ
ントロール回路、A・・・バス使用要求信号、B・・・
バス使用許可信号、X・・・リフレッシュアドレス信号
、Z・・・リフレッシュ信号。
Claims (1)
- CPUからのバス使用許可信号に応答して、メモリに
対してリフレッシュアドレス信号を出力するリフレッシ
ュアドレスコントロール回路と、前記メモリに対してリ
フレッシュ信号を出力するリフレッシュコントロール回
路とを備えたメモリリフレッシュ回路において、前記バ
ス使用許可信号発信後の所定期間中に前記リフレッシュ
コントロール回路および前記リフレッシュアドレスコン
トロール回路に対しリフレッシュ信号およびリフレッシ
ュアドレス信号の出力を複数回要求するリフレッシュタ
イミングコントロール回路を設けたことを特徴とするメ
モリリフレッシュ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60142858A JPS626488A (ja) | 1985-06-29 | 1985-06-29 | メモリリフレツシユ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60142858A JPS626488A (ja) | 1985-06-29 | 1985-06-29 | メモリリフレツシユ回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS626488A true JPS626488A (ja) | 1987-01-13 |
Family
ID=15325251
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60142858A Pending JPS626488A (ja) | 1985-06-29 | 1985-06-29 | メモリリフレツシユ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS626488A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0813149A1 (en) * | 1996-03-22 | 1997-12-17 | Sharp Kabushiki Kaisha | Testing and diagnostic mechanism |
-
1985
- 1985-06-29 JP JP60142858A patent/JPS626488A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0813149A1 (en) * | 1996-03-22 | 1997-12-17 | Sharp Kabushiki Kaisha | Testing and diagnostic mechanism |
US5825784A (en) * | 1996-03-22 | 1998-10-20 | Sharp Microelectronics Technology, Inc. | Testing and diagnostic mechanism |
KR100261787B1 (ko) * | 1996-03-22 | 2000-07-15 | 존 엠. 매닝 | 테스트 및 자기진단 메카니즘 |
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