JPS6299855A - マイクロプロセツサ - Google Patents
マイクロプロセツサInfo
- Publication number
- JPS6299855A JPS6299855A JP60239676A JP23967685A JPS6299855A JP S6299855 A JPS6299855 A JP S6299855A JP 60239676 A JP60239676 A JP 60239676A JP 23967685 A JP23967685 A JP 23967685A JP S6299855 A JPS6299855 A JP S6299855A
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- Japan
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- circuit
- microprocessor
- refresh
- row
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、ダイナミックランダムアクセスメモリＤＲＡ
Ｍ（Ｄｙｎａｍｉｃ Ｒａｍｄｏｍ Ａｃｃｅｓｓ Ｍ
ｅｍｏｒｙ）を使用するマイクロプロセッサに関する。
Ｍ（Ｄｙｎａｍｉｃ Ｒａｍｄｏｍ Ａｃｃｅｓｓ Ｍ
ｅｍｏｒｙ）を使用するマイクロプロセッサに関する。
（従来の技術）
従来、ダイナミックランダムアクセスメモリ（以下ＤＲ
ＡＭと略す）の使用を考慮したマイクロプロセッサとし
て、例えば米国ザイログ社製の２８０が知られている。
ＡＭと略す）の使用を考慮したマイクロプロセッサとし
て、例えば米国ザイログ社製の２８０が知られている。
第５図にこのＺ８０マイクロプロセッサと８つの６４ｋ
ｘ １ ｂｉｔのＤＲＡＭから構成したシステムを示す
。
ｘ １ ｂｉｔのＤＲＡＭから構成したシステムを示す
。
このシステムにおいて、マイクロプロセッサ■に、該マ
イクロプロセッサＩから出力され、各８ｂｉｔの行アド
レスと列アドレスからなる１６ｂｉｔ並列アドレスから
順次行アドレスと列アドレスをセレクトして８ｂｉｔア
ドレスに多重化するデータセレクタ２と、マイクロプロ
セッサ１から出力される制御信号に基づいて該データセ
レクタ２に行・列セレクト信号を供給する制御回路３が
外付けされている。データセレクタ２で多重化（以下マ
ルチプレクスという）された８ ｂｉｔアドレスはアド
レスバス４を介してＤＲＡＭ ５に送信される。該［１
１？ＡＭ５で受信された８ ｂｉｔアドレスは、上記制
御回路３から出力される行アドレスストローブ信号−３
及び列アドレスストローブ信号のに基づいて識別される
。Ｒ／Ｙは読出し／書込み信号である。
イクロプロセッサＩから出力され、各８ｂｉｔの行アド
レスと列アドレスからなる１６ｂｉｔ並列アドレスから
順次行アドレスと列アドレスをセレクトして８ｂｉｔア
ドレスに多重化するデータセレクタ２と、マイクロプロ
セッサ１から出力される制御信号に基づいて該データセ
レクタ２に行・列セレクト信号を供給する制御回路３が
外付けされている。データセレクタ２で多重化（以下マ
ルチプレクスという）された８ ｂｉｔアドレスはアド
レスバス４を介してＤＲＡＭ ５に送信される。該［１
１？ＡＭ５で受信された８ ｂｉｔアドレスは、上記制
御回路３から出力される行アドレスストローブ信号−３
及び列アドレスストローブ信号のに基づいて識別される
。Ｒ／Ｙは読出し／書込み信号である。
又、上記マイクロプロセッサＩは図示しない公知のりフ
レッンユ回路を内蔵し、該リフレッシュ回路はアドレス
バス４を介してＤＲＡＭ ５にリフレッシュアドレスを
供給する。更に、マイクロプロセッサ１とＤＲＡＭ５間
でのデータの送受信は８ ｂｉｔのデータバス６を介し
て行う。
レッンユ回路を内蔵し、該リフレッシュ回路はアドレス
バス４を介してＤＲＡＭ ５にリフレッシュアドレスを
供給する。更に、マイクロプロセッサ１とＤＲＡＭ５間
でのデータの送受信は８ ｂｉｔのデータバス６を介し
て行う。
第６図はＺ８０マイクロプロセッサにおける各種信号の
発生時期の一例を示している（ザイログ社ｆｌＪＺ８０
テクニカルマニュアルより）。同図中Φはクロック信号
、Ａ 。”−Ａ （５はアドレス信号、ＭＲＥＱはメモ
リリクエスト信号であり、該「弱はデータの出力タイミ
ングを制御する。語は読出し制御信号、■■はウェイト
信号であり、該■■はアドレス信号と読出し信号間のイ
ンタバルを制御する。
発生時期の一例を示している（ザイログ社ｆｌＪＺ８０
テクニカルマニュアルより）。同図中Φはクロック信号
、Ａ 。”−Ａ （５はアドレス信号、ＭＲＥＱはメモ
リリクエスト信号であり、該「弱はデータの出力タイミ
ングを制御する。語は読出し制御信号、■■はウェイト
信号であり、該■■はアドレス信号と読出し信号間のイ
ンタバルを制御する。
又、Ｍｌはフェッチサイクル及び割込みの応答を示す。
Ｄ ｏ ” Ｄ ７はデータ信号、ＲＦＳＨはアドレス
がリフレッシュアドレスであることを示すリフレッシュ
信号である。
がリフレッシュアドレスであることを示すリフレッシュ
信号である。
（発明が解決すべき問題点）
ところで上記のＺ８０マイクロプロセッサはリフレッシ
ュ回路が簡単になるという利点を有するものであるが、
当該マイクロプロセッサにデータセレクタ２と制御回路
３を付加接続する必要があルノで、マイクロプロセッサ
ｌを含むマイクロコンピュータシステムの部品点数が増
すとともに組付けが煩雑化するという問題がある。
ュ回路が簡単になるという利点を有するものであるが、
当該マイクロプロセッサにデータセレクタ２と制御回路
３を付加接続する必要があルノで、マイクロプロセッサ
ｌを含むマイクロコンピュータシステムの部品点数が増
すとともに組付けが煩雑化するという問題がある。
又、マイクロプロセッサから行アドレスと列アドレスを
並列に出力するので、ピン数が増大してコスト高を生じ
るという問題もあった。
並列に出力するので、ピン数が増大してコスト高を生じ
るという問題もあった。
（問題点を解決するための手段）
本発明は上述の問題を解消するためになされたもので、
中央演算処理回路、ＤＲＡＭに対する行アドレスと列ア
ドレスを多重化するマルチプレクス回路、ストローブ信
号を発生する制御回路及びリフレッシュ回路を１チツプ
内に形成したマイクロプロセッサを提供することを目的
としている。
中央演算処理回路、ＤＲＡＭに対する行アドレスと列ア
ドレスを多重化するマルチプレクス回路、ストローブ信
号を発生する制御回路及びリフレッシュ回路を１チツプ
内に形成したマイクロプロセッサを提供することを目的
としている。
他の目的は上記ストローブ信号の出力タイミングを、使
用するＤＲＡＭに応じて随意に設定しうるマイクロプロ
セッサを提供することにある。
用するＤＲＡＭに応じて随意に設定しうるマイクロプロ
セッサを提供することにある。
（実施例）
以下、本発明を実施例に基づいてより詳細に説明する。
第１図に従来例と同様に８つの６４ＫＸＩｂｉｔのＤＲ
ＡＭを使用した８ ｂｉｔマイクロプロセッサのシステ
ム構成を示す。このシステムにおいて、マイクロプロセ
ッサ１１は本来のマイクロプロセッサとしての機能を有
する中央演算処理回路ＣＰＵと、マルチプレクス回路と
、制御回路と、リフレッシュ回路を１チツプ内に形成し
たものである。
ＡＭを使用した８ ｂｉｔマイクロプロセッサのシステ
ム構成を示す。このシステムにおいて、マイクロプロセ
ッサ１１は本来のマイクロプロセッサとしての機能を有
する中央演算処理回路ＣＰＵと、マルチプレクス回路と
、制御回路と、リフレッシュ回路を１チツプ内に形成し
たものである。
上記マルヂプレクス回路は第５図の従来例のデータセレ
クタ２に相当し、ＣＰＵから出力され、各８ｂｉｔの行
アドレスと列アドレスからなる１６ｂｉｔ並列アドレス
を行・列セレクト信号に基づいて８ｂｉｔにマルチブレ
クスする。上記制御回路は従来例の制御回路３に相当し
、ＣＰＵから供給される制御信号に基づいて上記マルチ
プレクス回路に行・列セレクト信号を供給しかつＤＲＡ
Ｍ１２に行アドレスストローブ信号ＲＡＳと列アドレス
ストローブ信号Ｑ３を送信する。又リフレッシュ回路は
ＤＲＡＭＩ２にリフレッシュアドレスを供給する。
クタ２に相当し、ＣＰＵから出力され、各８ｂｉｔの行
アドレスと列アドレスからなる１６ｂｉｔ並列アドレス
を行・列セレクト信号に基づいて８ｂｉｔにマルチブレ
クスする。上記制御回路は従来例の制御回路３に相当し
、ＣＰＵから供給される制御信号に基づいて上記マルチ
プレクス回路に行・列セレクト信号を供給しかつＤＲＡ
Ｍ１２に行アドレスストローブ信号ＲＡＳと列アドレス
ストローブ信号Ｑ３を送信する。又リフレッシュ回路は
ＤＲＡＭＩ２にリフレッシュアドレスを供給する。
上記マルチプレクス回路でマルチブレクスされたアドレ
スはアドレスバス１３を介してＤＲＡＭＩ２に送信され
、該ＤＲＡＭ１２で行アドレスストローブ信号１ｉＡＳ
と列アドレスストローブ信号ＣＡＳに基づいて例えば第
３図に示すタイミングで識別される。
スはアドレスバス１３を介してＤＲＡＭＩ２に送信され
、該ＤＲＡＭ１２で行アドレスストローブ信号１ｉＡＳ
と列アドレスストローブ信号ＣＡＳに基づいて例えば第
３図に示すタイミングで識別される。
又、８ｂｉｔデータはデータバス１４を介してマイクロ
プロセッサ１１とＤＲＡＭ１２間で送受信される。
プロセッサ１１とＤＲＡＭ１２間で送受信される。
華とＣＡＳ信号のタイミングは、使用するＤＲＡＭに対
応して一義的に定められるが、このタイミングの制御は
例えば第２図に示すように、マイクロプロセッサ１１１
．：ＣＲ時定数回路を外付けすることによって行う。即
ち、マイクロプロセッサ１１内にそれぞれＲＡＳとＣＡ
Ｓ出力用の第１及び第２の波形整形回路１５．１６を設
け、マイクロプロセッサ１１に外付けした、抵抗Ｒ２と
コンデンサＣＩからなる第１の時定数回路１７を第１の
波形整形回路Ｉ５に接続し、抵抗Ｒ７とコンデンサＣ３
からなる第２の時定数回路１８を第２の波形整形回路１
６に接続する。上記ＣＰＵから外部メモリアクセス命令
１こよる起動信号が波形整形回路１５．１６に供給され
ると、それぞれＲ１、ＣＩ及びＲ２、Ｃ７の値によって
定まる所定のタイミングで６３と６１が出力される。
応して一義的に定められるが、このタイミングの制御は
例えば第２図に示すように、マイクロプロセッサ１１１
．：ＣＲ時定数回路を外付けすることによって行う。即
ち、マイクロプロセッサ１１内にそれぞれＲＡＳとＣＡ
Ｓ出力用の第１及び第２の波形整形回路１５．１６を設
け、マイクロプロセッサ１１に外付けした、抵抗Ｒ２と
コンデンサＣＩからなる第１の時定数回路１７を第１の
波形整形回路Ｉ５に接続し、抵抗Ｒ７とコンデンサＣ３
からなる第２の時定数回路１８を第２の波形整形回路１
６に接続する。上記ＣＰＵから外部メモリアクセス命令
１こよる起動信号が波形整形回路１５．１６に供給され
ると、それぞれＲ１、ＣＩ及びＲ２、Ｃ７の値によって
定まる所定のタイミングで６３と６１が出力される。
なお、ＲＡＳとＧ茗のタイミングの制御は、マイクロプ
ロセッサｌ【内に設けた制御レジスタに制御語を書き込
むことにより、内部クロックに基づいてソフト的に行う
こともできる。
ロセッサｌ【内に設けた制御レジスタに制御語を書き込
むことにより、内部クロックに基づいてソフト的に行う
こともできる。
リフレッシュアドレスは従来例同様所定のタイミングで
アドレスバスに出力され、リフレッシュが行われる。こ
のリフレッシュアドレスは自動的に１４５つ増加される
。
アドレスバスに出力され、リフレッシュが行われる。こ
のリフレッシュアドレスは自動的に１４５つ増加される
。
第４図に変形例を示す。同図に示すように上記の構成を
有するマイクロプロセッサ１１は、スタティックランダ
ムアクセスメモリ（ＳＲＡＭと略す）を含むマイクロコ
ンピュータシステムにおいても使用することができる。
有するマイクロプロセッサ１１は、スタティックランダ
ムアクセスメモリ（ＳＲＡＭと略す）を含むマイクロコ
ンピュータシステムにおいても使用することができる。
ここでは８ ｋＸ ８ ｂｉｔのＳＲＡＭを８ｆｔ！！
Ｉ用いた例を示す。この場合は、上記マイクロプロセッ
サ１１に２個の８ ｂｉｔラッチ回路２１．２２を付加
してマイクロプロセッサ１１から出力される８ ｂｉｔ
マルチブレクスアドレスを心３、罷に基づいて保持し、
マイクロプロセッサ１１内でマルチプレクスされたアド
レスを１６ｂｉｔ並列アドレスに再変換してＳＲＡＭ２
０に人力する。２３はデータバス、ＯＥはアウトプット
イネーブル信号で、続出し及び書込みを可能とする。こ
のように本願マイクロプロセッサは、基本的にはＤＲＡ
Ｍ用に設計しているが、ラッチ回路を付加するだけでＳ
ＲＡＭにも併用できる。
Ｉ用いた例を示す。この場合は、上記マイクロプロセッ
サ１１に２個の８ ｂｉｔラッチ回路２１．２２を付加
してマイクロプロセッサ１１から出力される８ ｂｉｔ
マルチブレクスアドレスを心３、罷に基づいて保持し、
マイクロプロセッサ１１内でマルチプレクスされたアド
レスを１６ｂｉｔ並列アドレスに再変換してＳＲＡＭ２
０に人力する。２３はデータバス、ＯＥはアウトプット
イネーブル信号で、続出し及び書込みを可能とする。こ
のように本願マイクロプロセッサは、基本的にはＤＲＡ
Ｍ用に設計しているが、ラッチ回路を付加するだけでＳ
ＲＡＭにも併用できる。
（発明の効果）
以上説明したように本発明では、本来のマイクロプロセ
ッサとしての機能を有する中央演算処理回路ＣＰＵを形
成したチップ内にマルチプレクス回路と、制御回路と、
リフレッシュ回路とを形成するようにしたから、マイク
ロコンピュータシステムの部品点数を削減するとともに
小型化及び製作コストの低廉化を図ることができる。
ッサとしての機能を有する中央演算処理回路ＣＰＵを形
成したチップ内にマルチプレクス回路と、制御回路と、
リフレッシュ回路とを形成するようにしたから、マイク
ロコンピュータシステムの部品点数を削減するとともに
小型化及び製作コストの低廉化を図ることができる。
又、マイクロプロセッサから直接的に多重化アトＩノス
を出力オろようにしたから、当該マイクロプロセッサの
アドレス用のピン数を減少させることができ、それだけ
マイクロプロセッサの製作コストを低減することができ
る。
を出力オろようにしたから、当該マイクロプロセッサの
アドレス用のピン数を減少させることができ、それだけ
マイクロプロセッサの製作コストを低減することができ
る。
第１図は本発明の実施例に係るマイクロプロセッサを使
用したマイクロコンピュータシステムのブロック構成図
、 第２図は第１図のマイクロプロセッサの内部構成を示す
説明図、 第３図は本発明の実施例におけるアドレスバスとストロ
ーブ信号のタイムチャート、 第４図は本発明の他の実施例のブロック構成図、第５図
は従来のマイクロコンピュータシステムの一例を示すブ
ロック構成図、 第６図は第５図の従来例における各種信号の発生時期を
示すタイムチャートである。 ！＋ ・マイクロプロセッサ、 １２・・・ダイナミックランダムアクセスメモリ、■７
．１８一時定数回路。 特許出願人 シャープ株式会社 代理人 弁理士 青山葆 ほか１名第１ 図 嘗３ 第２図 第３図 第４図
用したマイクロコンピュータシステムのブロック構成図
、 第２図は第１図のマイクロプロセッサの内部構成を示す
説明図、 第３図は本発明の実施例におけるアドレスバスとストロ
ーブ信号のタイムチャート、 第４図は本発明の他の実施例のブロック構成図、第５図
は従来のマイクロコンピュータシステムの一例を示すブ
ロック構成図、 第６図は第５図の従来例における各種信号の発生時期を
示すタイムチャートである。 ！＋ ・マイクロプロセッサ、 １２・・・ダイナミックランダムアクセスメモリ、■７
．１８一時定数回路。 特許出願人 シャープ株式会社 代理人 弁理士 青山葆 ほか１名第１ 図 嘗３ 第２図 第３図 第４図
Claims (2)
- （１）ダイナミックランダムアクセスメモリに行アドレ
スと列アドレスを多重化して送信するとともに行アドレ
スと列アドレスの識別用ストローブ信号及び上記メモリ
のリフレッシュ信号を供給するようにしたマイクロプロ
セッサにおいて、中央演算処理回路、行アドレスと列ア
ドレスを多重化するマルチプレクス回路、ストローブ信
号を発生する制御回路及びリフレッシュ回路を１チップ
内に形成したことを特徴とするマイクロプロセッサ。 - （２）ストローブ信号の時間調整用ＣＲ時定数回路を当
該マイクロプロセッサに外付けした特許請求の範囲第１
項に記載のマイクロプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60239676A JPS6299855A (ja) | 1985-10-25 | 1985-10-25 | マイクロプロセツサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60239676A JPS6299855A (ja) | 1985-10-25 | 1985-10-25 | マイクロプロセツサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6299855A true JPS6299855A (ja) | 1987-05-09 |
Family
ID=17048254
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60239676A Pending JPS6299855A (ja) | 1985-10-25 | 1985-10-25 | マイクロプロセツサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6299855A (ja) |
-
1985
- 1985-10-25 JP JP60239676A patent/JPS6299855A/ja active Pending
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