KR0176634B1 - 16비트 데이타 버스를 가진 디램 데이타 억세스 제어회로 - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속한 기술분야
디램 억세스 제어회로
2. 발명이 해결하려고 하는 기술적 과제
16비트 데이타 버스를 가진 디램 억세스 제어회로를 제공함에 있다.
3. 발명의 해결방법의 요지
디램 주제어부와 16비트 데이타 버스를 가진 디램 사이에 설치되며, 상기 디램에 대해 16비트 데이타를 한꺼번에 억세스하기 위한 디램 억세스 제어회로가, 상기 디램 주제어부에서 출력되는 라스 신호와 카스 신호와 클럭을 입력하여 상기 디램 주제어부로 데이타 애퀴날리쥐신호를 발생하는 데이타 애퀴날리쥐신호를 발생하는 데이타 애퀴날리쥐신호 발생부와, 상기 디램 주제어부에서 출력되는 라스 신호와 카스 신호와 상위 데이타 스트로브 신호와 하위 데이타 스트로브 신호와 리드/라이트 신호를 입력하여 상기 디램으로 데이타 라이트 신호를 출력하는 데이타 라이트신호 발생부와, 상기 디램 주제어부에서 출력되는 상기 상위 데이타 스트로브 신호와 상기 하위 데이타 스트로브 신호와 상기 리드/라이트 신호를 입력하여 상기 디램으로 데이타 리드 신호를 출력하는 데이타 리드 신호 발생부와, 상기 디램 주제어부에서 출력되는 상기 라스 신호와 상기 카스 신호와 상기 상위 데이타 스트로브 신호를 입력하여 상기 디램으로 상위 카스 신호를 출력하는 상위 카스 신호 발생부와, 상기 디램 주제어부에서 출력되는 상기 라스 신호와 상기 카스 신호와 상기 상위 데이타 스트로브 신호와 상기 하위 데이타 스트로브 신호를 입력하여 상기 디램으로 하위 카스 신호를 출력하는 하위 카스 신호 발생부로 구성된다.
4. 발명의 중요한 용도
16비트 데이타 버스를 가진 디램의 데이타 억세스에 이용된다.
Description
제1도는 종래 4비트×4디램 데이타 억세스 제어회로의 시스템 구성도.
제2도는 제1도에 도시된 4비트×4디램 부제어부의 상세 회로도.
제3도는 종래 4비트×4디램 데이타 억세스 제어회로의 각 부분에 따른 타이밍도.
제4도는 본 발명에 따른 16비트 데이타 버스를 가진 디램 데이타 억세스 제어회로의 시스템 구성도.
제5도는 제4도에 도시된 16비트 디램 부제어부의 상세 회로도.
제6도는 본 발명에 따른 16비트 데이타 버스를 가진 디램 데이타 억세스 제어회로의 각 부분에 따른 타이밍도.
본 발명은 디램 제어회로에 관한 것으로, 특히 디램 컨트롤러를 내장한 프로세서를 이용하여 16비트 데이타 버스를 가진 디램(DRAM;Dynamic Random Access Memory)에 대해 16비트 데이타를 한꺼번에 억세스할 수 있는 회로에 관한 것이다.
일반적으로 디램의 데이타 억세스 제어는 디램 컨트롤러(DRAM Controller)와 디램 컨트롤러가 내장된 프로세서(Processor) 등을 이용하여 이루어지고 있다.
디램 컨트롤러에는 예를 들어 인텔사의 82C08등이 있다. 상기 디램 컨트롤러를 이용하여 16비트 디램 데이타 억세스 제어회로를 구성할 경우 메모리의 구성을 다양하게 할 수 있다. 디램의 리프레쉬(Refresh) 회로도 여러 가지가 있어서 디램 데이타 억세스 제어회로를 용이하게 구현할 수 있으나 부품이 추가되어야 하는 부담이 있다.
한편, 디램 컨트롤러를 내장한 프로세서에는 일본 도시바사의 6800계열 TMP68303등이 있다. 그리고 상기 디램 컨트롤러를 내장한 프로세서를 이용하여 16비트 디램 데이타 억세스 제어회로를 구성할 경우 디램 메모리의 구성과 카스(CAS) 비포 라스(CAS before RAS)방식과 같은 리프레쉬 사이클(Refresh Cycle)로 한정되어 있으나 프로세서를 그대로 이용할 수 있어 추가적인 부품을 사용하지 않는 장점이 있다.
그래서, 일반적으로 상기 디램 컨트롤러를 내장한 프로세서를 이용하여 16비트 디램 데이타 억세스 제어회로를 구성하고 있다.
여기서 상기 16비트 디램 데이타 억세스 제어회로라는 것은 소정 메모리 용량을 가진 디램에 의해 디램 컨트롤러를 내장한 프로세서의 제어에 대응하여 소정 제어신호를 발생하여 데이타를 억세스하는 회로를 말한다.
제1도는 종래 4비트×4디램 데이타 억세스 제어회로의 구성도이다.
16비트 데이타를 억세스하기 위한 디램 컨트롤러를 내장하여 라스(RAS) 신호와 카스(CAS) 신호 등 여러 가지 제어신호를 발생하는 디램 주제어부(10)와 상기 디램 주제어부(10)에서 발생되는 라스(RAS) 신호와 카스(CAS) 신호 등 여러 가지 제어신호에 대응하여 16비트 디램(30)과 데이타를 직접 억세스 할 수 있는 억세스 제어신호를 발생하는 디램 부제어부(20)와 상기 디램 주제어부(10)에서 발생되는 라스(RAS) 신호와 카스(CAS) 신호를 입력하고 상기 디램 부제어부(30)에서 발생되는 억세스 제어신호에 대응하여 소정 데이타를 상기 디램 주제어부(10)와 억세스하는 16비트 디램(30)으로 구성된다. 상기 16비트 디램(30)은 4비트 데이타를 억세스할 수 있는 256KByte의 메모리 용량을 가진 44C256칩 4개로 이루어져 있다.
제2도는 제1도에 도시된 디램 부논리제어신호 발생부의 상세 회로도이다.
제3도는 종래 4비트×4디램 데이타 억세스 제어회로의 각 부분에 따른 타이밍도이다.
이하 제2도와 제3도를 참조하여 종래 디램 부논리제어신호 발생부의 동작을 상세히 설명한다.
데이타 애퀴날리쥐신호(Data Acknowledge;이하 DTACK라 함) 발생부(200)는 디램 주제어부(10)에서 발생된 제3도의 (3g)와 같은 카스(CAS) 신호와 상기 제3도의 (3f)와 같은 라스(RAS) 신호와 상기 제3도의 (3b)와 같은 시스템클럭(CLK)과 상기 제3도의 (3a)와 같은 리세트(RESET) 신호를 입력하여 16비트 디램(30)과 데이타의 억세스가 끝났음을 알려주는 상기 제3도의 (3l)과 같은 DTACK 신호를 발생한다.
어퍼 데이타 리드(Upper data Read;이하 UDRD라 함) 신호 발생부(210)는 상기 제3도의 (3d)에 나타낸 것과 같은 어퍼 데이타 스트로브(Upper data strobe;이하 UDS라 함) 신호와 상기 제3도의 (3c)에 나타낸 것과 같은 리드/라이트(Read/Write;이하 R/W라 함)를 입력하여 상기 제3도의 (3h)에 나타낸 것과 같은 UDRD 신호를 발생한다.
로우어 데이타 리드(Lower Data Read;이하 LDRD라 함) 신호 발생부(220)는 상기 제3도의 (3e)에 나타낸 것과 같은 로우어 데이타 스트로브(Lower data strobe;이하 LDS라 함)신호와 상기 R/W 신호를 입력하여 상기 제3도의 (3i)에 나타낸 것과 같은 LDRD 신호를 발생한다.
어퍼 데이타 라이트(Upper Data Write;이하 UDWR라 함) 신호 발생부(230)는 상기 UDS 신호와 상기 R/W 신호와 카스(CAS) 신호를 입력하여 상기 제3도의 (3j)에 나타낸 것과 같은 UDWR 신호를 발생한다.
로우어 데이타 라이트(Lower Data Write;이하 LDWR라 함) 신호 발생부(240)는 상기 LSD 신호와 UDS와 R/W 신호와 카스(CAS) 신호와 라스(RAS) 신호를 입력하여 상기 제3도의 (3k)에 나타낸 것과 같은 LDWR 신호를 발생한다.
만약, 소정 메모리의 용량을 같게 하여 16비트 데이타를 억세스하고자 할 때 데이타 버스선을 1비트로 할 경우 상기 버스선에 대응하여 디램이 16개 필요하고, 데이타 버스선을 4비트로 할 경우 디램이 4개 필요하고, 데이타 버스선을 8비트로 할 경우 디램이 2개 필요하고, 데이타 버스선을 16비트의 단위로 할 경우 디램이 한 개만 필요하게 된다. 즉 데이타 버스선에 따라 메모리의 구성이 달라지게 된다. 상기 16비트 데이타를 한꺼번에 억세스할 수 있는 디램으로 소정 시스템을 구성하였을 경우 메모리의 구성이 간단해진다는 잇점이 있다.
따라서 본 발명의 목적은 16비트 데이타 버스선을 가지는 디램에 데이타를 한꺼번에 억세스할 수 있는 데이타 억세스 제어회로를 제공함에 있다.
상기 목적을 달성하기 위한 16비트 디램 데이타 억세스 제어 방법은 /RAS 신호를 직접 16비트 디램에 인가하며, 카스(CAS) 신호를 입력하여 UCAS, LCAS 신호를 발생하여 디램과 데이타를 억세스하는 방법으로 구성된다.
상기한 목적을 달성하기 위한 디램 주제어부와 16비트 데이타 버스를 가진 디램 사이에 설치되며, 상기 디램에 대해 16비트 데이타를 한꺼번에 억세스하기 위한 디램 억세스 제어회로가, 상기 디램 주제어부에서 출력되는 라스 신호와 카스 신호와 클럭을 입력하여 상기 디램 주제어부로 데이타 애퀴날리쥐신호를 발생하는 데이타 애퀴날리쥐신호를 발생하는 데이타 애퀴날리쥐신호 발생부와, 상기 디램 주제어부에서 출력되는 라스 신호와 카스 신호와 상위 데이타 스트로브 신호와 하위 데이타 스트로브 신호와 리드/라이트 신호를 입력하여 상기 디램으로 데이타 라이트 신호를 출력하는 데이타 라이트신호 발생부와, 상기 디램 주제어부에서 출력되는 상기 상위 데이타 스트로브 신호와 상기 하위 데이타 스트로브 신호와 상기 리드/라이트 신호를 입력하여 상기 디램으로 데이타 리드 신호를 출력하는 데이타 리드 신호 발생부와, 상기 디램 주제어부에서 출력되는 상기 라스 신호와 상기 카스 신호와 상기 상위 데이타 스트로브 신호를 입력하여 상기 디램으로 상위 카스 신호를 출력하는 상위 카스 신호 발생부와, 상기 디램 주제어부에서 출력되는 상기 라스 신호와 상기 카스 신호와 상기 상위 데이타 스트로브 신호와 상기 하위 데이타 스트로브 신호를 입력하여 상기 디램으로 하위 카스 신호를 출력하는 하위 카스 신호 발생부로 구성됨을 특징으로 한다.
이하 본 발명을 첨부한 도면을 참조하여 상세히 설명한다.
제4도는 본 발명에 따른 16비트 디램 데이타 억세스 제어회로의 시스템 구성도이다.
제5도는 제4도에 도시된 디램 부제어부의 상세 회로도이다.
제6도는 본 발명의 동작에 따른 파형도이다.
이하 본 발명의 일 실시예를 제4도와 제5도와 제6도를 참조하여 상세히 설명한다.
우선, 상기 제4도를 참조하면, DRAM 콘트롤러를 내장한 디램 주제어부(40)과 상기 디램 주제어부(40)에서 출력하는 RAS 신호와 CAS 신호, R/W 신호 등을 입력으로 16비트 디램(60)을 제어하는 각종 신호를 발생하는 디램 부제어부(50)으로 구성된다. 여기서 상기 디램 부제어부(50)의 상세 구성은 상기 제5도와 같다.
상기 제5도를 참조하면, DTACK(데이타 애퀴날리쥐)신호 발생부(300)는 디램 주제어부(40)의 데이타 오퍼레이션(Data Operation)에 대하여 제6도의 (6f)에 도시된 라스(RAS) 신호와 상기 제6도의 (6g)에 도시된 카스(CAS) 신호와 그리고 상기 제6도의 (6b)에 도시된 클럭(CLK)을 입력하여 상기 제6도의 (6l)에 도시된 DTACK 신호를 발생한다.
DWR 신호 발생부(310)는 상기 라스(RAS) 신호와 카스(CAS) 신호와 또한 제6도의 (6d)에 도시된 UDS(상위 데이타 스트로브) 신호와 상기 제6도의 (6e)에 도시된 LDS(하위 데이타 스트로브) 신호와 상기 제6도의 (6c)에 도시된 R/W 신호를 입력하여 상기 제6도의 (6j)에 도시한 바와 같은 DWR 신호(데이타 라이트 신호)를 발생한다. 여기서 상기 DWR 신호는 16비트 디램(60)의 write 신호이다.
DRD 신호 발생부(320)는 상기 라스(RAS) 신호와 카스(CAS) 신호와 또한 제6도의 (6d)에 도시된 UDS 신호와 상기 제6도의 (6e)에 도시된 LDS 신호와 상기 제6도의 (6c)에 도시된 R/W 신호를 입력하여 상기 제6도의 (6k)에 도시한 바와 같은 DRD 신호(데이타 리드 신호)를 발생한다. 여기서 상기 DRD 신호는 16비트 디램(60)의 Read 신호이다.
그리고 디램쓰기 방지부(350)은 리프레쉬 사이클일 때 16비트 디램에 쓰기 동작을 방지한다. 상기 리프레쉬 사이클은 앞에서 기술한 바와 같이, CAS before RAS 방식이며, 디램쓰기 방지부(350)은 정상적인 동작과 리프레쉬 사이클을 구분하여 동작한다.
UCAS 신호 발생부(330)는 상기 카스(CAS) 신호와 라스(RAS) 신호와 UDS 신호를 입력하여 제6도의 (6h)에 도시한 바와 같은 UCAS 신호를 발생한다. 여기서 상기 UCAS 신호는 16비트 디램(60)의 상위 8비트를 억세스하는 신호이다. 그리고 제어동작 판별부(360)은 리프레쉬 사이클과 리드, 라이트 오퍼레이션을 판별하는 회로도이다. 그리고 상기 리드 오퍼레이션과 라이트 오퍼레이션은 상기 리프레쉬 사이클로 판별된다.
그리고 LCAS 신호 발생부(340)는 상기 카스(CAS) 신호와 라스(RAS) 신호와 UDS 신호와 LDS 신호를 입력하여 제6도의 (6h)에 도시한 바와 같은 LCAS 신호를 발생한다. 여기서 상기 LCAS 신호는 16비트 디램(60)의 하위 8비트를 억세스하는 신호이다.
상술한 바와 같이 본 발명은 디램 컨트롤러를 내장한 프로세서를 이용하여 16비트 데이타 버스를 가진 디램에 대해 16비트 데이타를 한꺼번에 억세스를 쉽게 할 수 있다는 장점이 있다.
Claims (1)
- 디램 주제어부와 16비트 데이타 버스를 가진 디램 사이에 설치되며, 상기 디램에 대해 16비트 데이타를 한꺼번에 억세스하기 위한 디램 억세스 제어회로에 있어서, 상기 디램 주제어부에서 출력되는 라스 신호와 카스 신호와 클럭을 입력하여 상기 디램 주제어부로 데이타 애퀴날리쥐신호를 발생하는 데이타 애퀴날리쥐신호를 발생하는 데이타 애퀴날리쥐신호 발생부와, 상기 디램 주제어부에서 출력되는 상기 라스 신호와 상기 카스 신호와 상위 데이타 스트로브 신호와 하위 데이타 스트로브 신호와 리드/라이트 신호를 입력하여 상기 디램으로 데이타 라이트 신호를 출력하는 데이타 라이트신호 발생부와, 상기 디램 주제어부에서 출력되는 상기 상위 데이타 스트로브 신호와 상기 하위 데이타 스트로브 신호와 상기 리드/라이트 신호를 입력하여 상기 디램으로 데이타 리드 신호를 출력하는 데이타 리드 신호 발생부와, 상기 디램 주제어부에서 출력되는 상기 라스 신호와 상기 카스 신호와 상기 상위 데이타 스트로브 신호를 입력하여 상기 디램으로 상위 카스 신호를 출력하는 상위 카스 신호 발생부와, 상기 디램 주제어부에서 출력되는 상기 라스 신호와 상기 카스 신호와 상기 상위 데이타 스트로브 신호와 상기 하위 데이타 스트로브 신호를 입력하여 상기 디램으로 하위 카스 신호를 출력하는 하위 카스 신호 발생부로 구성됨을 특징으로 하는 디램 억세스 제어회로.
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