RU93052160A - Полупроводниковая память - Google Patents

Полупроводниковая память

Info

Publication number
RU93052160A
RU93052160A RU93052160/09A RU93052160A RU93052160A RU 93052160 A RU93052160 A RU 93052160A RU 93052160/09 A RU93052160/09 A RU 93052160/09A RU 93052160 A RU93052160 A RU 93052160A RU 93052160 A RU93052160 A RU 93052160A
Authority
RU
Russia
Prior art keywords
address
memory
receiving
banks
logical level
Prior art date
Application number
RU93052160/09A
Other languages
English (en)
Other versions
RU2156506C2 (ru
Inventor
ПАРК Чуроо
ЯНГ Хун-Соон
КИМ Чулл-Соо
КИМ Мунг-Хо
ЛИ Сеунг-Хун
ЛИ Си-Йол
ЛИ Хо-Чеол
КИМ Тае-Джин
ЧОИ Юн-Хо
Original Assignee
Самсунг Электроникс Ко, Лтд.,
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from KR1019930007127A external-priority patent/KR960003526B1/ko
Application filed by Самсунг Электроникс Ко, Лтд., filed Critical Самсунг Электроникс Ко, Лтд.,
Publication of RU93052160A publication Critical patent/RU93052160A/ru
Application granted granted Critical
Publication of RU2156506C2 publication Critical patent/RU2156506C2/ru

Links

Claims (1)

  1. Синхронная динамическая память с произвольным доступом, позволяющая обращаться к данным в матрице ячеек памяти синхронно с системным синхроимпульсом от внешней системы, например, такой как центральный процессор (СРU). Синхронная DRAM принимает внешний синхроимпупьс и состоит из множества банков памяти, каждый из которых включает множество ячеек памяти и находится либо в активном цикле, либо в цикле регенерации; устройства для приема стробирующего сигнала строчного адреса и для фиксации логического уровня этого сигнала в ответ на синхроимпульс; устройства ввода адреса для приема сгенерированного вовне адреса, по которому выбирается один из банков памяти, и устройства для приема зафиксированного логического уровня и адреса от устройства ввода адреса и для вывода сигнала активизации к банку памяти, выбранному по адресу, и вывода сигналов отсутствия активизации к невыбранным банкам, когда зафиксированный логический уровень соответствует первому (высокому) уровню, так что выбранный банк памяти, откликнувшийся на сигнал активизации будет работать в активном цикле, в то время как невыбранные банки памяти, откликнувшиеся на сигналы отсутствия активизации, будет работать в режиме регенерации.
RU93052160/09A 1993-04-27 1993-10-01 Полупроводниковая память RU2156506C2 (ru)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
KR18130/1992 1992-10-02
KR18131/1992 1992-10-02
KR1019930007127A KR960003526B1 (ko) 1992-10-02 1993-04-27 반도체 메모리장치
KR7127/1993 1993-04-27

Publications (2)

Publication Number Publication Date
RU93052160A true RU93052160A (ru) 1997-04-10
RU2156506C2 RU2156506C2 (ru) 2000-09-20

Family

ID=19354549

Family Applications (1)

Application Number Title Priority Date Filing Date
RU93052160/09A RU2156506C2 (ru) 1993-04-27 1993-10-01 Полупроводниковая память

Country Status (1)

Country Link
RU (1) RU2156506C2 (ru)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2454739C1 (ru) * 2011-01-12 2012-06-27 Российская Федерация, от имени которой выступает Министерство обороны Российской Федерации Способ программирования имс flash-памяти типа nand и устройство для его реализации
US9171600B2 (en) * 2013-09-04 2015-10-27 Naoki Shimizu Semiconductor memory device
CN106295477A (zh) * 2015-06-03 2017-01-04 小米科技有限责任公司 一种进行指纹识别的终端

Similar Documents

Publication Publication Date Title
EP1524671A3 (en) Clock suspending circuitry
CA1278875C (en) Memory access system
JP4961003B2 (ja) リフレッシュフラグを発生させる半導体メモリシステム
KR970051141A (ko) 단일 ras 신호에 의해 동시 동작이 가능한 이중뱅크를 갖는 반도체 메모리장치
EP1816569A3 (en) Integrated circuit I/O using a high performance bus interface
KR910005308A (ko) 반도체 메모리
DE69526431T2 (de) Eine synchrone nand-dram-speicherarchitektur
KR930017028A (ko) 복수개의 ras 신호를 가지는 반도체 메모리 장치
JPH0218780A (ja) リフレッシュ回路
KR960012013A (ko) 동기형 반도체 기억 장치
JPH07107793B2 (ja) 仮想型スタティック半導体記憶装置及びこの記憶装置を用いたシステム
JP3039557B2 (ja) 記憶装置
RU93052160A (ru) Полупроводниковая память
JP4012393B2 (ja) 記憶装置、記憶装置の内部制御方法、システム、及びシステムにおける記憶手段の制御方法
KR0176634B1 (ko) 16비트 데이타 버스를 가진 디램 데이타 억세스 제어회로
KR960001999A (ko) 메모리 뱅크 선택회로
JPH0450625B2 (ru)
KR890008560Y1 (ko) Dram 타이밍 발생기
JP2600137Y2 (ja) メモリ増設装置
JPH0221488A (ja) 半導体記憶装置
JPS6182588A (ja) 半導体記憶装置
KR970051210A (ko) 연속적인 라이트 사이클에 의한 반도체 메모리 라이트 방법
JPH03237681A (ja) ダイナミックメモリ装置
JPH04319751A (ja) メモリ制御方式
JPH0476886A (ja) メモリ