KR930017028A - 복수개의 ras 신호를 가지는 반도체 메모리 장치 - Google Patents

복수개의 ras 신호를 가지는 반도체 메모리 장치 Download PDF

Info

Publication number
KR930017028A
KR930017028A KR1019920001461A KR920001461A KR930017028A KR 930017028 A KR930017028 A KR 930017028A KR 1019920001461 A KR1019920001461 A KR 1019920001461A KR 920001461 A KR920001461 A KR 920001461A KR 930017028 A KR930017028 A KR 930017028A
Authority
KR
South Korea
Prior art keywords
strobe
signals
signal
data
dynamic ram
Prior art date
Application number
KR1019920001461A
Other languages
English (en)
Other versions
KR950000504B1 (ko
Inventor
최윤호
울 하크 에자즈
진대제
조수인
Original Assignee
김광호
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김광호, 삼성전자 주식회사 filed Critical 김광호
Priority to KR1019920001461A priority Critical patent/KR950000504B1/ko
Priority to TW084210824U priority patent/TW311725U/zh
Priority to DE69229104T priority patent/DE69229104T2/de
Priority to JP4292908A priority patent/JP2607814B2/ja
Priority to EP92309983A priority patent/EP0553547B1/en
Priority to CN92112631A priority patent/CN1078378C/zh
Priority to US08/009,475 priority patent/US5343438A/en
Publication of KR930017028A publication Critical patent/KR930017028A/ko
Application granted granted Critical
Publication of KR950000504B1 publication Critical patent/KR950000504B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Memory System (AREA)

Abstract

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 칩에 복수개의 로우 어드레스 스트로브신호를 인가하므로서 데이타의 액세스가 고속으로 이루어지도록 하는 다이나믹 램에 관한 것으로서, 본 발명에서는 [복수개의 핀에 복수개의 로우 어드레스 스트로브신호를 각각 연결하고, 상기 각각의 로우 어드레스 스트로브

Description

복수개의신호를 가지는 반도체 메모리 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제5도는 본 발명의 데이타액세스동작을 보여주는 기능적 블럭다이어그램, 제6도는 본 발명에 따른 다이나믹램의 핀접속도.

Claims (5)

  1. 동기 랜덤 엑세스 메모리 장치에 있어서, 각각 행과 열의 매트릭스 형태로 다수개의 메모리 쎌을 가지는 복수의 메모리 어레이군과, 상기 메모리 어레이군과 동일한 수의 제1스트로우브신호를 각각 입력하기 위한 복수의 제1스트로우브신호 입력단자들과, 외부로부터 클릭 신호를 입력하기 위한 클럭신호 입력단자와, 상기 복수의 제1스트로우브신호들을 순차적으로 액티브시키는 것에 의해 액티브된 제1스트로우브신호들의 액티브 사이클에 대응하는 메모리 어레이군으로부터 상기 클럭에 동기된 데이타를 연속하여 출력하는 수단을 구비함을 특징으로 하는 다이나믹 램.
  2. 제1항에 있어서, 상기 복수개의 로우 어드레스 스트로브신호중에서 임의의 하나의 로우 어드레스 스트로브신호가 프리차아지신호로 인가되는 경우에도 데이타의 액세스 동작이 이루어짐을 특징으로 하는 다이나믹 램.
  3. 동기 랜덤 액세스 메모리 장치에 있어서, 각각 행과 열의 매트릭스 형태로 다수개의 메모리 쎌을 가지는 복수의 메모리 어레이군과, 상기 메모리 어레이군과 동일한 수의 제1스트로우브신호를 각각 입력하기 위한 복수의 제1스트로우브신호 입력단자들과, 외부로부터 클럭 신호를 입력하기 위한 클럭신호 입력단자와, 제1스트로우브신호를 순차적으로 액티브시키며 액티브 상태에 있지 아니한 제1스트로우브신호에 관련된 메모리 쎌 어레이군의 비트라인들을 적어도 프리차아지하기 위한 수단을 구비하고 상기 클럭 신호에 동기하여 상기 제1스트로우브신호들이 서로 순차적으로 제1레벨의 신호로서 인가됨에 의해 상기 복수개의 메모리 셀 어레이군의 각 데이타를 서로 연속적으로 출력하는 사이클을 적어도 가짐을 특징으로 하는 다이나믹 램.
  4. 제3항에 있어서, 상기 제1레벨은 소정의 신호가 액티베이션되는 레벨임을 특징으로 하는 다이나믹 램.
  5. 제3항에 있어서, 상기 제1스트로우브신호는 로우 어드레스 스트로우브신호임을 특징으로 하는 다이나믹 램.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019920001461A 1992-01-31 1992-01-31 복수개의 로우 어드레스 스트로브 신호를 가지는 반도체 메모리 장치 KR950000504B1 (ko)

Priority Applications (7)

Application Number Priority Date Filing Date Title
KR1019920001461A KR950000504B1 (ko) 1992-01-31 1992-01-31 복수개의 로우 어드레스 스트로브 신호를 가지는 반도체 메모리 장치
TW084210824U TW311725U (en) 1992-01-31 1992-10-03 Semiconductor memory device with multiple row address strobe signal
DE69229104T DE69229104T2 (de) 1992-01-31 1992-10-30 Stroboskopische Signale in Halbleiterspeicheranordnungen
JP4292908A JP2607814B2 (ja) 1992-01-31 1992-10-30 半導体メモリ装置
EP92309983A EP0553547B1 (en) 1992-01-31 1992-10-30 Strobe signals in semiconductor memory devices
CN92112631A CN1078378C (zh) 1992-01-31 1992-10-31 具有多个行地址选通信号的半导体存储装置
US08/009,475 US5343438A (en) 1992-01-31 1993-02-01 Semiconductor memory device having a plurality of row address strobe signals

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019920001461A KR950000504B1 (ko) 1992-01-31 1992-01-31 복수개의 로우 어드레스 스트로브 신호를 가지는 반도체 메모리 장치

Publications (2)

Publication Number Publication Date
KR930017028A true KR930017028A (ko) 1993-08-30
KR950000504B1 KR950000504B1 (ko) 1995-01-24

Family

ID=19328529

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019920001461A KR950000504B1 (ko) 1992-01-31 1992-01-31 복수개의 로우 어드레스 스트로브 신호를 가지는 반도체 메모리 장치

Country Status (7)

Country Link
US (1) US5343438A (ko)
EP (1) EP0553547B1 (ko)
JP (1) JP2607814B2 (ko)
KR (1) KR950000504B1 (ko)
CN (1) CN1078378C (ko)
DE (1) DE69229104T2 (ko)
TW (1) TW311725U (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100755064B1 (ko) * 2005-12-13 2007-09-06 주식회사 하이닉스반도체 내부 어드레스 생성 회로

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960003526B1 (ko) 1992-10-02 1996-03-14 삼성전자주식회사 반도체 메모리장치
US7187572B2 (en) 2002-06-28 2007-03-06 Rambus Inc. Early read after write operation memory device, system and method
JP2547633B2 (ja) * 1989-05-09 1996-10-23 三菱電機株式会社 半導体記憶装置
JP2740063B2 (ja) * 1990-10-15 1998-04-15 株式会社東芝 半導体記憶装置
EP0561370B1 (en) * 1992-03-19 1999-06-02 Kabushiki Kaisha Toshiba A clock-synchronous semiconductor memory device and access method thereof
US6310821B1 (en) * 1998-07-10 2001-10-30 Kabushiki Kaisha Toshiba Clock-synchronous semiconductor memory device and access method thereof
US6279116B1 (en) 1992-10-02 2001-08-21 Samsung Electronics Co., Ltd. Synchronous dynamic random access memory devices that utilize clock masking signals to control internal clock signal generation
US5680518A (en) * 1994-08-26 1997-10-21 Hangartner; Ricky D. Probabilistic computing methods and apparatus
JPH0869409A (ja) * 1994-08-29 1996-03-12 Nec Corp 半導体メモリのデータ読み出し方法
US5613094A (en) * 1994-10-17 1997-03-18 Smart Modular Technologies Method and apparatus for enabling an assembly of non-standard memory components to emulate a standard memory module
KR0146176B1 (ko) * 1995-05-02 1998-09-15 김주용 동기식 기억장치의 신호 전달 회로
JP3710845B2 (ja) 1995-06-21 2005-10-26 株式会社ルネサステクノロジ 半導体記憶装置
US5537353A (en) * 1995-08-31 1996-07-16 Cirrus Logic, Inc. Low pin count-wide memory devices and systems and methods using the same
US5652732A (en) * 1995-12-22 1997-07-29 Cypress Semiconductor Corp. Apparatus and method for matching a clock delay to a delay through a memory array
WO1997035316A1 (fr) 1996-03-21 1997-09-25 Hitachi, Ltd. Processeur a memoire dram integree
US6504548B2 (en) 1998-09-18 2003-01-07 Hitachi, Ltd. Data processing apparatus having DRAM incorporated therein
US6209071B1 (en) 1996-05-07 2001-03-27 Rambus Inc. Asynchronous request/synchronous data dynamic random access memory
US5748554A (en) * 1996-12-20 1998-05-05 Rambus, Inc. Memory and method for sensing sub-groups of memory elements
KR100232895B1 (ko) * 1996-12-31 1999-12-01 김영환 센스앰프 인에이블 신호 발생 장치
KR100326268B1 (ko) 1998-10-28 2002-05-09 박종섭 디코딩시의동작마진확보를위한디코딩장치및그방법
US7500075B1 (en) 2001-04-17 2009-03-03 Rambus Inc. Mechanism for enabling full data bus utilization without increasing data granularity
US6825841B2 (en) * 2001-09-07 2004-11-30 Rambus Inc. Granularity memory column access
US8190808B2 (en) * 2004-08-17 2012-05-29 Rambus Inc. Memory device having staggered memory operations
US7280428B2 (en) 2004-09-30 2007-10-09 Rambus Inc. Multi-column addressing mode memory system including an integrated circuit memory device
US8595459B2 (en) 2004-11-29 2013-11-26 Rambus Inc. Micro-threaded memory
CN1870873A (zh) * 2005-05-28 2006-11-29 深圳富泰宏精密工业有限公司 铰链装置及应用该铰链装置的便携式电子装置
US20070260841A1 (en) 2006-05-02 2007-11-08 Hampel Craig E Memory module with reduced access granularity
WO2009042329A2 (en) * 2007-09-27 2009-04-02 Rambus Inc. Reconfigurable memory system data strobes
US9268719B2 (en) 2011-08-05 2016-02-23 Rambus Inc. Memory signal buffers and modules supporting variable access granularity
WO2015153693A1 (en) * 2014-03-31 2015-10-08 Xockets IP, LLC Interface, interface methods, and systems for operating memory bus attached computing elements

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58141494A (ja) * 1982-02-15 1983-08-22 Toshiba Corp メモリアクセス装置
US4725945A (en) * 1984-09-18 1988-02-16 International Business Machines Corp. Distributed cache in dynamic rams
US4636986B1 (en) * 1985-01-22 1999-12-07 Texas Instruments Inc Separately addressable memory arrays in a multiple array semiconductor chip
JPS63163937A (ja) * 1986-12-26 1988-07-07 Minolta Camera Co Ltd メモリ制御装置
US4967397A (en) * 1989-05-15 1990-10-30 Unisys Corporation Dynamic RAM controller
JP3103575B2 (ja) * 1989-05-26 2000-10-30 松下電器産業株式会社 半導体記憶装置
JPH03160685A (ja) * 1989-11-17 1991-07-10 Wacom Co Ltd Ｄｒａｍアクセス方法及びその装置
US4998222A (en) * 1989-12-04 1991-03-05 Nec Electronics Inc. Dynamic random access memory with internally gated RAS

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100755064B1 (ko) * 2005-12-13 2007-09-06 주식회사 하이닉스반도체 내부 어드레스 생성 회로

Also Published As

Publication number Publication date
US5343438A (en) 1994-08-30
KR950000504B1 (ko) 1995-01-24
TW311725U (en) 1997-07-21
EP0553547B1 (en) 1999-05-06
JPH0660640A (ja) 1994-03-04
CN1075025A (zh) 1993-08-04
DE69229104D1 (de) 1999-06-10
CN1078378C (zh) 2002-01-23
DE69229104T2 (de) 1999-12-09
EP0553547A2 (en) 1993-08-04
EP0553547A3 (en) 1993-12-08
JP2607814B2 (ja) 1997-05-07

Similar Documents

Publication Publication Date Title
KR930017028A (ko) 복수개의 ras 신호를 가지는 반도체 메모리 장치
US4855959A (en) Dual port memory circuit
US4803621A (en) Memory access system
US4685089A (en) High speed, low-power nibble mode circuitry for dynamic memory
CA2391213C (en) Simultaneous addressing using single-port rams
US4412313A (en) Random access memory system having high-speed serial data paths
EP1524671A3 (en) Clock suspending circuitry
US5745914A (en) Technique for converting system signals from one address configuration to a different address configuration
US4811305A (en) Semiconductor memory having high-speed serial access scheme
KR840001731A (ko) 순차적인 워어드가 정열된 어드레스 지정장치
US6230250B1 (en) Synchronous memory and data processing system having a programmable burst order
US4503525A (en) Common circuit for dynamic memory refresh and system clock function
US4575826A (en) Refresh generator system for a dynamic memory
US4328566A (en) Dynamic memory refresh system with additional refresh cycles
ES8801462A1 (es) Un subsistema de memoria para uso en un sistema que se acopla a una linea principal de palabra unica.
US5640361A (en) Memory architecture
GB2095442A (en) Refreshing dynamic MOS memories
US5363337A (en) Integrated circuit memory with variable addressing of memory cells
US5027329A (en) Addressing for large dynamic RAM
KR0184510B1 (ko) 동기식 반도체 메모리의 리프레쉬 제어회로 및 그 제어방법
JPH01227299A (ja) メモリのリフレッシュ制御方式
KR0161471B1 (ko) 디램의 페이지모드 동작방법
KR0154717B1 (ko) 상태 천이 머신을 가지는 시스템의 메모리 관리 구조 및 그 처리방법
KR940008715B1 (ko) Dram의 리프레쉬 제어회로
JPS63106989A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100114

Year of fee payment: 16

LAPS Lapse due to unpaid annual fee