KR0146176B1 - 동기식 기억장치의 신호 전달 회로 - Google Patents

동기식 기억장치의 신호 전달 회로

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KR0146176B1 KR1019950010732A KR19950010732A KR0146176B1 KR 0146176 B1 KR0146176 B1 KR 0146176B1 KR 1019950010732 A KR1019950010732 A KR 1019950010732A KR 19950010732 A KR19950010732 A KR 19950010732A KR 0146176 B1 KR0146176 B1 KR 0146176B1
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Abstract

본 발명은 동기식 기억장치의 신호전달회로에 관한 것으로, 내부 어드레스 신호를 이용하여 내부 회로를 동작시키는 버스트 동작에서 클럭 신호로부터 데이타가 출력되기까지 걸리는 지연 시간을 줄일 수가 있어서 빠른 동작이 가능하고, 클럭의 주기가 빠른 경우에 외부에서 어드레스가 입력되는 동작에서만 클럭이 지연되고 대부분의 시간을 차지하는 버스트 동작에서는 빠른 클럭에서의 동작이 가능한 효과가 있다.

Description

동기식 기억장치의 신호전달회로
제1도는 종래의 동기식 기억장치의 신호전달회로를 도시한 회로도.
제2도는 제1도의 동작 타이밍도.
제3도는 본 발명의 실시예에 따른 신호전달회로의 회로도.
제4도는 제3도에 도시된 멀티플렉스 제어부의 제1 회로도.
제5도는 제3도에 도시된 멀티플렉스 제어부의 제2 회로도.
제6도는 제3도에 도시된 스위치 동작 제어부의 제1 회로도.
제7도는 제3도에 도시된 스위치 동작 제어부의 제2 회로도.
제8도는 제3도에 도시된 스위치 동작 제어부의 제3 회로도.
제9도는 제3도의 내부 클럭신호 발생부가 없는 경우의 동작 타이밍도.
제10도는 제3도의 내부 클럭신호 발생부가 있는 경우의 동작 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
11:멀티플렉스 회로부 12:내부 회로부
13:데이타 출력 버퍼부 14:멀티플렉스 제어부
15:출력 버퍼 제어부 21:클럭신호 지연 회로부
22:스위치 동작 제어부 23:스위치 회로부
본 발명은 동기식 기억장치의 신호전달회로에 관한 것으로, 특히 클럭 신호에 의해 동기되어 출력되는 내부 어드레스 신호를 버스트 동작시 빠르게 출력하도록 지연시간을 줄이고, 또한 짧은 클럭의 주기에서도 내부어드레스 신호의 출력이 가능하도록 구현한 신호전달회로에 관한 것이다.
일반적으로, 에스 디램(Synchronous DRAM:SDRAM)과 같이 클럭(clock:이하 clk)에 동기되어 사용되는 소자들은 클럭 인에이블 신호(clk enable)가 인에이블된 상태에서 클럭을 받아들이고, 나머지 다른 외부 신호는 클럭 신호에 동기되어 처리된다. 그러므로, 모든 외부 신호를 받아들이는 것은 클럭 신호에 동기되어 받아들여진다.
제1도는 종래의 동기식 기억장치의 신호전달회로를 도시한 회로도로서, 소자 외부에서 입력되는 외부 어드레스 신호 및 어드레스 카운터 회로(도시 안됨)에서 생성된 내부 어드레스 신호를 입력으로 하여 제1의 동작에서는 상기 외부 어드레스 신호를 출력하고, 제2의 동작에서는 상기 내부 어드레스 신호를 내부 회로부로 출력하는 멀티플렉스 회로부(11)와, 클럭 신호(clk)를 입력으로 하여 상기 제1 및 제2 동작을 제어하는 신호를 출력하는 멀티플렉스 제어부(14)와, 상기 멀티플렉스 회로부(11)로부터 전달된 어드레스 신호를 입력으로 하여 데이타 출력 버퍼부(13)로 데이타를 발생시키는 내부 회로부(12)와, 상기 내부 회로부(12)에서 발생된 데이타 신호를 출력하기 위한 데이타 출력 버퍼부(13)와, 상기 클럭 신호를 입력으로 하여 상기 데이타 출력 버퍼부(13)의 동작을 제어하기 위한 신호를 발생시키는 출력 버퍼 제어부(15)로 구성되어 있다.
먼저 입력단자로 클럭 신호가 입력이 되면, 상기 멀티플렉스 제어 회로부(14)는 클럭 신호(clk)가 입력되는 노드(N5) 및 노드(N7) 사이에 접속된 3개의 인버터를 통하여 일정시간동안 지연된 신호를 NAND게이트(G3)로 입력하게 된다. 이 NAND게이트(G3)는 상기 지연 신호 및 입력단자로 부터의 클럭 신호를 입력으로 하여 NAND연산한 값을 출력하게되고 이 출력된 값을 반전시켜 상기 멀티플렉스 회로부(11)로 출력하게 된다.
상기 멀티플렉스 회로부(11)는 외부에서 입력되는 어드레스 신호(add_ext) 및 어드레스 카운트에서 만들어진 내부 어드레스 신호(add_int)를 각각 입력으로 하여 내부 회로부(12)로 전달하는 두개의 전달트랜지스터(MN1 및 MPI, MN2 및 MP2)로 구성되어 있으며, 이 전달 트랜지스터의 게이트로 각각 입력이 되는 상기 멀티플렉스 제어부(14)로 부터의 출력신호에 의해 그 동작이 제어된다.
만약, 외부에서 어드레스 신호가 노드(N1)로 입력되게 되면, 상기 멀티플렉스 제어부(14)는 상기 출력노드(N9)로 상기 전달트랜지스터(MN1, MP1)를 턴-온시키는 신호를 발생하여 상기 노드(N1)의 어드레스 신호를 전달하게 되고, 내부에서 발생된 어드레스 신호를 이용하는 버스트(burst) 동작에서는 상기 전달트랜지스터(MN2, MP2)가 턴-온되어 노드(N2)로 입력되는 내부 어드레스 신호(add_int)를 상기 노드(N3)로 전달하게 된다. 이때 상기 노드(N3)로 전달된 어드레스 신호는 상기 내부 회로부(12)에 의해 내부 어드레스 신호로 만들어져서 데이타 출력 버퍼부(13)로 전달되게 된다.
상기 데이타 출력 버퍼부(13)는 전원전압(Vdd) 및 출력노드(N13)의 사이에 접속된 풀-업 트랜지스터(MP3)와 상기 출력노드(N13) 및 접지전압(Vss) 사이에 접속된 풀-다운 트랜지스터(MN3)로 구성되어 있으며, 상기 내부 회로부(12)로 부터의 어드레스 신호를 상기 출력 버퍼 제어부(15)로 부터의 펄스 신호에 의해 상기 출력단자(N13)로 데이타를 출력하게 된다. 상기 출력 버퍼 제어부(15)는 클럭 신호를 입력하여 상기 데이타 출력 버퍼부(13)의 동작을 제어하는 펄스 신호를 노드(N6)로 출력하게 된다.
상기 회로의 동작은 외부에서 어드레스가 입력되는 동작에서는 외부에서 입력된 어드레스 신호를 이용하여 내부 어드레스 신호를 만들고, 내부에서 발생된 어드레스 신호를 이용하는 버스트 동작에서는 내부 어드레스 카운터에서 발생된 어드레스 신호를 이용하여 내부 어드레스 신호를 만들어 낸다.
그런데, 외부에서 어드레스가 입력되는 동작에서는 이 어드레스 신호가 클럭신호에 의해 내부 어드레스 신호로 바뀌어 상기 데이타 출력버퍼를 통해서 데이타가 출력되기까지 소요되는 지연시간(억세스 타임)이 다음번 동작의 버스트 동작에서도 마찬가지로 외부에서 입력되는 클럭 신호에 의하여 다음번 동작이 시작되므로, 그 시간 역시 외부에서 어드레스 신호에 의하여 다음번 동작이 시작되므로, 그 시간 역시 외부에서 어드레스 신호가 입력되는 동작과 마찬가지의 데이타 출력 시간이 걸리게 된다.
이를 보다 쉽게 설명하기 위하여 제2도에 도시된 동작 타이밍도를 참조하기로 한다.
상기 제2도에서의 ya신호는 상기 멀티플렉스 회로부(11)로부터 출력된 내부 어드레스 신호이고, 클럭 신호로부터 어드레스 신호가 출력되기까지 딜레이된 시간을 나타내는 딜레이(delat1)는 외부 어드레스에 의한 데이타가 출력되는데 걸리는 시간이며, 딜레이(delay2)는 내부 어드레스 신호에 의하여 동작하는 버스트 동작에서의 억세스 타임을 나타낸 것이다.
여기서 상기 외부 어드레스 신호 및 내부 어드레스 신호가 클럭신호에 의해서 출력단자로 출력되기까지 걸리는 지연시간이 똑같음을 알수 있다.
즉, 외부 어드레스 신호에 의해 데이타가 출력되는 시간인 딜레이1이나 내부 어드레스 신호에 의하여 동작하는 버스트 동작에서의 억세스 타임인 딜레이2는 클럭 신호가 인에이블된 시간으로 부터 같은 시간 후에 데이타가 출력되게 된다.
이로 인하여, 외부에서 어드레스 신호가 입력되는 동작이 아닌 내부 어드레스 카운터의 신호를 이용하여 내부 회로를 동작시키는 버스트 동작에서는 클럭 신호로부터 데이타가 출력되기 까지의 지연 시간이 많이 걸리는 문제로 동작 속도가 느리고, 또한 빠른 클럭 주기가 입력되는 경우에는 긴 지연시간으로 인하여 오동작이 생기는 문제점이 있었다.
따라서 본 발명에서는 외부에서 어드레스 신호가 입력되는 동작에서는 외부에서 입력된 어드레스가 지나는 경로를 지연 시간으로 하여 데이타 신호를 출력하게 하고, 내부 어드레스에 의하여 동작할때는 클럭 신호로부터 빠른 동작 시간을 갖고 동작할 수 있도록 한 신호전달회로를 제공하는데에 그 목적이 있다.
본 발명의 또 다른 목적은 클럭의 주기가 빠른 경우에 외부에서 어드레스가 입력되는 동작에서만 클럭이 지연되고 대부분의 시간을 차지하는 버스트 동작에서는 빠른 클럭에서의 동작이 가능하도록 한 신호전달회로를 제공하는데에 그 목적이 있다.
상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 동기식 기억장치의 신호전달회로에서는 클럭 신호를 입력하는 입력단자와,
상기 입력단자로 부터의 클럭 신호를 입력으로 하여 특정 동작에서 상기 클럭 신호를 일정시간 동안 지연신킨 펄스 신호를 출력하기 위한 클럭신호 지연 수단과,
소자의 외부로부터 입력되는 외부 어드레스 신호 및 어드레스 카운터에서 생성된 내부 어드레스 신호를 입력으로 하여 제1의 동작에서는 상기 외부 어드레스 신호를 출력하고, 제2의 동작에서는 상기 내부 어드레스 신호를 내부 회로 수단으로 출력하는 멀티플렉스 수단과,
상기 입력단자로 부터의 클럭 신호를 입력으로 하여 상기 제1 및 제2 동작을 제어하는 신호를 출력하는 멀티플렉스 제어 수단과,
상기 멀티플렉스 수단으로부터 전달된 어드레스 신호를 입력으로 하여 데이타 출력 버퍼 수단으로 데이타를 발생시키는 내부 회로부와,
상기 내부 회로부에서 발생된 데이타 신호를 풀-업 또는 풀-다운 소자에 의해 버퍼링하여 출력하기 위한 데이타 출력 버퍼 수단과,
상기 입력단자로 부터의 클럭 신호를 입력으로 하여 상기 데이타 출력 버퍼 수단의 풀-업 및 풀-다운 소자의 동작을 제어하는 신호를 발생시키는 출력버퍼 제어수단과,
상기 내부 회로부 및 데이타 출력 버퍼 수단 사이에 접속되며 상기 내부 회로부로 부터의 데이타 신호를 스위칭하여 상기 데이타 출력 버퍼 수단으로 전달하기 위한 스위칭 수단과,
상기 입력단자로부터의 클럭 신호를 입력으로 하여 상기 스위칭 동작을 제어하는 신호를 출력하는 스위칭 동작 제어 수단을 구현하였다.
이하, 첨부된 도면을 참조하여 본 발명의 일실시예를 상세히 설명하기로 한다.
제3도는 본 발명의 실시예에 따른 신호전달회로의 회로도로서, 특정 동작에서 입력되는 클럭 신호를 일정 시간 동안 지연시켜 출력하기 위한 클럭신호 지연 회로부(21)와,
소자의 외부에서 입력되는 외부 어드레스 신호 및 내부 카운터 회로(도시 안됨)에서 생성된 내부 어드레스 신호를 입력으로 하여 제1의 동작에서의 상기 외부 어드레스 신호를 출력하고, 제2의 동작에서는 상기 내부 어드레스 신호를 내부 회로부로 출력하는 멀티플렉스 회로부(11)와,
상기 클럭 신호 지연 회로부(21)로 부터의 신호를 입력으로 하여 상기 제1 및 제2 동작을 제어하는 신호를 출력하는 멀티플렉스 제어부(14)와,
상기 멀티플렉스 회로부(11)로부터 전달된 어드레스 신호를 입력으로 하여 데이타 출력 버퍼부(13)로 데이타를 발생시키는 내부 회로부(12)와,
상기 내부 회로부(12)에서 발생된 데이타 신호를 풀-업 또는 풀-다운 소자에 의해 버퍼링한 신호를 출력하기 위한 데이타 출력 버퍼부(13)와,
상기 클럭신호 지연 회로부(21)로 부터의 신호를 입력으로 하여 상기 데이타 출력 버퍼부(13)의 풀-업 및 풀-다운 소자의 동작을 제어하기 위한 신호를 발생시키는 출력 버퍼 제어부(15)와,
상기 내부 회로부(12) 및 데이타 출력 버퍼부(13) 사이에 접속되며 상기 내부 회로부(12)로 부터의 데이타 신호를 스위칭하여 상기 데이타 출력 버퍼부(13)로 전달하기 위한 스위치 회로부(23)와,
상기 클럭신호 지연 회로부(21)로부터 출력된 신호를 입력으로 하여 상기 스위칭 동작을 제어하는 신호를 출력하는 스위치 동작 제어부(22)를 구비하였다.
상기 스위치 회로부(23)는 노드(N4) 및 노드(N16) 사이에 전류전달단자(소오스와 드레인)가 서로 연결된 PMOS 트랜지스터(MP6) 및 NMOS 트랜지스터(MN6)로 구성되어 있으며, 상기 PMOS 트랜지스터(MP6)의 게이트 단자는 NMOS 트랜지스터(MN6)의 게이트 단자로 입력되는 노드(N15)의 반전 신호가 입력되고, 상기 노드(N16)의 데이타를 유지할 수 있는 래치장치로 구성된다.
이 회로의 동작은 상기 멀티플렉스 회로부(11)의 동작을 제어하는 신호를 만드는 방식에 따라 여러가지의 동작이 가능하게 된다.
상기 노드(N1)로 외부에서 어드레스 신호가 입력되는 클럭 주기 동안에서의 동작은 외부에서 입력되는 어드레스 신호를 소자의 내부로 전달하여 데이타 출력 버퍼부(13)를 통해 출력하고, 일정한 지연 시간 이후에 어드레스 카운터에서 만들어진 어드레스 신호를 소자의 내부로 전달하게 된다.
이때, 그 다음 클럭(clk)에서 상기 어드레스 카운터(도시 안됨)에서 연속적으로 발생된 내부 어드레스 신호를 이용하여 상기 데이타 출력 버퍼부(13)를 통하여 데이타를 출력하는 동작에서는 두가지 방식이 있을 수 있는데, 하나는 외부에서 입력된 클럭 신호의 지연 신호에 의하여 상기 내부 어드레스 신호를 출력하게 하고, 다른 하나는 클럭 신호(지연 신호가 아님)에 의하여 상기 어드레스 카운터에서 발생된 어드레스 신호를 출력하게 한다.
이러한 두가지의 방식은 클럭 신호가 입력되는 동작에서 다음 어드레스를 만드는 방식이 정해지게 되는데, 제4도 및 제5도는 이 경우의 예를 도시한 것이다.
먼저, 제4도는 제3도에 도시된 멀티플렉스 제어부의 제1 회로도로서, 외부에서 입력되는 클럭 신호의 지연 신호에 의하여 어드레스 카운터에서 발생되는 내부 어드레스 신호가 상기 내부 회로부(12)로 전달되도록 구현한 것이다.
그 구성을 살펴보면, 노드(N14)로 입력된 클럭 신호(clk_i)를 일정시간 동안 지연시키는 상기 노드(N14) 및 노드(N18) 사이에 직렬접속된 3개의 인버터는 이 지연된 클럭 신호를 NAND게이트(G4)로 입력하여 상기 노드(N14)로 부터의 클럭 신호와 NAND 연산한 값을 반전시켜 노드(N19)로 출력한다. 이 출력된 노드(N19)의 펄스 신호는 상기 노드(N19) 및 노드(N9) 사이에 전류전달단자(소오스와 드레인)가 서로 연결된 PMOS 트랜지스터(MP7) 및 NMOS 트랜지스터(MN7)로 구성된 전달트랜지스터에 의해 상기 노드(N9)로 전달된다.
그리고, 상기 노드(N14)로 입력된 클럭 신호(clk_i)는 상기 노드(N14) 및 노드(N20) 사이에 접속된 딜레이 회로에 의해 일정시간동안 지연되고, 이 지연된 신호는 상기 노드(N20) 및 노드(N21) 사이에 직렬접속된 3개의 인버터에 의해 다시 일정시간동안 지연된 다음 NAND게이트(G5)로 입력하게 된다. 상기 NAND게이트(G5)는 상기 노드(N20) 및 노드(N21)로부터 각각 지연된 클럭 신호를 입력으로 하여 NAND 연산한 값을 반전시켜 노드(N22)로 출력한다. 이 노드(N22)의 펄스 신호는 상기 노드(N22) 및 노드(N10) 사이에 전류전달단자(소오스와 드레인)가 서로 연결된 PMOS 트랜지스터(MP8) 및 NMOS 트랜지스터(MN8)로 구성된 전달트랜지스터에 의해 상기 노드(N10)로 전달된다.
상기 전달트랜지스터(MP7, MN7 및 MP8, MN8)는 노드(N17)로 입력되는 버스트 동작 제어신호(yburst)에 의해 그 동작이 각각 제어된다.
상기 멀티플렉스 제어부(14)는 외부에서 어드레스가 입력되는 동작에서는 상기 노드(N14)로 입력되는 클럭 신호에 의하여 상기 노드(N11) 및 노드(N3) 사이에 접속된 전달트랜지스터(MN1,MP1)를 턴-온시키고, 일정시간이 지난 이후에 상기 노드(N2) 및 노드(N3) 사이에 접속된 전달트랜지스터(MN2,MP2)를 턴-온시키게 된다.
그리고, 외부에서 어드레스가 입력되지 않는 동작에서는 상기 노드(N4)로 입력되는 클럭 신호를 일정시간동안 지연시킨 신호에 의하여 상기 전달트랜지스터(MN2,MP2)만을 턴-온시켜 어드레스 카운터에서 발생된 내부 어드레스 신호를 상기 내부 회로부(12)로 전달해 주게 된다.
제5도는 제3도에 도시된 멀티플렉스 제어부의 제2 회로도로서, 상기 노드(N14) 및 노드(N23) 사이에 직렬접속된 3개의 인버터와, 상기 노드(N14) 및 노드(N23)의 신호를 입력으로 하여 NAND 연산한 값을 출력하는 NAND게이트(G6)와, 상기 NAND 게이트(G6)의 출력 신호를 반전하여 노드(N24)로 출력하는 인버터와, 상기 노드(N14) 및 노드(N25) 사이에 직렬접속된 3개의 인버터와, 상기 노드(N14) 및 노드(N25)의 신호를 입력으로 하여 NAND 연산한 값을 출력하는 NAND게이트(G7)와, 상기 NAND 게이트(G7)의 출력 신호를 반전하여 노드(N26)로 출력하는 인버터와, 상기 노드(N14) 및 노드(N28) 사이에 직렬접속된 3개의 인버터와, 상기 노드(N14) 및 노드(N28)의 신호를 입력으로 하여 NAND 연산한 값을 출력하는 NAND게이트(G8)와, 상기 NAND 게이트(G8)의 출력신호를 반전하여 노드(N29)로 출력하는 인버터와, 상기 노드(N24) 및 노드(N9) 사이에 전류전달단자(소오스와 드레인)가 서로 연결된 PMOS 트랜지스터(MP9) 및 NMOS 트랜지스터(MN9)와, 상기 노드(N26) 및 노드(N27) 사이에 전류전달단자(소오스와 드레인)가 서로 연결된 PMOS 트랜지스터(MP10) 및 NMOS 트랜지스터(MN10)와, 상기 노드(N27) 및 노드(N29)의 신호를 입력으로 하여 NOR연산한 값을 출력하는 NOR게이트(G9)와, 상기 NOR게이트(G9)로부터 출력된 신호를 반전하여 노드(N10)로 출력하는 인버터로 구성되어 있으며, 상기 PMOS 트랜지스터(MP9,MP10)의 게이트 단자는 NMOS 트랜지스터(MN9,MN10)의 게이트 단자로 입력되는 입력신호의 반전 신호가 입력된다.
그 동작은 상기 제4도의 경우와 동일한 것으로, 그 구성만 바뀐 것이다. 즉, 외부에서 어드레스가 입력되는 동작에서는 그 상태를 감지하는 신호의 지연 신호에 의하여 상기 외부 어드레스 신호가 소자의 내부로 입력되도록 하고, 그 다음 부터는 클럭 신호의 지연 신호에 의하여 어드레스 카운터에서 발생된 어드레스 신호를 상기 내부 회로부(12)로 전달되도록 하였다.
이렇게 내부 회로부(12)로 전달된 어드레스 신호는 어드레스 신호가 입력된 이후에 상기 내부 회로부(12)에서 동작을 하는데 걸리는 일정한 지연 시간 이후에 데이타 신호가 출력되게 된다.
외부에서 입력된 어드레스 신호의 경우에 클럭 신호로부터 내부 회로부(12)를 거쳐서 데이타 신호가 나오는 시간을 delay1이라고 하면, 어드레스 카운터에서 발생된 어드레스 신호에 의하여 데이타가 출력되는 시간은 상기 외부 어드레스 신호가 출력되고 난 이후의 시간(delay1)이므로, 상기 내부 어드레스 신호가 멀티플렉스 회로부(11)를 통하여 상기 내부 회로부(12)로 입력되는데 걸리는 지연시간(delay2)을 더한 delay1+delay2 이후의 시간에 데이타 신호가 출력되게 된다.
제6도 및 제7도는 제3도에 도시된 스위치 동작 제어부의 제1 및 제2 회로도로서, 입력되는 클럭 신호로부터 일정한 지연 시간 이후에 상기 스위치 회로부(23)의 동작을 제어하는 신호를 만들어 내는 장치를 나타낸 것이다.
상기 제6도는 상기 노드(N14) 및 노드(N30) 사이에 직렬접속된 3개의 인버터와, 상기 노드(N14) 및 노드(N30)의 신호를 입력으로 하여 NAND연산한 값을 노드(N31)로 출력하는 NAND게이트(G10)와, 상기 노드(N14) 및 노드(N32) 사이에 접속된 딜레이 회로와, 상기 노드(N32) 및 노드(N33) 사이에 직렬접속된 3개의 인버터와, 상기 노드(N32) 및 노드(N33)의 신호를 입력으로 하여 NAND연산한 값을 노드(N34)로 출력하는 NAND게이트(G12)와, 상기 노드(N31,N34) 및 노드(N15) 사이에 접속되며 NAND게이트(G11,G13)로 구성된 랫치회로를 구비한다.
상기 스위치 동작 제어부는 상기 노드(N11)로 입력되는 내부 클럭 신호(clk_i)가 제1 상태에서 제2 상태로 전이될때 펄스 신호를 발생시키는 장치(인버터 및 NAND게이트(G10))와, 상기 노드(N14)로 부터의 클럭 신호를 지연시킨 신호가 제1 상태에서 제2 상태로 변할때에 펄스 신호를 발생시키는 장치(인버터 및 NAND게이트(G12))로 부터의 출력 신호를 랫치하여 상기 스위치 회로부(13)의 동작을 제어하는 신호를 출력하게 된다.
만약, 어드레스 카운터로 부터 출력된 어드레스 신호가 내부 회로부(12)로 전달되는 시간이 외부에서 어드레스 신호가 입력되는 시간에 비하여 느린 경우에(이 경우는 클럭 신호의 지연 신호에 의하여 버스트 동작이 다음 어드레스가 입력되는 경우임) 외부에서 어드레스가 입력되는 동작에서는 상기 스위치 동작 제어부(22)의 클럭 주기를 정상적인 경우보다 길게 동작하도록 클럭을 지연시켜 출력하고 내부에서 발생된 어드레스 신호에 의하여 동작하는 경우에는 상기 스위치 회로부(23)를 caslatency1로 동작하게 하면서 빠른 클럭 주기에도 동작이 가능하도록 하였다.
즉, 상기 스위치 회로부(23)가 delay1 이후에 그리고 delay1+delay2 사이에 턴-온되도록 하여 외부에서 입력된 어드레스 신호에 의하여 만들어진 데이타 신호를 출력한 후, 다음 클럭에서 어드레스 카운터에서 발생된 내부 어드레스 신호를 출력하도록 하였다.
상기 제7도는 노드(N14) 및 노드(N36) 사이에 직렬접속된 3개의 인버터와, 상기 노드(N14) 및 노드(N36)의 신호를 입력으로 하여 NAND연산한 값을 노드(N37)로 출력하는 NAND게이트(G14)와, 상기 노드(N37) 및 노드(N38) 사이에 직렬접속된 2개의 인버터와, 상기 노드(N37) 및 노드(N38)의 신호를 입력으로 하여 NAND연산한 값을 노드(N15)로 출력하는 NAND게이트(G15)로 구성된다.
그 동작을 살펴보면, 상기 노드(N14)로부터 입력되는 클럭 신호를 반저시켜 일정시간 지연시킨 다음, 상기 입력된 클럭 신호가 제1 상태에서 제2 상태로 변할때 상기 지연된 시간만큼의 펄스 신호를 상기 노드(N37)로 발생시키고, 이 노드(N37)의 펄스 신호를 다시 지연시켜 상기 노드(N37)의 펄스 신호가 제1 상태에서 제2 상태로 변할때 지연된 시간만큼의 펄스 신호를 상기 스위치 회로부(23)로 출력하게 된다.
제8도는 제3도에 도시된 스위치 동작 제어부의 제3 회로도로서, 노드(N14) 및 노드(N39) 사이에 직렬접속된 3개의 인버터와, 상기 노드(N14) 및 노드(N39)의 신호를 입력으로 하여 NAND 연산한 값을 노드(N40)로 출력하는 NAND게이트(G16)와, 상기 노드(N40) 및 노드(N41) 사이에 접속된 딜레이 회로와, 상기 노드(N40) 및 노드(N42) 사이에 접속된 딜레이 회로 및 하나의 인버터와, yburst신호를 입력하는 노드(N17)와, 상기 노드(N17) 및 노드(N43) 사이에 접속된 인버터와, 상기 노드(N42) 및 노드(N43)의 신호를 입력으로 하여 NAND연산한 값을 노드(N44)로 출력하는 NAND게이트(G17)와, 상기 노드(N40,N41,N44)의 신호를 입력으로 하여 NAND연산한 값을 노드(N15)로 출력하는 NAND게이트(G18)로 구성된다.
상기 노드(N14)로 입력된 클럭 신호가 제1 상태에서 제2 상태로 변할 때에 상기 인버터에 의해 지연된 펄스 신호와 상기 노드(N14)의 펄스 신호가 중복된 펄스폭 만큼의 펄스 신호를 상기 노드(N40)로 출력하게 된다.
상기 NAND게이트(G18)는 상기 노드(N40)의 펄스 신호를 하나의 입력으로 하고, 이 펄스 신호의 지연 신호를 다른 하나의 입력으로 하고, 외부에서 어드레스가 입력되는 동작에서만 동작하는 상기 펄스 신호(N40)의 지연 신호를 또 다른 하나의 입력으로 하여 펄스 신호의 인에이블 구간에서 상기 스위치 회로부(23)를 턴-온시키는 신호를 발생시키고, 펄스 신호의 디스에이블 구간에서 상기 스위치 회로부(23)를 턴-오프시키는 신호를 상기 노드(N15)로 발생시키게 된다.
제9도 및 제10도는 본 발명의 동작 타이밍도를 나타낸 것으로, 상기 제9도는 제3도의 클럭신호 지연 회로부가 없을 경우의 동작 타이밍도이고, 상기 제10도는 제3도의 클러신호 지연 회로부가 있을 경우의 동작 타이밍도이다.
여기서, ya는 상기 멀티플렉스 회로부(11)로 부터 상기 노드(N3)로 출력된 내부 어드레스 신호를 나타낸 것이고, do는 본 발명에서 첨가된 스위치 회로부(23)로부터 출력된 데이타의 펄스 신호를 나타낸 것이다.
상기 동작 타이밍도는 종래 기술에 의한 제2도의 동작 타이밍도에 비해 클럭 신호에 의해 외부 어드레스가 출력된 다음, 그 다음의 클럭신호에서 출력되는 내부 어드레스 신호의 억세스 타임(delay3)이 훨씬 줄어 들었음을 알 수 있다.
즉, 입력된 외부 어드레스 신호가 클럭 신호의 지연 신호에 의하여 만들어지고 다음 클럭에서 어드레스 카운터로부터 출력된 내부 어드레스 신호가 전달도는 것이 클럭 신호에 의한 경우에는, 외부에서 어드레스가 입력되는 동작에서는 긴 지연시간 이후에 상기 스위치 회로부(23)의 스위치 회로부(23)의 스위치 소자가 턴-오프되고, 버스트 동작으로 어드레스 카운터의 출력 어드레스 신호를 이용하여 내부 회로부(12)가 구동되도록 하는 경우에는 적은 지연 시간 이후에 스위치 소자가 턴-오프되도록 하였다.
이상에서 설명한 본 발명의 동기식 기억장치의 신호전달회로를 반도체 기억 장치의 내부에 구현하게 되면, 내부 어드레스 신호를 이용하여 내부 회로를 동작시키는 버스트 동작에서 클럭 신호로부터 데이타가 출력되기까지 걸리는 지연 시간을 줄일 수가 있어서 빠른 동작이 가능하고, 클럭의 주기가 빠른 경우에 외부에서 어드레스가 입력되는 동작에서만 클럭이 지연되고 대부분의 시간을 차지하는 버스트 동작에서는 빠른 클럭에서의 동작이 가능한 효과가 있다.

Claims (30)

  1. 셀 어레이 및 주변 회로들이 포함한 내부회로를 갖는 동기식 기억 장치에 있어서, 클럭 신호를 입력하는 입력단자와, 내부 어드레스 신호를 발생하는 내부 어드레스 발생수단과, 소자의 외부로부터 입력되는 외부 어드레스 신호 및 상기 내부 어드레스 발생수단으로 부터의 신호를 선택적으로 출력하는 멀티플렉스 수단과, 상기 입력단자로 부터의 클럭 신호에 따라 상기 멀티플렉스의 동작을 제어하는 멀티플렉스 제어 수단과, 상기 멀티플렉스 수단으로부터 전달된 어드레스 신호를 입력으로 하여 데이타 출력 버퍼 수단으로 데이타를 발생시키는 내부 회로부와, 상기 내부 회로부에서 발생된 데이타 신호를 버퍼링하여 출력하기 위한 데이타 출력 버퍼 수단과, 상기 입력단자로 부터의 클럭 신호에 따라 상기 데이타 출력 버퍼 수단의 버퍼링 동작을 제어하는 출력버퍼 제어수단과, 상기 내부 회로부 및 데이타 출력 버퍼 수단 사이에 접속되며 상기 내부 회로부로 부터의 데이타 신호를 스위칭하여 상기 데이타 출력 버퍼 수단으로 전달하기 위한 스위칭 수단과, 상기 입력단자로부터의 클럭 신호를 입력으로 하여 상기 스위칭 동작을 제어하는 신호를 출력하는 스위칭 동작 제어 수단을 구비하는 것을 특징으로 하는 동기식 기억장치의 신호전달회로.
  2. 제1항에 있어서, 상기 입력단자와 상기 출력버퍼 제어부, 스위치 동작 제어부, 멀티플레스 제어부 사이에 접속된 클럭신호 지연 수단을 추가로 구비한 것을 특징으로 하는 동기식 기억장치의 신호전달회로.
  3. 제2항에 있어서, 상기 클럭신호 지연 수단은, 상기 입력 단자로 부터의 클럭 신호를 일정시간 동안 지연시킨 펄스 신호를 출력하는 것을 특징으로 하는 동기식 기억장치의 신호전달회로.
  4. 제3항에 있어서, 상기 펄스 신호는 소자의 외부로부터 어드레스가 입력되고 난 이후 n개의 클럭이 지연된 것을 특징으로 하는 동기식 기억장치의 신호전달회로.
  5. 제4항에 있어서, 상기 미지수 n은 1, 2, 3인 것을 특징으로 하는 동기식 기억장치의 신호 전달회로.
  6. 제2항에 있어서, 상기 클럭신호 지연 수단은, 상기 외부에서 입력된 어드레스에 의한 데이타 신호가 상기 데이타 출력 버퍼 수단에 도달하기 이전에 다음 클럭이 발생된 경우에만 클럭 신호가 지연되는 것을 특징으로 하는 동기식 기억장치의 신호전달회로.
  7. 제1항에 있어서, 상기 멀티플렉스 수단은, 상기 외부 어드레스 신호를 입력하는 입력단자 및 상기 내부 회로부 사이에 접속된 제1 스위치 소자와, 상기 어드레스 카운터에서 발생된 내부 어드레스 신호를 입력하는 입력단자 및 상기 내부 회로부 사이에 접속된 제2 스위치 소자로 구성된 것을 특징으로 하는 동기식 기억장치의 신호전달회로.
  8. 제7항에 있어서, 상기 제1 스위치 수단 및 제2 스위치 수단은 각각 소오스와 드레인이 서로 접속된 NMOS 및 PMOS트랜지스터로 구성된 전달트랜지스터인 것을 특징으로 하는 동기식 기억장치의 신호전달회로.
  9. 제1항에 있어서, 상기 멀티플레스 제어 수단은, 외부에서 어드레스가 입력되는 동작에서는 클럭 신호에 의하여 상기 제1 스위치 소자를 턴-온시킨 다음 일정 시간이 지난 이후에 상기 제2 스위치 소자를 턴-온시키고, 외부에서 어드레스가 입력되지 않는 동작에서는 클럭 신호의 지연 신호에 의하여 제2 스위치 소자만을 턴-온시키는 것을 특징으로 하는 동기식 기억장치의 신호전달회로.
  10. 제1항에 있어서, 상기 멀티플렉스 제어 수단은, 상기 클럭신호 지연 수단으로 부터의 출력신호를 입력하는 노드(N14)와, 상기 노드(N14) 및 노드(N18) 사이에 직렬접속된 홀수개의 인버터와, 상기 노드(N14) 및 노드(N18)의 펄스 신호를 입력으로 하여 AND연산한 값을 노드(N19)로 출력하는 NAND게이트(G4) 및 인버터와, 상기 노드(N14) 및 노드(N20) 사이에 접속된 딜레이 회로와, 상기 노드(N20) 및 노드(N21) 사이에 직렬접속된 홀수개의 인버터와, 상기 노드(N20) 및 노드(N21)의 펄스 신호를 입력으로 하여 AND연산한 값을 노드(N22)로 출력하는 NAND게이트(G5) 및 인버터와, 상기 노드(N19) 및 노드(N9) 사이에 접속된 전달트랜지스터(MP7,MN7)와, 상기 노드(N22) 및 노드(N10) 사이에 접속된 전달트랜지스터(MP8,MN8)와, 상기 전달트랜지스터의 동작을 제어하는 신호(yburst)를 입력하는 노드(N17)로 구성된 것을 특징으로 하는 동기식 기억장치의 신호전달회로.
  11. 제1항에 있어서, 상기 멀티플렉스 제어 수단은, 상기 노드(N14) 및 노드(N23) 사이에 직렬접속된 3개의 인버터와, 상기 노드(N14) 및 노드(N23)의 신호를 입력으로 하여 NAND 연산한 값을 출력하는 NAND게이트(G6)와, 상기 NAND 게이트(G6)의 출력 신호를 반전하여 노드(N24)로 출력하는 인버터와, 상기 노드(N14) 및 노드(N25) 사이에 직렬접속된 3개의 인버터와, 상기 노드(N14) 및 노드(N25)의 신호를 입력으로 하여 NAND 연산한 값을 출력하는 NAND게이트(G7)와, 상기 NAND 게이트(G7)의 출력 신호를 반전하여 노드(N26)로 출력하는 인버터와, 상기 노드(N14) 및 노드(N28) 사이에 직렬접속된 3개의 인버터와, 상기 노드(N14) 및 노드(N28)의 신호를 입력으로 하여 NAND 연산한 값을 출력하는 NAND게이트(G8)와, 상기 NAND 게이트(G8)의 출력 신호를 반전하여 노드(N29)로 출력하는 인버터와, 상기 노드(N24) 및 노드(N9) 사이에 전류전달단자(소오스와 드레인)가 서로 연결된 PMOS 트랜지스터(MP6) 및 NMOS 트랜지스터(MN9)와, 상기 노드(N26) 및 노드(N27) 사이에 전류전달단자(소오스와 드레인)가 서로 연결된 PMOS 트랜지스터(MP10) 및 NMOS 트랜지스터(MN10)와, 상기 노드(N27) 및 노드(N29)의 신호를 입력으로 하여 NOR연산한 값을 출력하는 NOR게이트(G9)와, 상기 NOR게이트(G9)로부터 출력된 신호를 반전하여 노드(N10)로 출력하는 인버터로 구성된 것을 특징으로 하는 동기식 기억장치의 신호전달회로.
  12. 제1항에 있어서, 상기 스위칭 수단은 소오스 및 드레인 단자가 서로 접속된 PMOS 트랜지스터 및 NMOS 트랜지스터로 구성된 전달트랜지스터인 것을 특징으로 하는 동기식 기억장치의 신호전달회로.
  13. 제12항에 있어서, 상기 전달트랜지스터의 출력단에 현재의 데이타를 유지할 수 있는 랫치 회로가 포함된 것을 특징으로 하는 동기식 기억장치의 신호전달회로.
  14. 제1항에 있어서, 상기 스위칭 동작 제어 수단은, 상기 내부 클럭 신호가 제1 상태에서 제2 상태로 변할 때에 펄스 신호를 발생시키는 제1 애지 검출 수단과, 클럭 신호의 지연 신호가 제1 상태에서 제2 상태로 변할 때에 펄스 신호를 발생시키는 제2 애지 검출 수단과, 상기 제1 회로부 및 제2 회로부로 부터의 출력신호를 랫치하여 상기 스위칭 수단의 동작을 제어하는 신호를 출력하는 것을 특징으로 하는 동기식 기억장치의 신호전달회로.
  15. 제14항에 있어서, 상기 제1 애지 검출 수단 및 제2 애지 검출 수단은 입력신호를 일정 시간동안 지연시키는 지연체인 및 논리 게이트로 구성된 것을 특징으로 하는 동기식 기억장치의 신호전달회로.
  16. 제15항에 있어서, 상기 지연체인은 각각 홀수 개의 인버터로 구성된 것을 특징으로 하는 동기식 기억장치의 신호전달회로.
  17. 제15항에 있어서, 상기 논리 게이트는 NAND게이트로 구성된 것을 특징으로 하는 동기식 기억장치의 신호전달회로.
  18. 제14항에 있어서, 상기 랫치 회로는 NAND게이트로 구성된 것을 특징으로 하는 동기식 기억장치의 신호전달회로.
  19. 제1항에 있어서, 상기 스위칭 동작 제어 수단은, 상기 내부 클럭 신호가 제1 상태에서 제2 상태로 변할 때에 펄스 신호를 발생시키는 제3 애지 검출 수단과, 상기 제3 애지 검출 수단으로 부터의 펄스 신호를 하나의 입력으로 하고, 이 펄스 신호를 일정시간동안 지연시킨 펄스 신호를 다른 하나의 입력으로 하여 상기 스위칭 수단의 동작을 제어하는 신호를 출력하는 제4 애지 검출 수단으로 구성된 것을 특징으로 하는 동기식 기억장치의 신호전달회로.
  20. 제19항에 있어서, 상기 제3 애지 검출 수단은 입력 신호를 일정시간동안 지연시킨 펄스 신호를 출력하는 지연체인 및 논리 게이트로 구성된 것을 특징으로 하는 동기식 기억장치의 신호전달회로.
  21. 제20항에 있어서, 상기 지연체인은 홀수개의 인버터로 구성된 것을 특징으로 하는 동기식 기억장치의 신호전달회로.
  22. 제20항에 있어서, 상기 논리 게이트는 NAND게이트로 구성된 것을 특징으로 하는 동기식 기억장치의 신호전달회로.
  23. 제19항에 있어서, 상기 제4 애지 검출 수단은 상기 제3 애지 검출 수단으로 부터의 펄스 신호를 일정시간동안 지연시킨 펄스신호를 출력하는 지연체인 및 논리 게이트로 구성된 것을 특징으로 하는 동기식 기억장치의 신호전달회로.
  24. 제23항에 있어서, 상기 지연체인은 짝수개의 인버터로 구성된 것을 특징으로 하는 동기식 기억장치의 신호전달회로.
  25. 제23항에 있어서, 상기 논리 게이트는 NAND게이트로 구성된 것을 특징으로 하는 동기식 기억장치의 신호전달회로.
  26. 제1항에 있어서, 상기 스위칭 동작제어 수단은, 상기 클럭 신호가 제1 상태에서 제2 상태로 변할 때에 펄스 신호를 발생시키는 제5 애지 검출 수단과, 상기 제5 애지 검출 수단으로 부터의 펄스 신호를 하나의 입력으로 하고, 이 펄스 신호를 일정시간동안 지연시킨 펄스 신호를 다른 하나의 입력으로 하고, 외부에서 어드레스가 입력되는 동작에서만 동작하는 상기 제5 애지 검출 수단으로 부터의 펄스 신호의 지연 신호를 또 다른 하나의 입력으로 하여 상기 스위칭 수단의 동작을 제어하는 신호를 출력하는 제6 애지 검출 수단으로 구성된 것을 특징으로 하는 동기식 기억장치의 신호전달회로.
  27. 제26항에 있어서, 상기 제5 회로부는 입력 신호를 일정시간동안 지연시킨 펄스 신호를 출력하는 지연체인 및 논리 게이트로 구성된 것을 특징으로 하는 동기식 기억장치의 신호전달회로.
  28. 제27항에 있어서, 상기 지연체인은 홀수개의 인버터로 구성된 것을 특징으로 하는 동기식 기억장치의 신호전달회로.
  29. 제27항에 있어서, 상기 논리 게이트는 NAND게이트로 구성된 것을 특징으로 하는 동기식 기억장치의 신호전달회로.
  30. 제26항에 있어서, 상기 제6 애지 검출 수단은 상기 제5 애지 검출 수단으로 부터의 출력 신호가 각각 지연되어 NAND게이트로 입력되는 것을 특징으로 하는 동기식 기억장치의 신호전달회로.
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