KR0140718B1 - 동기식 메모리 장치의 신호전달회로 - Google Patents

Abstract

동기식 메모리장치는 메모리 셀로부터 외부로 출력될 데이타신호의 잠복기간을 용이하게 조절할 수 있고 데이타신호를 일정 속도 이상의 속도로 전송할 수 있다. 이를 위하여, 상기 동기식 메모리장치의 신호전달회로는 순차적으로 입력되는 데이타신호를 입력하기 위한 입력라인과, 상기 데이타신호의 출력주기를 제어하기 위한 출력클럭신호를 입력하는 출력클럭입력라인과, 상기 출력클럭신호의 주파수 보다 적어도 1/2이하의 주파수를 갖고 서로 상기 출력클럭신호의 주기 만큼씩 위상지연된 입력래치클럭신호를 입력하는 적어도 2개 이상의 입력래치클럭신호 입력라인과, 상기 출력클럭신호의 주파수 보다 적어도 1/2 이하의 주파수를 갖고 상기 적어도 2개 이상의 입력래치클럭신호와 위상차를 갖는 적어도 2개 이상의 출력래치신호를 입력하는 적어도 2개 이상의 출력래치클럭신호 입력라인과, 상기 입력라인 및 제1 노드의 사이에 병렬 접속되어 상기 적어도 2개 이상의 입력래치클럭신호에 각각 응답하여 상기 입력라인으로 부터의 상기 데이타신호를 입력하여 저장하고 상기 적어도 2개 이상의 출력래치클럭신호에 응답하여 저장된 데이타신호를 상기 제1 노드쪽으로 전송하기 위한 적어도 2개이상의 레지스터들과, 상기 출력클럭신호에 의하여 상기 제1 노드상의 데이타신호를 출력라인쪽을 통해 외부로 전송하기 위한 제1 제어용스위치를 구비한 구비한 것을 특징으로 하는 절환수단을 구비한다.

Description

동기식 메모리 장치의 신호전달회로

제1도는 종래의 동기식 메모리장치의 신호전달회로의 회로도.

제2도는 본 발명의 제1실시예에 따른 동기식 메모리장치의 신호전달회로의 회로도.

제3도는 본 발명의 제2 실시예에 따른 동기식 메모리장치의 신호전달회로의 회로도.

제4도는 본 발명의 제3실시예에 따른 동기식 메모리장치의 신호전달회로의 회로도.

제5도는 본 발명의 제4실시예에 따른 동기식 메모리장치의 신호전달회로의 회도로.

* 도면의 주요 부분에 대한 부호의 설명

30, 50, 70:데이타 발생부32, 33, 34, 72, 74, 76, 78:레지스터

52, 54, 56:병렬형 레지스터.

본 발명은 동기식 메모리장치에 있어서 외부의 주변회로의 억세스 속도와 메모리장치의 억세스 속도를 매칭시키기 위하여 메모리셀로 부터의 데이타신호를 외부로 부터의 클럭신호에 동기시켜 외부의 회로쪽으로 출력하는 파이프 라인 구조의 신호전달회로에 관한 것으로, 특히 자체내에서의 상기 데이타신호의 잠복기간을 용이하게 조절할 수 있고 데이타신호를 일정 속도 이상의 속도로 전송할 수 있는 동기식 메모리장치의 신호전달회로에 관한 것이다.

상기 파이프 라인 구조의 신호전달장치는 메모리 셀로 부터의 데이타 신호를 외부의 주변회로(예를 들면, 마이크로 프로쎄서)의 억세스 속도와 매칭시키기 위하여 외부의 주변회로로 부터의 클럭신호에 의하여 일정기간 지연시킨 후 상기 클럭신호와 동기시켜 지연된 데이타신호를 외부의 주변회로쪽으로 전송한다. 이를 위하여, 상기 파이프 라인 구조의 신호전달회로는 메모리 셀 및 출력라인의 사이에 직렬 접속된 다수의 제어용 스위치소자와, 상기 제어용 스위치소자의 출력단에 각각 접속되는 기억소자들을 구비한다. 상기 다수의 제어용 스위치소자들은 클럭신호에 의하여 각각 구동되어 2진신호의 통로를 개폐하고, 그리고 상기 기억소자들은 상기 제어용 스위치소자를 경유하여 입력되는 2진신호를 일시 기억하는 기능을 한다. 참고로, 상기 파이프 라인 구조의 신호전달회로를 제1도를 참조하여 상세히 설명하자면 다음과 같다.

제1도에 있어서, 제1 NMOS트랜지스터(Q1) 및 제1 PMOS 트랜지스터(Q2)와 인버터(G1)은 하나의 제어용 스위치를 구성하여 제1 제어라인(15)으로 부터 하이논리의 클럭신호가 입력될 경우에 입력라인(11)으로 부터의 데이타신호를 제3 노드(21)쪽으로 전송한다. 그리고 순환루프의 형태로 접속된 두개의 인버터(G8, G9)는 상기 제3 노드(21)상의 데이타신호를 유지시킨다.

제1 NAND 게이트(G3)는 제2 제어라인(17)으로 부터 하이논리의 제1 인에이블신호(Enable Signal)가 입력되는 경우에 상기 제1 제어라인(15)으로 부터의 클럭신호를 반전시킨다. 인버터(G5)는 상기 제1 NAND 게이트(G4)로 부터의 반전된 클럭신호를 다시 반전시켜 제1 노드(20)를 통하여 송출한다.

한편, 제2 NAND 게이트(G6)도 제3 제어라인(19)으로 부터 하이논리의 제2 인에이블신호가 입력되는 경우에 상기 제1 제어라인(15)으로 부터의 클럭신호를 반전시킨다. 그리고 인버터(G7)도 상기 제2 NADN 게이트(G6)로 부터의 반전된 클럭신호를 다시 반전시켜 제2 노드(21)를 통하여 송출한다.

그리고 하나의 제어용 스위치를 구성하는 제2 NMOS트랜지스터(Q3) 및 제2 PMOS 트랜지스터(Q4)와 인버터(G2)은 상기 제1 노드(20)로 부터 로우논리의 클럭신호가 입력될 경우에 상기 제3 노드(22)상의 데이타신호를 제4 노드(23)쪽으로 전송한다. 그리고 순환루프의 형태로 접속된 두개의 인버터(G10, G11)는 상기 제4 노드(23)상의 데이타신호를 유지시킨다.

제3 NMOS트랜지스터(Q5) 및 제3 PMOS 트랜지스터(Q6)는 상기 인버터(G2)와 함께 하나의 제어용 스위치를 구성하여 상기 제1 노드(20)로 부터 로우논리의 클럭신호가 입력될 경우에 상기 제4 노드(23)상의 데이타신호를 제5 노드(24)쪽으로 전송한다. 그리고 순환루프의 형태로 접속된 두개의 인버터(G12, G13)는 상기 제5 노드(24)상의 데이타신호를 유지시킨다.

또한, 하나의 제어용 스위치를 구성하는 제4 NMOS트랜지스터(Q7) 및 제4 PMOS 트랜지스터(Q8)와 인버터(G3)은 상기 제2 노드(21)로 부터 로우논리의 클럭신호가 입력될 경우에 상기 제5 노드(24)상의 데이타신호를 제6 노드(25)쪽으로 전송한다. 그리고 순환루프의 형태로 접속된 두개의 인버터(G14, G15)는 상기 제6 노드(25)상의 데이타 신호를 유지시킨다.

그리고 제5 NMOS트랜지스터(Q9) 및 제5 PMOS 트랜지스터(Q10)와 상기 인버터(G3)와 함께 하나의 제어용 스위치를 구성하여 사기 제2 노드(21)로 부터 하이논리의 클럭신호가 입력될 경우에 상기 제6 노드(25)상의 데이타신호를 출력라인(13)쪽으로 전송한다. 그리고 순환루프의 형태로 접속된 두개의 인버터(G16, G17)는 상기 출력라인(13)상의 데이타신호를 유지시킨다.

결과적으로, 상기 입력라인(11)상의 데이타신호는 첫번째 클럭신호가 입력될 경우에 상기 제3 노드(22)쪽으로 전송되고, 두번째 클럭신호가 입력될 경우에 상기 제3 노드(22)에서 제4 노드(23)를 경유하여 상기 제5 노드(24)쪽으로 전송되고, 세번째 클럭신호가 입력될 때에는 상기 데이타신호는 상기 제5 노드(24)에서 상기 제6 노드(25)를 경유하여 상기 출력라인(13)쪽으로 전송된다.

상기 파이프 라인 구조의 신호전달장치에 의하여 데이타신호가 지연되는 기간을 잠복기간(latency)이라 한다. 상기 잠복기간은 리드(Read) 및 라이트(Write)동작을 구분하는 컬럼 어드레스 스토로브(Column Address Strobe : 이하 CAS라 함)신호로 부터 데이타신호가 외부의 주변장치쪽으로 출력될 때까지 소요되는 외부로 부터의 클럭신호의 의에 의하여 결정된다. 즉, 상기 데이타신호의 잠복기간은 외부로 부터의 클럭주기 및 클럭신호의 수에 의하여 결정된다. 상기 클럭주기는 상기 제어용 스위치소자 및 기억소자의 전파지연시간 이상의 기간으로 제한되고, 그리고 상기 클럭신호의 수는 하나 이상의 제어용 스위치소자 및 기억소자를 제거함에 의하여 조절가능하다. 종래의 파이프 라인 구조의 신호전달회로는 클럭주기를 이용하여 데이타신호의 잠복기간을 조절할 경우, 상기 제어용 스위치소자 및 기억소자의 전파지연시간에 의하여 제한된다. 반면에, 클럭신호의 수에 의하여 상기 데이타신호의 잠복기간을 조절할 경우에는 상기 제어용 스위치소자 및 기억소자의 전파지연시간 및 상기 클럭신호의 주기와의 편차가 발생한다. 이로 인하여, 상기 종래의 파이프 라인 구조의 신호전달회로는 상기 외부로 부터의 클럭신호의 주기 및 소요 갯수를 가감하여 상기 데이타신호의 잠복기간을 조절함으로 상기 데이타신호의 잠복기간의 조절이 매우 어려운 문제점을 안고 있었다. 그리고 종래의 신호전달장치는 상기 클럭신호의 주기가 제한됨으로 인하여 데이타신호를 상기 클럭신호의 주파수 이상의 높은 속도로 전송할 수 없는 문제점을 안고 있었다.

따라서, 본 발명의 목적은 데이타신호의 잠복기간을 용이하게 조절할 수 있고 데이타신호를 일정 속도 이상의 속도로 전송할 수 있는 동기식 메모리장치의 신호전달회로를 제공함에 있다.

상기 목적을 달성하기 위하여, 본 발명의 동기식 메모리장치의 신호전달회로는 순차적으로 입력되는 데이타신호를 입력하기 위한 입력라인과, 상기 데이타신호의 출력주기를 제어하기 위한 출력클럭신호를 입력하는 출력클럭입력라인과, 상기 출력클럭신호의 주파수 보다 적어도 1/2 이하의 주파수를 갖고 서로 상기 출력클럭신호의 주기 만큼씩 위상지연된 입력래치클럭신호를 입력하는 적어도 2개 이상의 입력래치클럭신호 입력라인과, 상기 출력클럭신호의 주파수 보다 적어도 1/2 이하의 주파수를 갖고 상기 적어도 2개 이상의 입력래치클럭신호와 위상차를 갖는 적어도 2개 이상의 출력래치신호를 입력하는 적어도 2개 이상의 출력래치클럭신호 입력라인과, 상기 입력라인 및 제1 노드의 사이에 병렬 접속되어 상기 적어도 2개 이상의 입력래치클럭신호에 각각 응답하여 상기 입력라인으로 부터의 상기 데이타신호를 입력하여 저장하고 상기 적어도 2개 이상의 출력래치클럭신호를 응답하여 저장된 데이타신호를 상기 제1 노드쪽으로 전송하기 위한 적어도 2개이상의 레지스터수단과, 상기 출력클럭신호에 의하여 상기 제1 노드상의 데이타신호를 출력라인쪽을 옹해 외부로 전송하기 위한 절환수단을 구비한다.

이하, 본 발명의 실시예들을 첨부한 도면을 참조하여 상세히 설명하기로 한다.

제2도를 참조하면, 제1 노드(31)에 연속된 데이타신호를 출력하는 데이타발생부(30)과, 상기 제1 노드(31) 및 제2 노드(35)의 사이에 병렬접속된 제1 내지 제3 레지스터(32 내지 34)을 구비하는 본 발명의 제1 실시예에 따른 동기식 메모리장치의 신호전달회로가 설명되어 있다. 상기 제1 내지 제3 레지스터(32 내지 34)는 각각 접속된 제1 내지 제3 입력래치클럭입력라인(38 내지 40)으로 부터의 제1 내지 제3 입력래치클럭신호와 제1 내지 제3 출력래치클럭입력라인(41 내지 43)으로 부터의 제1 내지 제3 출력래치클럭신호를 각각 입력한다. 상기 제1 내지 제3 입력래치클럭신호들은 서로 일정 위상차를 갖는다. 이로 인하여, 상기 제1 내지 제3 레지스터(32 내지 34)들은 상기 제1 내지 제3 입력 및 출력래치클럭신호들에 의하여 순차적으로 구동된다.

상기 제1 제리스터(32)는 상기 양 노드(31, 35)의 사이에 직렬 접속되어 상기 제1 입력래치클럭신호 및 제1 출력래치클럭신호에 응답하는 제2 및 제3 제어용 스위치와, 상기 제2 절환수단의 출력단자상의 데이타신호를 유지시키기 위한 제1 기억수단을 구비한다. 상기 제1 제어용스위치는 NMOS 및 PMOS 트랜지스터(Q1, Q2) 및 인버터(G1)로 구성되어 상기 제1 입력래치클럭신호가 하이논리를 갖을 경우 상기 제1 노드(31)상의 데이타신호를 제2 제어용스위치쪽으로 전송한다. 순환루프를 이루도록 상기 제1 제어용스위치의 출력라인에 접속된 제1 기억소자는 상기 제1 제어용스위치의 출력라인상의 데이타신호를 유지시킨다. 그리고 상기 제2 제어용스위치도 NMOS 및 PMOS 트랜지스터(Q3, Q4) 및 인버터(G4)로 구성되어 상기 제1 출력래친클럭신호가 하이논리를 갖을 경우에 상기 제1 기억수단의 의하여 유지된 데이타신호를 상기 제2 노드(35)쪽으로 전송한다.

상기 제2 및 제3 레지스터(33, 34)도 상기 제1 레지스터(32)와 동일하게 구성되어 하이논리의 제2 및 제3 입력래치클럭신호가 각각 인가될 경우 상기 제1 노드(31)상의 상기 데이타신호를 자체내에 저장하고, 그리고 하이논리의 제2 및 제3 출력래치클럭신호가 각각 인가될 경우에 기 저장된 데이타신호를 상기 제2 노드(35)쪽으로 전송한다.

그리고 상기 신호전달회로는 상기 제2 노드(35) 및 출력라인(37)의 사이에 접속된 제3 제어용스위치와, 상기 제2 노드(35) 및 상기 출력라인(37)에 각각 접속된 제2 및 제3 기억소자를 추가로 구비한다. 상기 제3 제어용스위치는 NMOS 및 PMOS 트랜지스터(Q5, Q6) 및 인버터(G7)로 구성되어 출력클럭입력라인(44)를 경유하여 외부로 부터 인가되는 하이논리의 출력클럭신호에 의하여 상기 제2 노드(35)상의 데이타신호를 상기 출력라인(37)쪽으로 전송한다. 순환루프를 이루도록 접속된 두개의 인버터(G5, G6)로 이루어진 상기 제1 기억소자는 상기 제2 노드(35)상의 데이타 신호를 유지시킨다. 그리고 제3 기억소자도 상기 출력라인(37)에 순환루프 형태로 접속된 2개의 인버터(G8, G9)로 구성되어 상기 제3 제어용스위치에 의해 전송된 상기 출력라인(37) 상의 데이타신호를 유지시킨다.

제3도에는 둘 중에 어느 하나만이 로우논리의 펄스를 갖는 진위 및 보수의 데이타신호를 순차적으로 발생하는 데이타발생부(50)을 구비하는 본 발명의 제2 실시예에 따른 동기식 메모리장치의 신호전달회로가 설명되어 있다. 상기 데이타발생부(50)은 상기 순차적으로 발생된 상기 진위 데이타신호를 제1 노드(51)을 통하여 송출하고, 그리고 상기 순차적으로 발생된 상기 보수 데이타신호를 제2 노드(53)을 경유하여 송출한다.

그리고 상기 신호전달회로는 제1 및 제2 노드(51, 53)로 부터의 상기 진위 및 보수의 데이타를 출력라인(55, 57)과 상기 제1 및 제2 노드(51, 53)의 순차적으로 전송하는 제1 내지 제3 병렬형 레지스터(52, 54, 56)를 추가로 구비한다. 상기 제1 내지 제3 병렬형 레지스터(52 내지 56)는 제1 소정기간(예를 들면, 20ns)마다 순차적으로 상기 제1 및 제2 노드(51, 53)로 부터의 상기 진위 및 보수의 데이타신호를 입력하고, 제2 소정 기간의 잠복기간(예를 들면, 50ns)의 동안 보관한다. 그리고 상기 제1 내지 제3 병렬형 레지스터(52 내지 56)은 상기 보관된 진위 및 보수의 데이타신호를 상기 제1 소정기간 마다 순차적으로 상기 진위 및 보수의 출력라인(55, 57)쪽으로 송출하고, 보관된 진위 및 보수의 데이타신호를 초기화한 다음 새로운 진위 및 보수의 데이타신호를 순차적으로 입력한다.

결과적으로, 상기 제1 및 제2 노드(51, 53)상의 상기 연속된 진위 및 보수의 데이타신호는 상기 제1 내지 3 병렬형 레지스터(52 내지 56)에 의하여 상기 잠복기간(60ns) 동안 지연된 후 제1 소정시간(20ns) 마다 순차적으로 상기 진위 및 보수의 출력라인(55, 57)을 경유하여 순차적으로 전송된다. 이를 위하여, 상기 제1 내지 제3 레지스터(52 내지 56)은 자신들과 1:1 접속된 제1 내지 제3 입력래치클럭 입력라인(58 내지 60)으로 부터 서로 상기 제1 소정기간 만큼의 위상차를 갖는 상기 제2 소정기간의 주기를 갖는 제1 내지 제3 입력래치클럭신호, 자신들과 1:1 접속된 제1 내지 제3 출력래치클럭 입력라인(61 내지 63)으로 부터 상기 제1 내지 제3 입력래치클럭신호와 각각 상기 잠복기간 만큼의 위상차를 갖는 제1 내지 제3 출력래치클럭신호, 그리고 자신들과 1:1 접속된 제1 내지 제3 리세트신호 입력라인(64 내지 66)으로 부터 상기 제1 내지 제3 출력래치클럭신호와 상기 제1 내지 제3 입력래치클럭신호간의 사이에 위치하는 제1 내지 제3 리세트신호를 각각 입력한다.

그리고 상기 제1 병렬형 레지스터(52)는 전원전압원(Vcc) 및 제3 노드(67)의 사이에 직렬 접속된 두개의 PMOS 트랜지스터(Q1, Q2)와, 상기 제3 노드(67) 및 기저전압원(GND)의 사이에 접속된 NMOS 트랜지스터(Q3)로 이루어진 제1 제어용스위치를 구비한다. 상기 PMOS 트랜지스터(Q1, Q2)는 자신들의 게이트쪽으로 인가되는 상기 제1 입력래치클럭입력라인(58) 및 진위의 데이타라인(51)로 부터의 상기 제1 입력래치클럭신호 및 진위의 데이타신호가 모두 로우논리를 갖을 경우 상기 제3 노드(67)에 하이논리의 진위의 데이타신호를 발생시킨다. 한편, 상기 NMOS 트랜지스터(Q3)는 상기 제1 리세트신호 입력라인(64)로 부터 하이논리의 리세트신호가 인가될 경우에 턴-온되어 상기 제3 노드(67)상의 진위의 데이타신호를 로우논 리상태로 초기화한다. 그리고 상기 제3 노드(67) 및 제4 노드(68)의 사이에 순환루프의 형태로 접속된 두개의 인버터(G1, G2)로 구성되는 기억소자는 상기 NMOS 트랜지스(Q3)가 턴-온될 때까지 상기 제3 노드(67)상의 상기 하이논리의 진위의 데이타신호를 유지시키고, 또한 상기 제3 노드(67)상의 상기 하이논리의 진위의 데이타를 상기 제4 노드(68)쪽으로 반전된 형태로 전송한다. 상기 제4 노드(68) 및 상기 진위의 출력라인(55)의 사이에 병렬 접속된 NMOS 및 PMOS 트랜지스터(Q4, Q5)와 상기 PMOS 트랜지스터(Q5)의 게이트 및 상기 제1 출력래치클럭 입력라인(61)의 사이에 접속된 인버터(G6)는 제2 제어용스위치를 형성한다. 상기 NMOS 트랜지스터(Q4)의 게이트는 상기 제1 출력래치클럭 입력라인(61)에 연결되어 있다. 상기 제2 제어용스위치는 상기 제1 출력래치클럭신호가 하이논리를 갖을 경우 턴-온되어 상기 제4 노드(68)상의 로우논리의 진위의 데이타신호를 상기 진위의 출력라인(55)쪽으로 전송한다.

또한, 상기 제1 병렬형 레지스터(52)는 전원전압원(Vcc) 및 제5 노드(69)의 사이에 직렬 접속된 두개의 PMOS 트랜지스터(Q6, Q7)와, 상기 제5 노드(69) 및 기저전압원(GND)의 사이에 접속된 NMOS 트랜지스터(Q8)로 이루어진 제3 제어용스위치를 구비한다. 상기 PMOS 트랜지스터(Q6, Q7)는 자신들의 게이트쪽으로 인가되는 상기 제1 입력래치클럭입력라인(58) 및 보수의 데이타라인(53)로 부터의 상기 제1 입력래치클럭신호 및 보수의 데이타신호가 모두 로우논리를 갖을 경우 상기 제5 노드(67)에 하이논리의 보수의 데이타신호를 발생시킨다. 한편, 상기 NMOS 트랜지스터(Q8)는 상기 제1 리세트신호 입력라인(64)로 부터 하이논리의 리세트신호가 인가될 경우에 턴-온되어 상기 제5 노드(69)상의 보수의 데이타신호를 로우논리상태로 초기화한다. 그리고 상기 제3 노드(69)에 순환루프의 형태로 접속된 두개의 인버터(G4, G5)로 구성되는 기억소자는 상기 NMOS 트랜지스터(Q8)가 턴-온될 때까지 상기 제5 노드(69)상의 상기 하이논리의 보수의 데이타신호를 유지시킨다. 상기 제5 노드(69) 및 상기 보수의 출력라인(57)의 사이에 병렬 접속된 NMOS 및 PMOS 트랜지스터(Q9, Q10)와 상기 PMOS 트랜지스터(Q10)의 게이트 및 상기 제1 출력래치클럭 입력라인(61)의 사이에 접속된 인버터(G6)는 제4 제어용스위치를 형성한다. 상기 NMOS 트랜지스터(Q9의 게이트는 상기 제1 출력래치클럭 입력라인(61)에 연결되어 있다. 상기 제4 제아용스위치는 상기 제1 출력래치클럭신호가 하이논리를 갖을 경우 턴-온되어 상기 제5 노드(68)상의 상기 하이논리의 보수의 데이타신호를 상기 보수의 출력라인(57)쪽으로 전송한다.

상기 제2 병렬형 레지스터(54)도 상기 제1 병렬형 레지스터(52)와 동일하게 구성되어 상기 제2 입력래치클럭 입력라인(59)로 부터의 상기 제2 입력래치클럭신호, 제2 출력래치클럭 입력라인(62)으로 부터의 제2 출력래치클럭신호, 그리고 상기 제2 리세트신호 입력라인(65)로 부터의 제2 리세트신호에 의하여 구동된다.

마찬가지로, 제3 병렬형 레지스터(56)도 상기 제1 병렬형 레지스터(52)와 동일하게 구성되어 상기 제3 입력래치클럭 입력라인(60)로 부터의 상기 제3 입력래치클럭신호, 제3 출력래치클럭 입력라인(63)으로 부터의 제3 출력래치클럭신호, 그리고 상기 제3 리세트신호 입력라인(66)로 부터의 제3 리세트신호에 의하여 구동된다.

제4도에는 각각 다른 논리값의 2진 정보를 갖는 제1 및 제2 데이타 신호를 동시에 발생하고 상기 제1 및 제2 데이타신호를 제1 및 제2 노드(71, 73)를 경유하여 송출하는 데이타발생부(70)와, 출력라인(75) 및 상기 제1 노드(71)의 사이에 병렬 접속된 제1 및 제2 레지스터(72, 74)를 구비한 본 발명의 제3 실시예에 따른 동기식 메모리장치의 신호전달회로가 도시되어 있다. 상기 제1 및 제2 레지스터(72, 74)는 제1 소정기간(예를 들면, 20ns)마다 상기 제1 노드(71)로 부터의 상기 제1 데이타신호를 동시에 입력하고, 입력된 상기 제1 데이타신호를 가각 제2 소정기간의 잠복기간(예를 들면, 25s) 및 제3 소정기간의 잠복기간(예를 들면, 35ns)의 동안 지연시킨 후에 지연된 출력라인(75)쪽으로 전송한다. 상기 제1 및 제2 레지스터(72, 74)는 사용자가 필요로 하는 잠복기간에 의하여 선택적으로 사용된다. 이를 위하여, 상기 제1 및 제2 레지스터(72, 74)는 자신들과 공통 접속된 제1 입력래치클럭 입력라인(77)으로 부터 제1 입력래치클럭신호를 공통적으로 입력하고, 자신들과 1:1 접속된 두개의 제1 출력래치클럭 입력라인(81, 82)으로 부터 각각 상기 제1 입력래치클럭신호와 제2 소정기간 및 제3 소정기간의 위상차를 갖는 제1 입력래치클럭신호를 각각 입력한다.

상기 신호전달회로는 상기 제2 입력라인(73) 및 출력라인(75)의 상이에 병렬 접속된 제3 및 제4 레지스터(76, 78)를 추가로 구비한다. 상기 제1 및 제2 레지스터(76, 78)는 상기 제1 및 제2 레지스터(72, 74)가 상기 제1 노드(71)로 부터의 상기 제1 데이타신호를 입력할 때 상기 제2 노드(73)로 부터의 상기 제2 데이타신호를 동시에 입력한다. 그리고 상기 제3 및 제4 래지스터(76, 78)는 상기 입력된 상기 제2 데이타신호를 각각 제2 소정기간 보다 약간 짧거나 긴 제4 소정기간의 잠복기간(예를 들면, 25ns나 35ns) 및 제3 소정기간 보다 약간 짧거나 긴 제5 소정기간의 잠복기간(예를 들면, 35ns나 40ns)의 동안 지연시킨 후에 상기 지연된 제2 데이타신호를 상기 출력라인(75)쪽으로 전송한다. 상기 제3 및 제4 레지스터(76, 78)는 사용자가 필요로 하는 잠복기간에 의하여 선택적으로 사용된다. 이를 위하여, 상기 제3 및 제4 레지스터(76, 78)는 자신들과 공통 접속된 제2 입력래치클럭 입력라인(79)으로 부터 제2 입력래치클럭신호를 공통적으로 입력하고, 자신들과 1:1 접속된 두개의 제2 출력래치클럭 입력라인(83, 84)으로 부터 상기 두개의 제1 출력래치클럭신호와 약간의 위상차(즉, 상기 제1 입력래치클럭신호와 각각 제4 및 제5 소정기간 지연된)를 갖는 두개의 제2 입력래치클럭신호를 각각 입력한다. 상기 제2 래치클럭신호는 상기 제3 및 제4 레지스터(76, 78)가 상기 제1 및 제2 레지스터(72, 74)와 동시에 데이타신호를 입력하기 때문에 제1 입력래치클럭신호와 동일한 파형을 갖는다.

결과적으로, 상기 제1 및 제2 레지스터(72, 74)는 상기 제3 및 제4 레지스터(76, 78)이 상기 제2 데이타신호를 상기 출력라인(75) 쪽으로 전송하는 시간 보다 약간씩 빠르거나 늦은 시간에 상기 제1 데이타신호를 상기 출력라인(75)쪽으로 전송하게 된다. 이로 인하여, 상기 제1 및 제2 노드(71, 73)에 동시에 출력된 제1 및 제2 데이타신호는 상기 제1 및 제3 레지스터(72, 76) 또는 제2 및 제4 레지스터(74, 78)에 의하여 사용자가 원하는 잠복기간 후에 순차적으로 상기 출력라인(75)쪽으로 전송된다.

그리고 상기 제1 및 제4 레지스터(72 내지 78)은 제2도에 도시된 제1 내지 제3 레지스터(32 내지 34)와 동일한 형태로 구현되며, 따라서 상세한 설명을 약한다.

제5도에는 각각 다른 논리값의 2진 정보를 갖는 제1 및 제2 데이타 신호를 동시에 발생하고 상기 제1 및 제2 데이타신호를 제1 및 제2 노드(71, 73)를 경유하여 송출하는 데이타발생부(70)와, 제3 노드(85) 및 상기 제1 노드(71)의 사이에 병렬 접속된 제1 및 제2 레지스터(72, 74)를 구비한 본 발명의 제4 실시예에 따른 동기식 메모리장치의 신호전달회로가 도시되어 있다. 상기 제1 및 제2 레지스터(72, 74)는 제1 소정기간(예를 들면, 20ns)마다 상기 제1 노드(71)로 부터의 상기 제1 데이타신호를 동시에 입력하고, 입력된 상기 제1 데이타신호를 각각 제2 소정기간의 잠복기간(예를 들면, 25ns) 및 제3 소정기간의 잠복기간(예를 들면, 35ns)의 동안 지연시킨 후에 지연된 상기 제3 노드(85)쪽으로 전송한다. 상기 제1 및 제2 레지스터(72, 74)는 상기 제3 노드(85)쪽으로 전송한다. 상기 제1 및 제2 레지스터(72, 74)는 사용자가 필요로 하는 잠복기간에 의하여 선택적으로 사용된다. 이를 위하여, 상기 제1 및 제2 레지스터(72, 74)는 자신들과 공통 접속된 제1 입력래치클럭 입력라인(77)으로 부터 제1 입력래치클럭신호를 공통적으로 입력하고, 자신들과 1:1 접속된 두개의 제1 출력래치클럭 입력라인(81, 82)으로 부터 각각 상기 제1 입력래치클럭신호와 제2 소정기간 및 제3 소정기간의 위상차를 갖는 제1 입력래치클럭신호를 각각 입력한다.

상기 신호전달회로는 상기 제2 입력라인(73) 및 제4 노드(86)의 사이에 병렬 접속된 제3 및 제4 레지스터(76, 78)를 추가로 구비한다. 상기 제1 및 제2 레지스터(76, 78)는 상기 제1 및 제2 레지스터(72, 74)가 상기 제1 노드(71)로 부터의 상기 제1 데이타신호를 입력할 때 상기 제2 노드(73)로 부터의 상기 제2 데이타신호를 동시에 입력한다. 그리고 상기 제3 및 제4 레지스터(76, 78)는 상기 입력된 상기 제2 데이타신호를 각각 제2 소정기간 보다 약간 짧거나 긴 제4 소정기간의 잠복기간(예를 들면, 25ns나 35ns) 및 제3 소정기간 보다 약간 짧거나 긴 제5 소정기간의 잠복기간(예를 들면, 35ns나 40ns)의 동안 지연시킨 후에 지연된 상기 제2 데이타신호를 상기 제4 노드(86)쪽으로 전송한다. 상기 제3 및 제4 레지스터(76, 78)는 사용자가 필요로 하는 잠복기간에 의하여 선택적으로 사용된다. 이를 위하여, 상기 제3 및 제4 레지스터(76, 68)는 자신들과 공통 접속된 제2 입력래치클럭 입력라인(79)으로 부터 제2 입력래치클럭신호를 공통적으로 입력하고, 자신들과 1:1 접속된 두개의 제2 출력래치클럭 입력라인(83, 84)으로 부터 상기 두개의 제1 출력래치클럭신호와 약간의 위상차(즉, 상기 제1 입력래치클럭신호와 각각 제4 및 제5 소정기간 지연된)를 갖는 두개의 제2 입력래치클럭신호를 각각 입력한다. 상기 제2 래치클럭신호는 상기 제3 및 제4 레지스터(76, 78)가 상기 제1 및 제2 레지스터(72, 74)와 동시에 데이타신호를 입력하기 때문에 제1 입력래치클럭신호와 동일한 파형을 갖는다.

그리고 상기 제1 및 제4 레지스터(72 내지 78)은 제2도에 도시된 제1 내지 제3 레지스터(32 내지 34)와 동일한 형태로 구현되며, 따라서 상세한 설명을 약한다.

또한, 상기 신호전달회로는 출력라인(75) 및 상기 제3 노드(85)의 사이에 접속되어 제1 출력클럭 입력라인(87)으로 부터의 제1 출력클럭신호에 의하여 구동되는 제1 제어용스위치와, 출력라인(75) 및 상기 제4 노드(86)의 사이에 접속되어 제2 출력클럭 입력라인(88)으로 부터의 제2 출력클럭신호에 의하여 상기 제1 제어용스위치와 상호 교번적으로 구동되는 제2 제어용스위치를 추가로 구비한다. 상기 제1 제어용스위치는 NMOS 및 PMOS 트랜지스터(Q1, Q2)와 인버터(G1)로 구성되어 상기 제1 출력클럭신호가 하이논리를 갖을 경우에 상기 제3 노드(85)로 부터의 상기 제1 데이타신호를 상기 출력라인(75)쪽으로 전송한다. 한편, 상기 제2 제어용 스위치도 NMOS 및 PMOS 및 PMOS 트랜지스터(Q3, Q4)와 인버터(G2)로 구성되어 상기 제2 출력클럭신호가 하이논리를 갖을 경우에 상기 제3 노드(86)로 부터의 상기 제2 데이타신호를 상기 출력라인(75)쪽으로 전송한다. 상기 제1 및 제2 제어용스위치를 상호 교번적이고 순차적으로 구동하기 위하여, 상기 제1 및 제2 출력클럭신호는 서로 상반된 논리를 갖고 상기 제1 및 제2 입력래치클럭신호 보다 2배의 주파수를 갖는다.

결과적으로, 상기 제1 및 제2 레지스터(72, 74)는 상기 제3 및 제4 레지스터(76, 78)이 상기 제2 데이타신호를 상기 출력라인(75)쪽으로 전송하는 시간 보다 약간씩 빠르거나 늦은 시간에 상기 제1 데이타신호를 상기 출력라인(75)쪽으로 전송하게 된다. 이로 인하여, 상기 제1 및 제2 노드(71, 73)에 동시에 출력된 제1 및 제2 데이타신호는 상기 제1 및 제3 레지스터(72, 76) 또는 제2 및 제4 레지스터(74, 78)에 의하여 사용자가 원하는 잠복기간 후에 순차적으로 상기 출력라인(75)쪽으로 전송된다.

상술한 바와 같이, 본 발명의 동기식 메모리장치의 신호전달회로는 병렬형태의 파이프 라인 구조로 레지스터를 접속하여 잠복기를 용이하게 조절할 수 있으며, 또한 제한된 주기 이하의 클럭신호를 이용할 수 있도록 하여 데이타의 전송속도를 향상시킬 수 있다. 그리고 본 발명의 메모리 장치의 신호전달회로는 동시에 발생되는 두개의 데이타신호를 순차적으로 출력라인을 통하여 전송할 수 있는 이점을 제공한다.

Claims (9)

1. 순차적으로 입력되는 데이타신호를 입력하기 위한 입력라인과, 상기 데이타신호의 출력주기를 제어하기 위한 출력클럭신호를 입력하는 출력클럭입력라인과, 상기 출력클럭신호의 주파수 보다 적어도 1/2 이하의 주파수를 갖고 서로 상기 출력클럭신호의 주기 만큼씩 위상지연된 입력래치클럭신호를 입력하는 적어도 2개 이상의 입력래치클럭신호 입력라인과, 상기 출력클럭신호의 주파수 보다 적어도 1/2 이하의 주파수를 갖고 상기 적어도 2개 이상의 입력래치럭클신호와 위상차를 갖는 적어도 2개 이상의 출력래치신호를 입력하는 적어도 2개 이상의 출력래치클럭신호 입력라인과, 상기 입력라인 및 제1 노드의 사이에 병렬 접속되어 상기 적어도 2개 이상의 입력래치클럭신호에 각각 응답하여 상기 입력라인으로 부터의 상기 데이타신호를 입력하여 저장하고 상기 적어도 2개 이상의 출력래치클럭신호에 응답하여 저장된 데이타신호를 상기 제1 노드쪽으로 전송하기 위한 적어도 2개이상의 레지스터수단과, 상기 출력클럭신호에 의하여 상기 제1 노드상의 데이타신호를 출력라인쪽을 통해 외부로 전송하기 위한 제1 절환수단을 구비한 것을 특징으로 하는 동기식 메모리장치의 신호전달회로.
2. 제1항에 있어서, 상기 레지스터수단이, 상기 입력라인 및 상기 제1 노드의 사이에 직렬접속되어 상기 입력 및 출력래치클럭신호 제2 및 제3 절환수단과, 상기 제2 절환수단의 출력단자상의 데이타신호를 유지시키기 위한 제1 기억수단을 구비한 것을 특징으로 하는 동기식 메모리장치의 신호전달회로.
3. 제2항에 있어서, 상기 제1 내지 제3 절환수단이 각각 NMOS 및 PMOS 트랜지스터로 이루어진 패스 트랜지스터를 구비하는 것을 특징으로 하는 동기식 메모리장치의 신호전달회로.
4. 제3항에 있어서, 상기 제1 노드상의 데이타신호를 유지시키기 위한 제2 기억수단과, 상기 출력라인상의 데이타신호를 유지시키기 위한 제3 기억수단을 추가로 구비한 것을 특징으로 하는 동기식 메모리장치의 신호전달회로.
5. 제4항에 있어서, 상기 제1 내지 제3 기억수단이 순환루프를 이루도록 병렬접속된 두 개의 인버터를 구비하는 것을 특징으로 하는 신호전달회로.
6. 순차적으로 입력되는 진위의 데이타신호를 입력하기 위한 제1 입력라인과, 순차적으로 입력되는 보수의 데이타신호를 입력하기 위한 제2 입력라인과, 서로 제1 소정의 기간 만큼씩 위상지연된 입력래치클럭신호를 입력하는 적어도 2개 이상의 입력래치클럭신호 입력라인과, 상기 적어도 2개 이상의 입력래치클럭신호와 각각 제2 소정의 기간 만큼의 위상차를 갖는 적어도 2개 이상의 출력래치클럭신호를 입력하는 적어도 2개 이상의 출력래치클럭신호 입력라인과, 상기 제1 및 제2 입력라인과 제1 노드 및 제2 노드의 사이에 병렬 접속되어 상기 적어도 2개 이상의 입력래치클럭신호에 각각 응답하여 상기 제1 및 제2 이상의 입력라인으로 부터의 상기 진위 및 보수 데이타신호를 입력하어 저장하고 상기 적어도 2개 이상의 출력래치클럭신호에 각각 응답하여 저장된 상기 진위 및 보수 데이타신호를 상기 제1 및 제2 노드쪽으로 전송하기 위한 적어도 2개이상의 레지스터수단을 구비한 것을 특징으로 하는 절환수단을 구비한 것을 특징으로 하는 동기식 메모리장치의 신호전달회로.
7. 제6항에 있어서, 상기 레지스터수단이, 상기 제1 입력라인 및 상기 제1 노드의 사이에 직렬 접속되어 상기 입력 및 출력래치클럭신호에 의하여 구동되는 제1 및 제2 절환수단과, 상기 제1 절환수단의 출력단자상의 데이타신호를 유지시키기 위한 제1 기억수단과, 상기 제2 입력라인 및 상기 제2 노드의 사이에 직렬 접속되어 상기 입력 및 출력래치클럭신호에 의하여 구동되는 제3 및 제4 절환수단과, 상기 제3 절환수단의 출력단자상의 데이타신호를 유지시키기 위한 제2 기억수단을 구비한 것을 특징으로 하는 동기식 메모리장치의 신호전달회로.
8. 서로 다른 논리값을 갖고 동시에 발생되는 입력되는 제1 및 제2 데이타신호를 각각 입력하기 위한 제1 입력라인과, 상기 제1 및 제2 데이타신호를 절환하기 위한 절환클럭신호를 입력하는 절환클럭입력라인과, 상기 절환클럭신호의 주파수의 1/2에 해당하는 주파수를 갖고 입력래치클럭신호를 입력하는 입력래치클럭신호 입력라인과, 상기 입력래치클럭신호와 다른 위상차를 갖고 상기 입력래치클럭신호의 펄스와 동일한 펄스를 갖는 적어도 2개 이상의 제1 출력래치클럭신호를 각각 입력하는 적어도 2개 이상의 제1 출력래치클럭신호 입력라인과, 각각 상기 적어도 2개 이상의 제1 출력래치클럭신호와 상기 출력클럭신호의 펄스폭 만큼의 위상차를 갖는 적어도 2개 이상의 제2 출력래치클럭신호를 입력하는 적어도 2개 이상의 제2 출력래치클럭신호 입력라인과, 상기 제1 입력라인과 출력라인의 사이에 병렬 접속되어 상기 입력래치클럭신호에 공통적으로 응답하여 상기 제1 입력라인으로 부터의 상기 제1 데이타신호를 입력하여 저장하고 각각 접속된 상기 적어도 2개 이상의 제1 출력래치클럭신호 입력라인으로부터 상기 제1 출력래치클럭신호가 입력될 경우에 상기 제1 출력래치클럭신호에 응답하여 저장된 상기 제1 데이타신호를 상기 출력라인을 경유하여 외부로 송출하기 위한 적어도 2개 이상의 레지스터수단과, 상기 제2 입력라인과 상기 출력라인의 사이에 병렬 접속되어 상기 입력래치클럭신호에 공통적으로 응답하여 상기 제2 입력라인으로 부터의 상기 제2 데이타신호를 입력하여 저장하고 각각 접속된 상기 적어도 2개 이상의 제2 출력래치클럭신호 입력라인으로부터 상기 제2 출력래치클럭신호가 입력될 경우에 상기 제2 출력래치클럭신호에 응답하여 저장된 상기 제2 데이타신호를 상기 출력라인을 경유하여 외부로 송출하기 위한 적어도 2개이상의 레지스터수단을 구비한 것을 특징으로 하는 동기식 메모리 장치의 신호전달회로.
9. 제8항에 있어서, 상기 제1 입력라인에 접속된 상기 적어도 2개 이상의 레지스터들과 상기 출력라인의 사이에 접속되어 출력클럭신호에 의하여 상기 제1 데이타신호를 출력라인쪽으로 전송하기 위한 제1 절환수단과, 상기 제2 입력라인에 접속된 상기 적어도 2개 이상의 레지스터들과 상기 출력라인의 사이에 접속되어 상기 출력클럭신호에 의하여 상기 제1 절환수단과 상호 보완적으로 구동되어 상기 제2 데이타신호를 상기 출력라인쪽으로 전송하기 위한 제2 절환수단을 추가로 구비한 것을 특징으로 하는 동기식 메모리 장치의 신호전달회로.