KR960029980A - 동기식 메모리장치의 신호전달회로 - Google Patents

Abstract

동기식 메모리장치는 메모리 셀로부터 외부로 출력될 데이타신호의 잠복기간을 용이하게 조절할 수 있고 데이타신호를 일정 속도 이상의 속도로 전송할 수 있다. 이를 위하여, 상기 동기식 메모리장치의 신호전달회로는 순차적으로 입력되는 데이타신호를 입력하기 위한 입력라인과, 상기 데이타신호의 출력주기를 제어하기 위한 출력클럭신호를 입력하는 출력클럭입력라인과, 상기 출력클럭신호의 주파수 보다 적어도 1/2이하의 주파수를 갖고 서로 상기 출력클럭신호의 주기 만큼씩위상지연된 입력래치클럭신호를 입력하는 적어도 2개 이상의 입력래치클럭신호 입력라인과, 상기 출력클럭신호의 주파수보다 적어도 1/2 이하의 주파수를 갖고 상기 적어도 2개 이상의 입력래치클럭신호와 위상차를 갖는 적어도 2개 이상의 출력래치신호를 입력하는 적어도 2개 이상의 출력래치클럭신호 입력라인과, 상기 입력라인 및 제1 노드의 사이에 병렬 접속되어 상기 적어도 2개 이상의 입력래치클럭신호에 각각 응답하여 상기 입력라인으로 부터의 상기 데이타신호를 입력하여저장하고 상기 적어도 2개 이상의 출력래치클럭신호에 응답하여 저장된 데이타신호를 상기 제1 노드쪽으로 전송하기 위한 적어도 2개이상의 레지스터들과, 상기 출력클럭신호에 의하여 상기 제1 노드상의 데이타신호를 출력라인쪽을 통해 외부로전송하기 위한 제1 제어용스위치를 구비한 것을 특징으로 하는 절환수단을 구비한다.

Description

동기식 메모리장치의 신호전달회로

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제2도는 본 발명의 제1실시예에 따른 동기식 메모리장치의 신호전달회로의 회로도, 제3도는 본 발명의 제2 실시예에 따른 동기식 메모리장치의 신호전달회로의 회로도.

Claims (9)

1. 순차적으로 입력되는 데이타신호를 입력하기 위한 입력라인과, 상기 데이타신호의 출력주기를 제어하기 위한 출력클럭신호를 입력하는 출력클럭입력라인과, 상기 출력클럭신호의 주파수 보다 적어도 1/2 이하의 주파수를 갖고 서로 상기 출력클럭신호의 주기 만큼씩 위상지연된 입력래치클럭신호를 입력하는 적어도 2개 이상의 입력래치클럭신호 입력라인과, 상기 출력클럭신호의 주파수 보다 적어도 1/2 이하의 주파수를 갖고 상기 적어도 2개 이상의 입력래치럭클신호와 위상차를 갖는 적어도 2개 이상의 출력래치신호를 입력하는 적어도 2개 이상의 출력래치클럭신호 입력라인과, 상기 입력라인 및 제1 노드의 사이에 병렬 접속되어 상기 적어도 2개 이상의 입력래치클럭신호에 각각 응답하여 상기 입력라인으로부터의 상기 데이타신호를 입력하여 저장하고 상기 적어도 2개 이상의 출력래치클럭신호에 응답하여 저장된 데이타신호를상기 제1 노드쪽으로 전송하기 위한 적어도 2개 이상의 레지스터수단과, 상기 출력클럭신호에 의하여 상기 제1 노드상의 데이타신호를 출력라인쪽을 통해 외부로 전송하기 위한 제1 절환수단을 구비한 것을 특징으로 하는 동기식 메모리장치의 신호전달회로.
2. 제1항에 있어서, 상기 레지스터수단이, 상기 입력라인 및 상기 제1 노드의 사이에 직렬접속되어 상기 입력및 출력래치클럭신호 제2 및 제3 절환수단과, 상기 제2 절환수단의 출력단자상의 데이타신호를 유지시키기 위한 제1 기억수단을 구비한 것을 특징으로 하는 동기식 메모리장치의 신호전달회로.
3. 제2항에 있어서, 상기 제1 내지 제3 절환수단이 각각 NMOS 및 PMOS 트랜지스터로 이루어진 패스 트랜지스터를 구비하는 것을 특징으로 하는 동기식 메모리장치의 신호전달회로.
4. 제3항에 있어서, 상기 제1 노드상의 데이타신호를 유지시키기 위한 제2 기억수단과, 상기 출력라인상의 데이타신호를 유지시키기 위한 제3 기억수단을 추가로 구비한 것을 특징으로 하는 동기식 메모리장치의 신호전달회로.
5. 제4항에 있어서, 상기 제1 내지 제3 기억수단이 순환루프를 이루도록 병렬접속된 두 개의 인버터를 구비하는 것을 특징으로 하는 신호전달회로.
6. v순차적으로 입력되는 진위의 데이타신호를 입력하기 위한 제1 입력라인과, 순차적으로 입력되는 보수의 데이타신호를 입력하기 위한 제2 입력라인과, 서로 제1 소정의 기간 만큼씩 위상지연된 입력래치클럭신호를 입력하는 적어도 2개 이상의 입력래치클럭신호 입력라인과, 상기 적어도 2개 이상의 입력래치클럭신호와 각각 제2 소정의 기간 만큼의위상차를 갖는 적어도 2개 이상의 출력래치클럭신호를 입력하는 적어도 2개 이상의 출력래치클럭신호 입력라인과, 상기제1 및 제2 입력라인과 제1 노드 및 제2 노드의 사이에 병렬 접속되어 상기 적어도 2개 이상의 입력래치클럭신호에 각각응답하여 상기 제1 및 제2 입력라인으로 부터의 상기 진위 및 보수 데이타신호를 입력하어 저장하고 상기 적어도2개 이상의 출력래치클럭신호에 각각 응답하여 저장된 상기 진위 및 보수 데이타신호를 상기 제1 및 제2 노드쪽으로 전송하기 위한 적어도 2개이상의 레지스터수단을 구비한 것을 특징으로 하는 절환수단을 구비한 것을 특징으로 하는 동기식메모리장치의 신호전달회로.
7. 제6항에 있어서, 상기 레지스터수단이, 상기 제1 입력라인 및 상기 제1 노드의 사이에 직렬 접속되어 상기입력 및 출력래치클럭신호에 의하여 구동되는 제1 및 제2 절환수단과, 상기 제1 절환수단의 출력단자상의 데이타신호를유지시키기 위한 제1 기억수단과, 상기 제2 입력라인 및 상기 제2 노드의 사이에 직렬 접속되어 상기 입력 및 출력래치클럭신호에 의하여 구동되는 제3 및 제4 절환수단과, 상기 제3 절환수단의 출력단자상의 데이타신호를 유지시키기 위한 제2기억수단을 구비한 것을 특징으로 하는 동기식 메모리장치의 신호전달회로.
8. 서로 다른 논리값을 갖고 동시에 발생되는 입력되는 제1 및 제2 데이타신호를 각각 입력하기 위한 제1 입력라인과, 상기 제1 및 제2 데이타신호를 절환하기 위한 절환클럭신호를 입력하는 절환클럭입력라인과, 상기 절환클럭신호의 주파수의 1/2에 해당하는 주파수를 갖고 입력래치클럭신호를 입력하는 입력래치클럭신호 입력라인과, 상기 입력래치클럭신호와 다른 위상차를 갖고 상기 입력래치클럭신호의 펄스와 동일한 펄스를 갖는 적어도 2개 이상의 제1 출력래치클럭신호를 각각 입력하는 적어도 2개 이상의 제1 출력래치클럭신호 입력라인과, 각각 상기 적어도 2개 이상의 제1 출력래치클럭신호와 상기 출력클럭신호의 펄스폭 만큼의 위상차를 갖는 적어도 2개 이상의 제2 출력래치클럭신호를 입력하는 적어도 2개 이상의 제2 출력래치클럭신호 입력라인과, 상기 제1 입력라인과 출력라인의 사이에 병렬 접속되어 상기 입력래치클럭신호에 공통적으로 응답하여 상기 제1 입력라인으로 부터의 상기 제1 데이타신호를 입력하여 저장하고 각각 접속된상기 적어도 2개 이상의 제1 출력래치클럭신호 입력라인으로부터 상기 제1 출력래치클럭신호가 입력될 경우에 상기 제1출력래치클럭신호에 응답하여 저장된 상기 제1 데이타신호를 상기 출력라인을 경유하여 외부로 송출하기 위한 적어도 2개이상의 레지스터수단과, 상기 제2 입력라인과 상기 출력라인의 사이에 병렬 접속되어 상기 입력래치클럭신호에 공통적으로 응답하여 상기 제2 입력라인으로 부터의 상기 제2 데이타신호를 입력하여 저장하고 각각 접속된 상기 적어도 2개 이상의 제2 출력래치클럭신호 입력라인으로부터 상기 제2 출력래치클럭신호가 입력될 경우에 상기 제2 출력래치클럭신호에 응답하여 저장된 상기 제2 데이타신호를 상기 출력라인을 경유하여 외부로 송출하기 위한 적어도 2개이상의 레지스터수단을구비한 것을 특징으로 하는 동기식 메모리 장치의 신호전달회로.
9. 제8항에 있어서, 상기 제1 입력라인에 접속된 상기 적어도 2개 이상의 레지스터들과 상기 출력라인의 사이에 접속되어 출력클럭신호에 의하여 상기 제1 데이타신호를 출력라인쪽으로 전송하기 위한 제1 절환수단과, 상기 제2 입력라인에 접속된 상기 적어도 2개 이상의 레지스터들과 상기 출력라인의 사이에 접속되어 상기 출력클럭신호에 의하여 상기 제1 절환수단과 상호 보완적으로 구동되어 상기 제2 데이타신호를 상기 출력라인쪽으로 전송하기 위한 제2 절환수단을 추가로 구비한 것을 특징으로 하는 동기식 메모리 장치의 신호전달회로.

   ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.