KR960025064A - 동기식 메모리 장치의 신호전달회로 - Google Patents

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Abstract

동기식 메모리장치의 신호전단회로는 메모리 셀들로부터 외부의 전송될 데이터신호의 잠복기간을 용이하게 조절할 수 있다. 이를 위하여 상기 동기식 메모리장치의 신호전달회로는 메모리 셀들로부터의 판독되는 데이터신호를 입력하기 위한입력라인과, 외부로부터의 클럭신호를 입력하기 위한 제어라인과, 상기 제어라인으로부터의 클럭신호에 의하여 상기 입력라인으로부터의 데이터신호를 임의의 노드쪽으로 전송하기 위한 제 1 제어용 스위치와, 상기 노드상의 데이타신호를 유지시키기 위한 제1기억소자와, 상기 노드 및 출력라인의 사이에 병렬 접속되어 상기 노드로부터의 상기 데이터신호를 입력하여 저장하고 기 저장된 데이터신호를 상기 출력라인쪽으로 전송하기 위한 적어도 2개이상의 레지스터와, 상기 제어라인으로부터의 상기 클럭신호에 의하여 상기 적어도 2개 이상의 레지스터들이 상기 클럭신호에 동기하여 순차적이고 교번적으로 동작하도록 상기 제2 및 제3 클럭신호를 공급하는 제어부를 구비한다.

Description

동기식 메모리 장치의 신호전달회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 제1실시예에 따른 동기식 메모리 장치의 신호전달회로의 회로도, 제4도는 본 발명의 제2실시예에 따른 동기식 메모리 장치의 신호전달회로의 회로도.

Claims (6)

  1. 다수의 메모리 셀을 구비한 동기식 메모리장치에 있어서, 상기 메모리 셀들로부터의 판독되는 데이터신호를 입력하기 위한 입력라인과, 외부로부터의 클럭신호를 입력하기 위한 제어라인과, 상기 제어라인으로부터의 클럭신호에의하여 상기 입력라인으로부터의 데이터신호를 임의의 노드쪽으로 전송하기 위한 제1 절환수단과, 상기 노드상의 데이터신호를 유지시키기 위한 제1기억수단과, 상기 노드 및 출력라인의 사이에 병렬 접속되어 상기 노드로부터의 상기 데이터신호룰 입력하여 저장하고 기 저장된 데이터신호를 상기 출력라인쪽으로 전송하기 위한 적어도 2개 이상의 레지스터수단과, 상기 제어라인으로부터의 상기 클럭신호에 의하여 상기 적어도 2개 이상의 레지스터수단들이 상기 클럭신호에 동기하여 순차적이고 교번적으로 동작하도록 상기 제2 및 제3 클럭신호를 공급하는 제어수단을 구비한 것을 특징으로 하는 신호전달회로.
  2. 제1항에 있어서, 상기 레지스터수단이, 상기 노드 및 상기 출력라인의 사이에 직력 접속되어 상기 제2 및 제3클럭신호에 의하여 구동되는 제2 및 제3 절환수단과, 상기 제3 클럭신호를 반전시키기 위한 반전소자와, 상기 제2 및제3 절환수단의 사이에 접속되어 상기 반전소자로부터의 상기 반전된 제3 클럭신호에 의하여 구동되는 제4절환수단과,상기 제2 및 제4 절환수단의 출력단자상의 데이터신호를 각각 유지시키기 위한 제2 및 제3 기억수단을 구비한 것을 특징으로 하는 신호전달회로.
  3. 제2항에 있어서, 상기 제1 내지 제4 절환수단이 각각 NMOS 및 PMOS 트랜지스터로 이루어진 패스 트랜지스터를 구비하는 것을 특징으로 하는 신호전달회로.
  4. 제2항에 있어서, 상기 제1 내지 제3 기억수단이 순환루프를 이루도록 병렬접속된 두 개의 인버터를 구비하는 것을 특징으로 하는 신호전달회로.
  5. 다수의 메모리 셀을 구비한 동기식 메모리장치에 있어서, 상기 메모리 셀들로부터의 판독되는 진위의 데이터신호를 입력하기 위한 제1 입력라인과, 상기 메모리 셀들로부터의 판독되는 보수의 데이터신호를 입력하기 위한 제2 입력라인과, 외부로부터의 클럭신호를 입력하기 위한 제어라인과, 상기 제어라인으로부터의 클럭신호에 의하여 상기 제1 입력라인으로부터의 상기 진위의 데이터신호를 임의의 제1 노드쪽으로 전송하기 위한 제1 절환수단과, 상기 제1 노드상의상기 진위의 데이터신호를 유지시키기 위한 제1기억수단과, 상기 제어라인으로부터의 클럭신호에 의하여 상기 제2 입력라인으로부터의 상기 보수의 데이터신호를 제2 노드쪽으로 전송하기 위한 제2 절환수단과, 상기 제2 노드상의 상기 보수의 데이터신호를 유지시키기 위한 제1기억수단과, 상기 제1 및 제2 노드와, 진위 및 보수의 출력라인의 사이에 병렬 접속되어 상기 제1 및 제2 노드로부터의 상기 진위 및 보수의 데이터신호를 입력하여 저장하고 기 저장된 진위 및 보수의 데이터신호를 상기 진위 및 보수의 출력인쪽으로 전송하기 위한 적어도 2개 이상의 레지스터수단과, 상기 제어라인으로부터의 상기 클럭신호에 의하여 적어도 2개 이상의 레지스터들이 상기 클럭신호에 동기하여 순차적이고 교번적으로 동작하도록 상기 제2 및 제3 클럭신호를 공급하는 제어수단을 구비한 것을 특징으로 하는 신호전달회로.
  6. 제5항에 있어서, 상기 레지스터수단이 상기 제1 노드 및 상기 진위의 출력라인의 사이에 직력 접속되어 상기 제2 및 제3 클럭신호에 의하여 구동되는 제3 및 제4 절환수단과, 상기 제3 및 제4 절환수단의 사이에 접속된 제5 절환수단과, 상기 제3 및 제 5절환수단의 출력단자상의 데이터신호를 각각 유지시키기 위한 제3 및 제4 기억수단과, 상기 제2노드 및 상기 보수의 출력라인의 사이에 직렬 접속되어 상기 제2 및 제3 클럭신호에 의하여 구동되는 제6 및 제7 절환수단과, 상기 제6 및 제7 절환수단의 사이에 접속된 제8 절환수단과, 상기 제6 및 제8 절환수단의 출력단자상의 데이터신호를 각각 유지시키기 위한 제5 및 제6기억수단과, 상기 제3 및 제6 절환수단의출력단자상의 진위 및 보수의 데이터신호와 상기 제3 클럭신호를 논리조합하여 상기 제5 및 제8 절환수단을 제어하는 논이연산수단을 구비한 것을 특징으로 하는 신호전달회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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