KR960035285A - 시리얼 억세스 메모리 제어 회로 - Google Patents

시리얼 억세스 메모리 제어 회로 Download PDF

Info

Publication number
KR960035285A
KR960035285A KR1019950006593A KR19950006593A KR960035285A KR 960035285 A KR960035285 A KR 960035285A KR 1019950006593 A KR1019950006593 A KR 1019950006593A KR 19950006593 A KR19950006593 A KR 19950006593A KR 960035285 A KR960035285 A KR 960035285A
Authority
KR
South Korea
Prior art keywords
gate
mos transistor
register
data
mos
Prior art date
Application number
KR1019950006593A
Other languages
English (en)
Other versions
KR0144058B1 (ko
Inventor
최고희
Original Assignee
문정환
엘지 반도체 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 문정환, 엘지 반도체 주식회사 filed Critical 문정환
Priority to KR1019950006593A priority Critical patent/KR0144058B1/ko
Priority to JP07294214A priority patent/JP3079025B2/ja
Priority to US08/624,196 priority patent/US5610870A/en
Publication of KR960035285A publication Critical patent/KR960035285A/ko
Application granted granted Critical
Publication of KR0144058B1 publication Critical patent/KR0144058B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/103—Read-write modes for single port memories, i.e. having either a random port or a serial port using serially addressed read-write data registers

Landscapes

  • Dram (AREA)

Abstract

본 발명은 워드라인에 의하여 선택되는 메모리 셀의 데이타가 한 쌍의 비트 라인에 실려서 출력되도록 구성된 메모리셀어레이와, 각 쌍의 비트 라인에 실린 데이타를 일괄전송스위치를 통하여 입력으로 받아서 기억하는 하나 이상의 레지스터를 가지고 있고, 상기 레지스터와 데이타버스에 연결된 순차전송스위치를 어드레스 디코더에서 발생되는 선택신호에 의하여 순차적으로 개폐시킴으로써 상기 레지스터에 기억된 데이타를 시리얼데이타로 출력시키도록 구성된 메모리 디바이스의 시리얼 억세스 메모리 제어 회로에 있어서, 상기 레지스터에는 데이타를 전송할 때 상기 레지스터에 공급하는 전원 라인의 임피턴스를 3단계 이상으로 조절가능하게 하는 다단 임피턴스조절수단을 구비하는 것을 특징으로 한다. 즉 종래의 레지스터제어부(5)(6)대신에 다단 임피턴스 조절수단을 사용한다.
임피턴스 조절 수단은, 제1 및 제2모스 트랜지스터 두개를 병렬로 연결하여 전원과 상기 레지스터 사이에 연결하고, 제1모스 트랜지스터의 게이트에는 데이타 전송 시점에 하이 임피턴스를 만들기 위한 제어신호를 연결하고, 제2모스 트랜지스터의 게이트에는 고정된 전위의 전압을 연결하여 구성시키고, 제1 및 제2모스 트랜지스터로는 PMOS 트랜지스터를 사용하고 상기 제2모스 트랜지스터의 게이트에는 접지 전위를 연결하여 주면 좋다.

Description

시리얼 억세스 메모리 제어 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4도는 본 발명의 시리얼 억세스 메모리 제어 회로의 회로도, 제5도는 본 발명의 시리얼 억세스 메모리 제어 회로의 동작을 설명하기 위한 타이밍도, 제6도는 본 발명의 다단 임피던스 조절 수단의 다른 실시예인 회로도.

Claims (11)

  1. 워드라인에 의하여 선택되는 메모리 셀의 데이타가 한 쌍의 비트 라인에 실려서 출력되도록 구성된 메모리셀어레이와, 각 쌍의 비트 라인에 실린 데이타를 일괄전송스위치를 통하여 입력으로 받아서 기억하는 하나 이상의 레지스터를 가지고 있고, 상기 레지스터와 데이타버스에 연결된 순차전송스위치를 어드레스 디코더에서 발생되는 선택신호에 의하여 순차적으로 개폐시킴으로써 상기 레지스터에 기억된 데이타를 시리얼데이타로 출력시키도록 구성된 메모리 디바이스의 시리얼 억세스 메모리 제어 회로에 있어서, 상기 하나 이상의 레지스터에는 데이타를 전송할 때 상기 레지스터에 공급하는 전원 라인의 임피턴스를 3단계 이상으로 조절가능하게 하는 다단 임피턴스조절수단을 구비하는 것이 특징인 시리얼 억세스 메모리 제어 회로.
  2. 제1항에 있어서, 상기 다단 임피턴스 조절 수단은, 제1 및 제2모스 트랜지스터 두개를 병렬로 연결하여 전원과 상기 레지스터 사이에 연결하고, 제1모스 트랜지스터의 게이트에는 데이타 전송 시점에 하이 임피턴스를 만들기 위한 제어신호를 연결하고, 제2모스 트랜지스터의 게이트에는 고정된 전위의 전압을 연결하여 구성시킨 것이 특징인 시리얼 억세스 메모리 제어 회로.
  3. 제2항에 있어서, 상기 제1 및 제2모스 트랜지스터는 PMOS 트랜지스터이고, 상기 제2모스 트랜지스터의 게이트에 연결하는 고정된 전위의 전압은 접지 전위인 것이 특징인 시리얼 억세스 메모리 제어 회로.
  4. 제1항에 있어서, 상기 다단 임피턴스 조절 수단은, 제1 및 제2모스 트랜지스터 두개를 병렬로 연결하여 전원과 상기 레지스터 사이에 연결하고, 제3 및 제4모스 트랜지스터 두개를 병렬로 연결하여 상기 레지스터와 접지전위 사이에 연결하고, 제1모스 트랜지스터 및 제3모스 트랜지스터의 각 게이트에는 데이타 전송 시점에 하이 임피턴스를 만들기 위한 제어신호를 연결하고, 제2모스 트랜지스터 및 제4모스 트랜지스터의 각 게이트에는 고정된 전위의 전압을 연결하여 구성시킨 것이 특징인 시리얼 억세스 메모리 제어 회로.
  5. 제4항에 있어서, 상기 제1 및 제2모스 트랜지스터는 PMOS 트랜지스터이고, 제3 및 제4모스 트랜지스터의 NMOS 트랜지스터이며, 제2모스 트랜지스터의 게이트에는 접지전위의 전압을 연결하고, 제4모스 트랜지스터의 게이트에는 전원전압을 연결하여 구성시킨 것이 특징인 시리얼 억세스 메모리 제어 회로.
  6. 제4항에 있어서, 상기 레지스터는 데이타를 주로 주고받을 수 있도록 일괄전송스위치를 중간에 설치한 서로 직렬로 연결된 두개의 제1레지스터 및 제2레지스터로 구성된 것이 특징인 시리얼 억세스 메모리 제어 회로.
  7. 제1항에 있어서, 상기 레지스터는 상기 메모리셀어레이와 데이타를 서로 주고받을 수 있도록 일괄전송스위치와, 상기 데이타버스와 데이타를 주고받을 수 있도록 순차전송스위치를 가진 제3레지스터 및 제4레지스터를 상기 메모리셀어레이와 상기 데이타버스 사이에 서로 병렬로 연결하여서 구성된 것이 특징인 시리얼 억세스 메모리 제어 회로.
  8. 제6항 또는 제7항에 있어서, 상기 다단 임피턴스 조절 수단은, 제1 및 제2모스 트랜지스터 두개를 병렬로 연결하여 전원과 상기 레지스터 사이에 연결하고, 제1모스 트랜지스터의 게이트에는 데이타 전송 시점에 하이 임피턴스를 만들기 위한 제어신호를 연결하고, 제2모스 트랜지스터의 게이트에는 고정된 전위의 전압을 연결하여 구성시킨 것이 특징인 시리얼 억세스 메모리 제어 회로.
  9. 제8항에 있어서, 상기 제1 및 제2모스 트랜지스터는 PMOS 트랜지스터이고, 상기 제2모스 트랜지스터의 게이트에 연결되는 고정된 전위의 접압은 전지전위인 것이 특징인 시리얼 억세스 메모리 제어 회로.
  10. 제6항 또는 제7항에 있어서, 상기 다단 임피턴스 조절 수단은, 제1 및 제2모스 트랜지스터 두개를 병렬로 연결하여 전원과 상기 레지스터 사이에 연결하고, 제3 및 제4모스 트랜지스터 두개를 병렬로 연결하여 상기 레지스터와 접지선의 사이에 연결하고, 제1모스 트랜지스터 및 제3모스 트랜지스터의 각 게이트에는 데이타 전송 시점에 하이 임피턴스를 만들기 위한 제어신호를 연결하고, 제2모스 트랜지스터 및 제4모스 트랜지스터의 각 게이트에는 고정된 전위의 전압을 연결하여 구성시킨 것이 특징인 시리얼 억세스 메모리 제어 회로.
  11. 제10항에 있어서, 상기 제1 및 제2모스 트랜지스터는 PMOS 트랜지스터이고, 제3 및 제4모스 트랜지스터의 NMOS 트랜지스터이며, 제2모스 트랜지스터의 게이트에는 접지전위의 전압을 연결하고, 제4모스 트랜지스터의 게이트에는 전원전압을 연결하여 구성시킨 것이 특징인 시리얼 억세스 메모리 제어 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950006593A 1995-03-28 1995-03-28 시리얼 억세스 메모리 제어 회로 KR0144058B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1019950006593A KR0144058B1 (ko) 1995-03-28 1995-03-28 시리얼 억세스 메모리 제어 회로
JP07294214A JP3079025B2 (ja) 1995-03-28 1995-11-13 シリアルアクセスメモリ制御回路
US08/624,196 US5610870A (en) 1995-03-28 1996-03-28 Circuit and method for controlling the impedance of a serial access memory

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950006593A KR0144058B1 (ko) 1995-03-28 1995-03-28 시리얼 억세스 메모리 제어 회로

Publications (2)

Publication Number Publication Date
KR960035285A true KR960035285A (ko) 1996-10-24
KR0144058B1 KR0144058B1 (ko) 1998-08-17

Family

ID=19410644

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950006593A KR0144058B1 (ko) 1995-03-28 1995-03-28 시리얼 억세스 메모리 제어 회로

Country Status (3)

Country Link
US (1) US5610870A (ko)
JP (1) JP3079025B2 (ko)
KR (1) KR0144058B1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002032985A (ja) * 2000-07-18 2002-01-31 Mitsubishi Electric Corp 半導体記憶装置
US6560139B2 (en) * 2001-03-05 2003-05-06 Intel Corporation Low leakage current SRAM array
US20030156486A1 (en) * 2002-02-20 2003-08-21 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device capable of reading at high speed
KR100541370B1 (ko) * 2004-09-06 2006-01-10 주식회사 하이닉스반도체 반도체메모리소자
WO2006079874A1 (en) * 2005-06-23 2006-08-03 Bassem Mohamed Fouli Ideal cmos sram system implementation

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4281401A (en) * 1979-11-23 1981-07-28 Texas Instruments Incorporated Semiconductor read/write memory array having high speed serial shift register access
US4322635A (en) * 1979-11-23 1982-03-30 Texas Instruments Incorporated High speed serial shift register for MOS integrated circuit
US4667313A (en) * 1985-01-22 1987-05-19 Texas Instruments Incorporated Serially accessed semiconductor memory with tapped shift register
US4864544A (en) * 1986-03-12 1989-09-05 Advanced Micro Devices, Inc. A Ram cell having means for controlling a bidirectional shift
KR960001106B1 (ko) * 1986-12-17 1996-01-18 가부시기가이샤 히다찌세이사꾸쇼 반도체 메모리
JP2604276B2 (ja) * 1990-11-20 1997-04-30 三菱電機株式会社 半導体記憶装置

Also Published As

Publication number Publication date
JP3079025B2 (ja) 2000-08-21
KR0144058B1 (ko) 1998-08-17
US5610870A (en) 1997-03-11
JPH08273349A (ja) 1996-10-18

Similar Documents

Publication Publication Date Title
KR940008091A (ko) 개량된 소프트 에러 저항을 갖는 모스 에스램(mos sram), 고전위 전원 전압강하 검출회로, 상보 신호 천이 검출회로 및 개량된 내부신호 시간마진을 갖는 반도체 장치
JPH05144273A (ja) 半導体集積回路装置
US5949721A (en) Data output related circuit which is suitable for semiconductor memory device for high -speed operation
US5307322A (en) Memory cell for use in a multi-port RAM
JPH0456398B2 (ko)
KR880011812A (ko) 반도체 기억장치내로 데이타를 병렬 입력시키기 위한 방법 및 이 방법을 수행하기 위한 회로
US4447892A (en) Pre-charge for the bit lines of a random access memory
KR0155986B1 (ko) 반도체 기억장치
KR960035285A (ko) 시리얼 억세스 메모리 제어 회로
KR970012778A (ko) 반도체기억장치
KR970017617A (ko) 저전력 반도체 메모리 장치
KR970016535A (ko) 어드레스 디코더
KR100375219B1 (ko) 반도체 메모리 장치의 데이터 라인 프리챠지 회로
KR19990006003A (ko) 반도체 메모리 소자의 셀 플레이트 전압 발생장치
US6538944B2 (en) Semiconductor memory device having a word line enable sensing circuit
EP0617429A3 (en) Semiconductor memory device with a test circuit.
KR950001773A (ko) 반도체 메모리 장치
KR960025787A (ko) 플래쉬 메모리 장치
KR920022300A (ko) 개선된 라이트 동작을 가지는 반도체 메모리 장치
KR970003244A (ko) 반도체 메모리 장치
KR850004690A (ko) 펄스 발신 회로
US5430391A (en) Data input/output control circuit
KR970051151A (ko) 외부 데이타의 입력없이 라이트 동작을 수행하는 기능을 갖는 반도체 기억 장치
KR850005704A (ko) 기억장치용 신호전달회로
KR100221024B1 (ko) 불휘발성 반도체 메모리 장치

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130325

Year of fee payment: 16

FPAY Annual fee payment

Payment date: 20140318

Year of fee payment: 17

EXPY Expiration of term