JP3079025B2 - シリアルアクセスメモリ制御回路 - Google Patents
シリアルアクセスメモリ制御回路Info
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- G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
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Description
【０００１】
【発明の属する技術分野】本発明はシリアルアクセスメ
モリの制御回路に関する。
モリの制御回路に関する。
【０００２】
【従来の技術】一般に、シリアルアクセスメモリ（ＳＡ
Ｍ）は、直列（シリアル）データの格納や、直列データ
と並列（パレラル）データとの相互変換に用いられる。
Ｍ）は、直列（シリアル）データの格納や、直列データ
と並列（パレラル）データとの相互変換に用いられる。
【０００３】図４は、従来のシリアルアクセスメモリの
制御回路の構成を示すブロック図である。
制御回路の構成を示すブロック図である。
【０００４】このシリアルアクセスメモリ制御回路は、
外部から入力されたアドレスを、行アドレス（row addr
ess、以下Ｘアドレスと記す。）と、列アドレス（colum
n address、以下Ｙアドレスと記す。）とに分離するア
ドレスバッファ１と、Ｘアドレスをデコーディングし
て、ワード線を選択するＸアドレスデコーダ７と、Ｙア
ドレスをデコーディングして、順次スイッチング信号を
発生するＹアドレスデコーダ２と、直列データと並列デ
ータとを相互変換する入出力制御バッファ部１０と、入
出力制御バッファ部１０に接続されたデータバス１５
と、データバス１５に接続された順次伝送スイッチ１１
と、順次伝送スイッチ１１に接続された第１レジスタ８
と、第１レジスタ８に接続され、データを一括伝送する
第１一括伝送スイッチ１２と、第１一括伝送スイッチ１
２に接続された第２レジスタ９と、第２レジスタ９に接
続され、データを一括伝送する第２一括伝送スイッチ１
３と、第１一括伝送スイッチ１２と第２一括伝送スイッ
チ１３とを開閉する制御信号を発生する伝送制御部４
と、第１レジスタ８に供給される電源を制御する第１レ
ジスタ制御部５と、第２レジスタ９に供給される電源を
制御する第２レジスタ制御部６と、第１レジスタ制御部
５と第２レジスタ制御部６とに制御信号を供給する読み
取り書き込み制御部３と、第２一括伝送スイッチ１３に
接続されたビット線へ読み取りデータを送り、または、
ビット線から書き込みデータを受けて格納するメモリセ
ルアレイ１４と、を含んで構成されている。
外部から入力されたアドレスを、行アドレス（row addr
ess、以下Ｘアドレスと記す。）と、列アドレス（colum
n address、以下Ｙアドレスと記す。）とに分離するア
ドレスバッファ１と、Ｘアドレスをデコーディングし
て、ワード線を選択するＸアドレスデコーダ７と、Ｙア
ドレスをデコーディングして、順次スイッチング信号を
発生するＹアドレスデコーダ２と、直列データと並列デ
ータとを相互変換する入出力制御バッファ部１０と、入
出力制御バッファ部１０に接続されたデータバス１５
と、データバス１５に接続された順次伝送スイッチ１１
と、順次伝送スイッチ１１に接続された第１レジスタ８
と、第１レジスタ８に接続され、データを一括伝送する
第１一括伝送スイッチ１２と、第１一括伝送スイッチ１
２に接続された第２レジスタ９と、第２レジスタ９に接
続され、データを一括伝送する第２一括伝送スイッチ１
３と、第１一括伝送スイッチ１２と第２一括伝送スイッ
チ１３とを開閉する制御信号を発生する伝送制御部４
と、第１レジスタ８に供給される電源を制御する第１レ
ジスタ制御部５と、第２レジスタ９に供給される電源を
制御する第２レジスタ制御部６と、第１レジスタ制御部
５と第２レジスタ制御部６とに制御信号を供給する読み
取り書き込み制御部３と、第２一括伝送スイッチ１３に
接続されたビット線へ読み取りデータを送り、または、
ビット線から書き込みデータを受けて格納するメモリセ
ルアレイ１４と、を含んで構成されている。
【０００５】上記構成のシリアルアクセスメモリ制御回
路の動作は以下の通りである。
路の動作は以下の通りである。
【０００６】データを読取る場合には、外部から入力さ
れたアドレスは、アドレスバッファ１で、Ｘアドレスと
Ｙアドレスとに分離される。
れたアドレスは、アドレスバッファ１で、Ｘアドレスと
Ｙアドレスとに分離される。
【０００７】Ｘアドレスは、Ｘアドレスデコーダ７でデ
コーディングされ、一対のワード線が選択される。
コーディングされ、一対のワード線が選択される。
【０００８】Ｙアドレスは、Ｙアドレスデコーダ２でデ
コーディングされ、シリアルアクセス用の第１レジスタ
８とデータバス１５との間を接続する順次伝送スイッチ
１１（ＹＤ１−ＳＤＮ）のうちから適当なスイッチセッ
トが選択される。
コーディングされ、シリアルアクセス用の第１レジスタ
８とデータバス１５との間を接続する順次伝送スイッチ
１１（ＹＤ１−ＳＤＮ）のうちから適当なスイッチセッ
トが選択される。
【０００９】メモリセルアレイ１４とデータ入出力線１
６との間のデータの入出力は、次のようにして実行され
る。
６との間のデータの入出力は、次のようにして実行され
る。
【００１０】読み取り時には、先ず、Ｘアドレスデコー
ダ７の出力が、Ｘアドレスの値に従ってワード線を選択
する。そこで、関連するワード線に接続されているメモ
リセルアレイ１４内のセルデータが、第２レジスタ９に
伝送される。関連するワード線は、第２一括伝送スイッ
チ１３がオンにされることにより選択される。そこで、
第１一括伝送スイッチ１２がオンにされ、第２レジスタ
９のデータが第１レジスタ８に移送される。
ダ７の出力が、Ｘアドレスの値に従ってワード線を選択
する。そこで、関連するワード線に接続されているメモ
リセルアレイ１４内のセルデータが、第２レジスタ９に
伝送される。関連するワード線は、第２一括伝送スイッ
チ１３がオンにされることにより選択される。そこで、
第１一括伝送スイッチ１２がオンにされ、第２レジスタ
９のデータが第１レジスタ８に移送される。
【００１１】Ｙアドレスデコーダ２がＹアドレスをデコ
ーディングして、順次伝送スイッチ１１を順次にオンに
すると、第１レジスタ８に移送されていたデータは、数
個データ（例えば４データ）ごとに、入出力制御バッフ
ァ部１０に伝送される。これらのデータは、入出力制御
バッファ１０により、完全な直列（シリアル）データに
変換され、データ入出力線１６を通して出力される。
ーディングして、順次伝送スイッチ１１を順次にオンに
すると、第１レジスタ８に移送されていたデータは、数
個データ（例えば４データ）ごとに、入出力制御バッフ
ァ部１０に伝送される。これらのデータは、入出力制御
バッファ１０により、完全な直列（シリアル）データに
変換され、データ入出力線１６を通して出力される。
【００１２】一方、書込み動作を実行する際には、デー
タ入出力線１６を通じて入力されたデータは、入出力制
御バッファ１０で数個データ（例えば４データ）ごとに
並列データに変換され、データバス１５へローディング
される。同時に、Ｙアドレスデコーダ２によってデコー
ディングされたＹアドレスに従って、適当な数の順次伝
送スイッチ１１が選択され、オンにされる。すると、デ
ータバス１５にローディングされたデータは、第１レジ
スタ８に伝送されて記憶される。この動作が繰り返され
て、入力された直列データが第１レジスタ８を充たす
と、第１一括伝送スイッチ１２がオンにされ、データは
第２レジスタ９に移動され、格納される。ついで、Ｘア
ドレスデコーダ７がＸアドレスをデコーディングして、
１対のワード線を選択する。第２一括伝送スイッチ１３
がオンにされると、第２レジスタ９に格納されていたデ
ータは、選択されたワード線に接続されている各メモリ
セルに伝送され、格納される。
タ入出力線１６を通じて入力されたデータは、入出力制
御バッファ１０で数個データ（例えば４データ）ごとに
並列データに変換され、データバス１５へローディング
される。同時に、Ｙアドレスデコーダ２によってデコー
ディングされたＹアドレスに従って、適当な数の順次伝
送スイッチ１１が選択され、オンにされる。すると、デ
ータバス１５にローディングされたデータは、第１レジ
スタ８に伝送されて記憶される。この動作が繰り返され
て、入力された直列データが第１レジスタ８を充たす
と、第１一括伝送スイッチ１２がオンにされ、データは
第２レジスタ９に移動され、格納される。ついで、Ｘア
ドレスデコーダ７がＸアドレスをデコーディングして、
１対のワード線を選択する。第２一括伝送スイッチ１３
がオンにされると、第２レジスタ９に格納されていたデ
ータは、選択されたワード線に接続されている各メモリ
セルに伝送され、格納される。
【００１３】図５は、図４におけるメモリセルアレイ１
４とデータバス１５との間のデータ伝送過程を示すため
の、一対のビット線と一対のデータバス線との間に接続
された、従来のシリアルアクセスメモリ制御回路であ
る。
４とデータバス１５との間のデータ伝送過程を示すため
の、一対のビット線と一対のデータバス線との間に接続
された、従来のシリアルアクセスメモリ制御回路であ
る。
【００１４】図５に示した従来のシリアルアクセスメモ
リ制御回路は、通常、複数のデータバス線対を含んでお
り、これらのデータバス１５１と第１レジスタ８１と
は、順次伝送スイッチ１１１を介して互いに接続されて
いる。この順次伝送スイッチ１１１は、Ｙアドレスデコ
ーダの出力信号Ｙ＿ＤＥＣＯＵＴにより制御され、第１
レジスタ８１は、供給電源を制御するための第１レジス
タ制御部５１に接続されている。
リ制御回路は、通常、複数のデータバス線対を含んでお
り、これらのデータバス１５１と第１レジスタ８１と
は、順次伝送スイッチ１１１を介して互いに接続されて
いる。この順次伝送スイッチ１１１は、Ｙアドレスデコ
ーダの出力信号Ｙ＿ＤＥＣＯＵＴにより制御され、第１
レジスタ８１は、供給電源を制御するための第１レジス
タ制御部５１に接続されている。
【００１５】また、第１レジスタ８１と第２レジスタ９
１とは、第１一括伝送スイッチ１２１を介して接続され
ており、第２レジスタ９１は、供給電源を制御するため
の第２レジスタ制御部６１に接続されている。
１とは、第１一括伝送スイッチ１２１を介して接続され
ており、第２レジスタ９１は、供給電源を制御するため
の第２レジスタ制御部６１に接続されている。
【００１６】更に、第２レジスタ９１は、第２一括伝送
スイッチ１３１を介してメモリセルアレイ１４１と接続
されている。
スイッチ１３１を介してメモリセルアレイ１４１と接続
されている。
【００１７】換言すれば、メモリセルアレイ１４１から
ワード線ＷＬ１とワード線ＷＬ２とにそれぞれ接続され
ている２つのセルは、また、ビット線ＢＬとビット線／
ＢＬとにそれぞれ接続されている。また、ビット線ＢＬ
とビット線／ＢＬとは、制御信号ＴＲ２によって制御さ
れる第２一括伝送スイッチ１３１を介して、第２レジス
タ９１に、それぞれ接続されている。レジスタは、通
常、２つのＮＭＯＳ（Ｎ型金属酸化膜半導体）トランジ
スと２つのＰＭＯＳ（Ｐ型金属酸化膜半導体）トランジ
スタとから構成されている。第２レジスタ９１は、制御
信号ＴＲ１により制御される第１一括伝送スイッチ１２
１を介して、第１レジスタ８１に接続されている。この
第１レジスタ８１は、順次伝送スイッチ１１１を通じて
データバス１５１と接続されている。第１レジスタ８１
の電源は、第１レジスタ制御部５１により制御される。
更に、第１レジスタ制御部５１と第２レジスタ制御部６
１とは、それぞれ、読み取り書き込み制御部からの制御
信号ＲＥ１と制御信号ＲＥ２とによって、オンまたはオ
フの２段階に制御される。すなわち、低インピーダンス
状態（オン）または高インピーダンス状態（オフ）にの
み制御される。
ワード線ＷＬ１とワード線ＷＬ２とにそれぞれ接続され
ている２つのセルは、また、ビット線ＢＬとビット線／
ＢＬとにそれぞれ接続されている。また、ビット線ＢＬ
とビット線／ＢＬとは、制御信号ＴＲ２によって制御さ
れる第２一括伝送スイッチ１３１を介して、第２レジス
タ９１に、それぞれ接続されている。レジスタは、通
常、２つのＮＭＯＳ（Ｎ型金属酸化膜半導体）トランジ
スと２つのＰＭＯＳ（Ｐ型金属酸化膜半導体）トランジ
スタとから構成されている。第２レジスタ９１は、制御
信号ＴＲ１により制御される第１一括伝送スイッチ１２
１を介して、第１レジスタ８１に接続されている。この
第１レジスタ８１は、順次伝送スイッチ１１１を通じて
データバス１５１と接続されている。第１レジスタ８１
の電源は、第１レジスタ制御部５１により制御される。
更に、第１レジスタ制御部５１と第２レジスタ制御部６
１とは、それぞれ、読み取り書き込み制御部からの制御
信号ＲＥ１と制御信号ＲＥ２とによって、オンまたはオ
フの２段階に制御される。すなわち、低インピーダンス
状態（オン）または高インピーダンス状態（オフ）にの
み制御される。
【００１８】図５の回路において、読み取り及び書き込
み時におけるデータの流れの順序は、図４を参照して、
前述した通りである。ここでは、図６のタイミング図を
参照して、読み取り書き込み時の、順次伝送スイッチ１
１１と、第１一括伝送スイッチ１２１と、第２一括伝送
スイッチ１３１との、オン（on）とオフ（off）のタイ
ミングについて述べ、また、第１レジスタ８１と第２レ
ジスタ９１との、イネーブルのタイミングについても説
明する。
み時におけるデータの流れの順序は、図４を参照して、
前述した通りである。ここでは、図６のタイミング図を
参照して、読み取り書き込み時の、順次伝送スイッチ１
１１と、第１一括伝送スイッチ１２１と、第２一括伝送
スイッチ１３１との、オン（on）とオフ（off）のタイ
ミングについて述べ、また、第１レジスタ８１と第２レ
ジスタ９１との、イネーブルのタイミングについても説
明する。
【００１９】読み取り動作実行時には、Ｘアドレスによ
りワード線ＷＬ１とワード線ＷＬ２が選択され、電圧が
供給されると、該当セルのトランジスタがオンになる。
すると、セルキャパシタの電荷は、ビット線ＢＬとビッ
ト線／ＢＬとを通じて電荷再分布され、センスアンプに
よりデータが確実に読取られる。そこで、ビット線ＢＬ
とビット線／ＢＬとの電圧分布は、図６に示したように
なる。そこで、第２レジスタ９１への電源供給を遮断す
る制御信号ＲＥ２は、読み取り書き込み制御部３（図４
参照）によってハイ（high、高電圧状態）にされる。そ
の結果、ＰＭＯＳトランジスタがオフとなり、第２レジ
スタ９１はフローティング状態になる。同時に、ビット
線ＢＬとビット線／ＢＬとを、第２レジスタ９１のビッ
ト線Ａとビット線／Ａとに接続する第２一括伝送スイッ
チ１３１の制御信号ＴＲ２がハイになり、その結果、ビ
ット線ＢＬとビット線／ＢＬとの電圧状態が第２レジス
タ９１に記録される。従って、ワード線とセンスアンプ
の動作が停止した場合においても、第２レジスタ９１に
はセルのデータ内容が記録されている。
りワード線ＷＬ１とワード線ＷＬ２が選択され、電圧が
供給されると、該当セルのトランジスタがオンになる。
すると、セルキャパシタの電荷は、ビット線ＢＬとビッ
ト線／ＢＬとを通じて電荷再分布され、センスアンプに
よりデータが確実に読取られる。そこで、ビット線ＢＬ
とビット線／ＢＬとの電圧分布は、図６に示したように
なる。そこで、第２レジスタ９１への電源供給を遮断す
る制御信号ＲＥ２は、読み取り書き込み制御部３（図４
参照）によってハイ（high、高電圧状態）にされる。そ
の結果、ＰＭＯＳトランジスタがオフとなり、第２レジ
スタ９１はフローティング状態になる。同時に、ビット
線ＢＬとビット線／ＢＬとを、第２レジスタ９１のビッ
ト線Ａとビット線／Ａとに接続する第２一括伝送スイッ
チ１３１の制御信号ＴＲ２がハイになり、その結果、ビ
ット線ＢＬとビット線／ＢＬとの電圧状態が第２レジス
タ９１に記録される。従って、ワード線とセンスアンプ
の動作が停止した場合においても、第２レジスタ９１に
はセルのデータ内容が記録されている。
【００２０】次いで、第１レジスタ８１への電源供給を
遮断する制御信号ＲＥ１がハイになり、同時に、第１一
括伝送スイッチ１２１の制御信号ＴＲ１がハイとなり、
第２レジスタ９１のビット線Ａとビット線／Ａとを、第
１レジスタ８１のビット線Ｂとビット線／Ｂとに接続
し、その結果、ビット線Ａとビット線／Ａとの電圧状態
が第１レジスタ８１に記録される。
遮断する制御信号ＲＥ１がハイになり、同時に、第１一
括伝送スイッチ１２１の制御信号ＴＲ１がハイとなり、
第２レジスタ９１のビット線Ａとビット線／Ａとを、第
１レジスタ８１のビット線Ｂとビット線／Ｂとに接続
し、その結果、ビット線Ａとビット線／Ａとの電圧状態
が第１レジスタ８１に記録される。
【００２１】次いで、順次伝送スイッチ１１１の制御信
号であるＹアドレスデコーダ出力信号Ｙ＿ＤＥＣＯＵＴ
がハイになり、データバス線ＤＢとデータバス線／ＤＢ
とが、それぞれ第１レジスタ８１のビット線Ｂとビット
線／Ｂとに接続される。その結果、第１レジスタ８１の
データは、ビット線Ｂとビット線／Ｂとを介して、デー
タバス線ＤＢとデータバス線／ＤＢとに伝送される。
号であるＹアドレスデコーダ出力信号Ｙ＿ＤＥＣＯＵＴ
がハイになり、データバス線ＤＢとデータバス線／ＤＢ
とが、それぞれ第１レジスタ８１のビット線Ｂとビット
線／Ｂとに接続される。その結果、第１レジスタ８１の
データは、ビット線Ｂとビット線／Ｂとを介して、デー
タバス線ＤＢとデータバス線／ＤＢとに伝送される。
【００２２】書き込み動作実行時には、順次伝送スイッ
チ１１１の制御信号であるＹアドレスデコーダ出力信号
Ｙ＿ＤＥＣＯＵＴがハイになり、データバス線ＤＢとデ
ータバス線／ＤＢ上のデータは、ビット線Ｂとビット線
／Ｂとを介して第１レジスタ８１へ伝送される。一方、
第１レジスタ８１の電源供給を遮断する制御信号ＲＥ１
と第２レジスタ９１の電源供給を遮断する制御信号ＲＥ
２とは、共にロー（low、低電圧状態）となり、第１レ
ジスタ８１と第２レジスタ９１とへの電源供給が継続さ
れる。この状態において、第１一括伝送スイッチ１２１
の制御信号ＴＲ１がハイとなって、ビット線Ｂとビット
線／Ｂとの電圧状態は、第２レジスタ９１に記録され
る。すると、ワード線ＷＬ１とワード線ＷＬ２とが選ば
れ、電圧が印加され、該当セルのトランジスタがオンに
され、ビット線ＢＬとビット線／ＢＬとの電圧がセルキ
ャパシタに供給されうる状態となる。そこで、第２一括
伝送スイッチ１３１の制御信号ＴＲ２がハイとなり、ビ
ット線ＢＬとビット線／ＢＬとを、第２レジスタ９１の
ビット線Ａとビット線／Ａとに接続する。その結果、第
２レジスタ９１のビット線Ａとビット線／Ａの電圧がセ
ルのキャパシタに接続され、電荷として格納される。そ
の後、ワード線の電圧は取り除かれ、セルのトランジス
タがオフにされ、キャパシタの電荷が保たれる。
チ１１１の制御信号であるＹアドレスデコーダ出力信号
Ｙ＿ＤＥＣＯＵＴがハイになり、データバス線ＤＢとデ
ータバス線／ＤＢ上のデータは、ビット線Ｂとビット線
／Ｂとを介して第１レジスタ８１へ伝送される。一方、
第１レジスタ８１の電源供給を遮断する制御信号ＲＥ１
と第２レジスタ９１の電源供給を遮断する制御信号ＲＥ
２とは、共にロー（low、低電圧状態）となり、第１レ
ジスタ８１と第２レジスタ９１とへの電源供給が継続さ
れる。この状態において、第１一括伝送スイッチ１２１
の制御信号ＴＲ１がハイとなって、ビット線Ｂとビット
線／Ｂとの電圧状態は、第２レジスタ９１に記録され
る。すると、ワード線ＷＬ１とワード線ＷＬ２とが選ば
れ、電圧が印加され、該当セルのトランジスタがオンに
され、ビット線ＢＬとビット線／ＢＬとの電圧がセルキ
ャパシタに供給されうる状態となる。そこで、第２一括
伝送スイッチ１３１の制御信号ＴＲ２がハイとなり、ビ
ット線ＢＬとビット線／ＢＬとを、第２レジスタ９１の
ビット線Ａとビット線／Ａとに接続する。その結果、第
２レジスタ９１のビット線Ａとビット線／Ａの電圧がセ
ルのキャパシタに接続され、電荷として格納される。そ
の後、ワード線の電圧は取り除かれ、セルのトランジス
タがオフにされ、キャパシタの電荷が保たれる。
【００２３】以上説明した従来のシリアルアクセスメモ
リ制御回路においては、読み取り実行時には、メモリセ
ルアレイ１４１から第２レジスタ９１へデータが伝送さ
れる時点において、第２レジスタ９１の電源供給を遮断
する制御信号ＲＥ２がハイにされる。こうして、第２レ
ジスタ９１がフローティング状態となり、データの伝送
が円滑にされる。その他の場合には、第１レジスタ８１
の電源供給を遮断する制御信号ＲＥ１と第２レジスタ９
１の電源供給を遮断する制御信号ＲＥ２とは、共にロー
にされ、第１レジスタ８１と第２レジスタ９１はデータ
を保持する。
リ制御回路においては、読み取り実行時には、メモリセ
ルアレイ１４１から第２レジスタ９１へデータが伝送さ
れる時点において、第２レジスタ９１の電源供給を遮断
する制御信号ＲＥ２がハイにされる。こうして、第２レ
ジスタ９１がフローティング状態となり、データの伝送
が円滑にされる。その他の場合には、第１レジスタ８１
の電源供給を遮断する制御信号ＲＥ１と第２レジスタ９
１の電源供給を遮断する制御信号ＲＥ２とは、共にロー
にされ、第１レジスタ８１と第２レジスタ９１はデータ
を保持する。
【００２４】書き込み動作実行時には、第１レジスタ８
１の電源供給を遮断する制御信号ＲＥ１と第２レジスタ
９１の電源供給を遮断する制御信号ＲＥ２とは、共にロ
ーに維持され、第１レジスタ８１と第２レジスタ９１の
両方ともに常に電源が印加される。従って、読み取り時
には、図５に示す従来のシリアルアクセスメモリ制御回
路においては、第１一括伝送スイッチ１２１の制御信号
ＴＲ１または第２一括伝送スイッチ１３１の制御信号Ｔ
Ｒ２がハイになった場合には、同時に第１レジスタ８１
の電源供給遮断信号である制御信号ＲＥ１または第２レ
ジスタ９１の電源供給遮断信号である制御信号ＲＥ２も
それぞれハイとなるように動作させる。データが伝送さ
れる時点において、第１レジスタ８１の電源と第２レジ
スタ９１の電源とを遮断して、フローティング状態にす
る理由は、データ伝送を確実にするために、伝送される
側の電源側インピーダンスを大きくし、データを伝達す
る側の電源パワーが伝達される側の電源パワーを卓越す
るようにして、データを伝送される側をデータを伝達す
る側に従属させるためである。
１の電源供給を遮断する制御信号ＲＥ１と第２レジスタ
９１の電源供給を遮断する制御信号ＲＥ２とは、共にロ
ーに維持され、第１レジスタ８１と第２レジスタ９１の
両方ともに常に電源が印加される。従って、読み取り時
には、図５に示す従来のシリアルアクセスメモリ制御回
路においては、第１一括伝送スイッチ１２１の制御信号
ＴＲ１または第２一括伝送スイッチ１３１の制御信号Ｔ
Ｒ２がハイになった場合には、同時に第１レジスタ８１
の電源供給遮断信号である制御信号ＲＥ１または第２レ
ジスタ９１の電源供給遮断信号である制御信号ＲＥ２も
それぞれハイとなるように動作させる。データが伝送さ
れる時点において、第１レジスタ８１の電源と第２レジ
スタ９１の電源とを遮断して、フローティング状態にす
る理由は、データ伝送を確実にするために、伝送される
側の電源側インピーダンスを大きくし、データを伝達す
る側の電源パワーが伝達される側の電源パワーを卓越す
るようにして、データを伝送される側をデータを伝達す
る側に従属させるためである。
【００２５】
【発明が解決しようとする課題】しかしながら、このよ
うな従来のシリアルアクセスメモリ制御回路において
は、シリアルアクセス用レジスタは、伝送時にフローテ
ィングするように制御され、レジスタから瞬間的に電源
が切り離されるので、ビット線Ａ、／Ａ、Ｂ、／Ｂ等の
電圧状態が不安定となるという問題がある。
うな従来のシリアルアクセスメモリ制御回路において
は、シリアルアクセス用レジスタは、伝送時にフローテ
ィングするように制御され、レジスタから瞬間的に電源
が切り離されるので、ビット線Ａ、／Ａ、Ｂ、／Ｂ等の
電圧状態が不安定となるという問題がある。
【００２６】更に、電源が、同時にオンにされ、同時に
オフにされるので、レジスタの各ノードの電圧状態が不
安定となり、かなり大きなオン・オフノイズが生じ、伝
送データに致命的な損傷が加えらるという問題がある。
オフにされるので、レジスタの各ノードの電圧状態が不
安定となり、かなり大きなオン・オフノイズが生じ、伝
送データに致命的な損傷が加えらるという問題がある。
【００２７】更にまた、データの伝送速度の安定化時間
が長くなるので、データ伝送速度が安定するまでの所要
時間が長くなるという問題がある。
が長くなるので、データ伝送速度が安定するまでの所要
時間が長くなるという問題がある。
【００２８】本発明の目的は、上記従来技術における問
題点を解決して、データ伝送時には伝送部と受信部との
電源インピーダンスを２段階以上の多段階に制御するこ
とにより安定したデータ伝送が可能で、伝送速度が改善
でき、オン・オフノイズの発生を減少させうる、シリア
ルアクセスメモリ制御回路を提供することである。
題点を解決して、データ伝送時には伝送部と受信部との
電源インピーダンスを２段階以上の多段階に制御するこ
とにより安定したデータ伝送が可能で、伝送速度が改善
でき、オン・オフノイズの発生を減少させうる、シリア
ルアクセスメモリ制御回路を提供することである。
【００２９】
【課題を解決するための手段】上記目的を達成するため
に、本願発明のシリアルアクセスメモリ制御回路は、ワ
−ド線により選択されたメモリセルのデータを一対のビ
ット線を通して出力するメモリセルアレイと、上記ビッ
ト線を通して出力されたデータを一括伝送スイッチを介
して入力として受けて記憶する１以上のレジスタとを有
し、上記レジスタとデータバスとに接続された順次伝送
スイッチをアドレスデコーダが発生する選択制御信号に
応じて順次開閉することにより、上記レジスタに記憶さ
れたデータを直列データとして出力するように構成した
メモリ装置のシリアルアクセスメモリ制御回路におい
て、上記１以上のレジスタには、データ伝送の際上記レ
ジスタに電源を供給する電源線のインピダンスを２段階
以上に調節可能な多段インピーダンス調節手段が備えら
れていることを特徴とする。
に、本願発明のシリアルアクセスメモリ制御回路は、ワ
−ド線により選択されたメモリセルのデータを一対のビ
ット線を通して出力するメモリセルアレイと、上記ビッ
ト線を通して出力されたデータを一括伝送スイッチを介
して入力として受けて記憶する１以上のレジスタとを有
し、上記レジスタとデータバスとに接続された順次伝送
スイッチをアドレスデコーダが発生する選択制御信号に
応じて順次開閉することにより、上記レジスタに記憶さ
れたデータを直列データとして出力するように構成した
メモリ装置のシリアルアクセスメモリ制御回路におい
て、上記１以上のレジスタには、データ伝送の際上記レ
ジスタに電源を供給する電源線のインピダンスを２段階
以上に調節可能な多段インピーダンス調節手段が備えら
れていることを特徴とする。
【００３０】この場合、上記多段インピーダンス調節手
段は、第１ＭＯＳトランジスタと第２ＭＯＳトランジス
タとを並列に接続して電源と上記レジスタとの間に挿入
し、上記第１ＭＯＳトランジスタのゲートにはデータ伝
送時点に上記電源線のインピーダンスをデータ伝送を行
わないときに比して比較的高インピーダンスにするため
の制御信号を接続し、上記第２ＭＯＳトランジスタのゲ
ートには固定電位の電圧を接続して構成することを特徴
とする。
段は、第１ＭＯＳトランジスタと第２ＭＯＳトランジス
タとを並列に接続して電源と上記レジスタとの間に挿入
し、上記第１ＭＯＳトランジスタのゲートにはデータ伝
送時点に上記電源線のインピーダンスをデータ伝送を行
わないときに比して比較的高インピーダンスにするため
の制御信号を接続し、上記第２ＭＯＳトランジスタのゲ
ートには固定電位の電圧を接続して構成することを特徴
とする。
【００３１】またこの場合、上記第１ＭＯＳトランジス
タと上記第２ＭＯＳトランジスタとはＰＭＯＳトランジ
スタからなり、上記第２ＭＯＳトランジスのゲートに接
続する上記固定電位は接地電位であることを特徴とす
る。
タと上記第２ＭＯＳトランジスタとはＰＭＯＳトランジ
スタからなり、上記第２ＭＯＳトランジスのゲートに接
続する上記固定電位は接地電位であることを特徴とす
る。
【００３２】またこの場合、上記多段インピーダンス調
節手段は、第１ＭＯＳトランジスタと第２ＭＯＳトラン
ジスタとを並列に接続して電源と上記レジスタとの間に
挿入し、第３ＭＯＳトランジスタと第４ＭＯＳトランジ
スタとを並列に接続して上記レジスタと接地電位との間
に挿入し、上記第１ＭＯＳトランジスタと上記第３ＭＯ
Ｓトランジスタの各ゲートには、データ伝送時に上記レ
ジスタに電源を供給する電源線のインピダンスをデータ
伝送を行わないときに比して比較的高インピーダンスに
するための制御信号を接続し、上記第２ＭＯＳトランジ
スタと上記第４ＭＯＳトランジスタの各ゲートには、固
定電位の電圧を接続して構成することを特徴とする。
節手段は、第１ＭＯＳトランジスタと第２ＭＯＳトラン
ジスタとを並列に接続して電源と上記レジスタとの間に
挿入し、第３ＭＯＳトランジスタと第４ＭＯＳトランジ
スタとを並列に接続して上記レジスタと接地電位との間
に挿入し、上記第１ＭＯＳトランジスタと上記第３ＭＯ
Ｓトランジスタの各ゲートには、データ伝送時に上記レ
ジスタに電源を供給する電源線のインピダンスをデータ
伝送を行わないときに比して比較的高インピーダンスに
するための制御信号を接続し、上記第２ＭＯＳトランジ
スタと上記第４ＭＯＳトランジスタの各ゲートには、固
定電位の電圧を接続して構成することを特徴とする。
【００３３】またこの場合、上記第１ＭＯＳトランジス
タと上記第２ＭＯＳトランジスタはＰＭＯＳトランジス
タからなり、上記第３ＭＯＳトランジスタと上記第４Ｍ
ＯＳトランジスタはＮＭＯＳトランジスタからなり、上
記第２ＭＯＳトランジスタのゲートは接地電位に接続
し、上記第４ＭＯＳトランジスタのゲートには電源電圧
を接続して構成することを特徴とする。
タと上記第２ＭＯＳトランジスタはＰＭＯＳトランジス
タからなり、上記第３ＭＯＳトランジスタと上記第４Ｍ
ＯＳトランジスタはＮＭＯＳトランジスタからなり、上
記第２ＭＯＳトランジスタのゲートは接地電位に接続
し、上記第４ＭＯＳトランジスタのゲートには電源電圧
を接続して構成することを特徴とする。
【００３４】またこの場合、上記レジスタは互いに直列
に接続した第１レジスタと第２レジスタとの２つのレジ
スタからなり、上記第１レジスタと上記第２レジスタと
の間には、互いにデータの授受を可能とする一括伝送ス
イッチを設置して構成することを特徴とする。
に接続した第１レジスタと第２レジスタとの２つのレジ
スタからなり、上記第１レジスタと上記第２レジスタと
の間には、互いにデータの授受を可能とする一括伝送ス
イッチを設置して構成することを特徴とする。
【００３５】またこの場合、上記レジスタは、上記メモ
リセルアレイとのデータの授受を可能とする一括伝送ス
イッチと、上記データバスとのデータの授受を可能とす
る順次伝送スイッチとがそれぞれ接続されている、第３
レジスタと第４レジスタとからなり、上記第３レジスタ
と上記第４レジスタとを、上記メモリセルアレイと上記
データバスとの間に、互いに並列に接続して構成するこ
とを特徴とする。
リセルアレイとのデータの授受を可能とする一括伝送ス
イッチと、上記データバスとのデータの授受を可能とす
る順次伝送スイッチとがそれぞれ接続されている、第３
レジスタと第４レジスタとからなり、上記第３レジスタ
と上記第４レジスタとを、上記メモリセルアレイと上記
データバスとの間に、互いに並列に接続して構成するこ
とを特徴とする。
【００３６】またこの場合、上記多段インピーダンス調
節手段は、第１ＭＯＳトランジスタと第２ＭＯＳトラン
ジスタとを並列に接続して電源と上記各レジスタとの間
に挿入し、上記第１ＭＯＳトランジスタのゲートには伝
送時に上記電源線のインピーダンスをデータ伝送を行わ
ないときに比して比較的高インピーダンスにするための
制御信号を接続し、上記第２ＭＯＳトランジスタのゲー
トには固定電位の電圧を接続して構成することを特徴と
する。
節手段は、第１ＭＯＳトランジスタと第２ＭＯＳトラン
ジスタとを並列に接続して電源と上記各レジスタとの間
に挿入し、上記第１ＭＯＳトランジスタのゲートには伝
送時に上記電源線のインピーダンスをデータ伝送を行わ
ないときに比して比較的高インピーダンスにするための
制御信号を接続し、上記第２ＭＯＳトランジスタのゲー
トには固定電位の電圧を接続して構成することを特徴と
する。
【００３７】またこの場合、上記第１ＭＯＳトランジス
タと上記第２ＭＯＳトランジスタとはＰＭＯＳトランジ
スタからなり、上記第２ＭＯＳトランジスタのゲートに
接続する固定電位は接地電位であることを特徴とする。
タと上記第２ＭＯＳトランジスタとはＰＭＯＳトランジ
スタからなり、上記第２ＭＯＳトランジスタのゲートに
接続する固定電位は接地電位であることを特徴とする。
【００３８】またこの場合、上記多段インピーダンス調
節手段は、第１ＭＯＳトランジスタと第２ＭＯＳトラン
ジスタとを並列に接続して電源と上記各レジスタとの間
に挿入し、第３ＭＯＳトランジスタと第４ＭＯＳトラン
ジスタとを並列に接続して上記各レジスタと接地電位と
の間に挿入し、上記第１ＭＯＳトランジスタと上記第３
ＭＯＳトランジスタの各ゲートには、データ伝送時に上
記各レジスタに電源を供給する電源線のインピダンスを
データ伝送を行わないときに比して比較的高インピーダ
ンスにするための制御信号を接続し、上記第２ＭＯＳト
ランジスタと上記第４ＭＯＳトランジスタの各ゲートに
は、固定電位を接続して構成することを特徴とする。
節手段は、第１ＭＯＳトランジスタと第２ＭＯＳトラン
ジスタとを並列に接続して電源と上記各レジスタとの間
に挿入し、第３ＭＯＳトランジスタと第４ＭＯＳトラン
ジスタとを並列に接続して上記各レジスタと接地電位と
の間に挿入し、上記第１ＭＯＳトランジスタと上記第３
ＭＯＳトランジスタの各ゲートには、データ伝送時に上
記各レジスタに電源を供給する電源線のインピダンスを
データ伝送を行わないときに比して比較的高インピーダ
ンスにするための制御信号を接続し、上記第２ＭＯＳト
ランジスタと上記第４ＭＯＳトランジスタの各ゲートに
は、固定電位を接続して構成することを特徴とする。
【００３９】またこの場合、上記第１ＭＯＳトランジス
タと上記第２ＭＯＳトランジスタはＰＭＯＳトランジス
タからなり、上記第３ＭＯＳトランジスタと上記第４Ｍ
ＯＳトランジスタはＮＭＯＳトランジスタからなり、上
記第２ＭＯＳトランジスタのゲートには接地電位を接続
し、上記第４ＭＯＳトランジスタのゲートには電源電圧
を接続して構成することを特徴とする。
タと上記第２ＭＯＳトランジスタはＰＭＯＳトランジス
タからなり、上記第３ＭＯＳトランジスタと上記第４Ｍ
ＯＳトランジスタはＮＭＯＳトランジスタからなり、上
記第２ＭＯＳトランジスタのゲートには接地電位を接続
し、上記第４ＭＯＳトランジスタのゲートには電源電圧
を接続して構成することを特徴とする。
【００４０】
【発明の実施の形態】以下、添付図面を参照して本発明
の実施の形態を説明する。
の実施の形態を説明する。
【００４１】本発明によるシリアルアクセルメモリ制御
回路は、基本的には図４に示したものと同じであるが、
データ移送時のレジスタ電源供給線のインピーダンス調
節手段が図５の従来技術の回路とは異なる。
回路は、基本的には図４に示したものと同じであるが、
データ移送時のレジスタ電源供給線のインピーダンス調
節手段が図５の従来技術の回路とは異なる。
【００４２】図１は、本発明の第１実施例であるシリア
ルアクセスメモリ制御回路を示す。
ルアクセスメモリ制御回路を示す。
【００４３】このシリアルアクセスメモリ制御回路に
は、複数のデータバス線対が設けられている。これらの
データバスの１つであるのデータバス１５２は第１レジ
スタ８２と順次伝送スイッチ１１２を介して互いに接続
されている。この順次伝送スイッチ１１２は、Ｙアドレ
スデコーダ２（図４参照）の出力Ｙ＿ＤＥＣＯＵＴによ
り制御される。多段インピーダンス調節手段の１つであ
る第１インピーダンス調節手段５２により供給される第
１レジスタ８２の電源は、読み取り書き込み制御部３
（図４参照）の制御信号ＲＥ１によって制御される。す
なわち、第１レジスタ８２と接続する電源線側のインピ
ーダンスは、読み取り書き込み制御部３の制御信号ＲＥ
１によって制御される。
は、複数のデータバス線対が設けられている。これらの
データバスの１つであるのデータバス１５２は第１レジ
スタ８２と順次伝送スイッチ１１２を介して互いに接続
されている。この順次伝送スイッチ１１２は、Ｙアドレ
スデコーダ２（図４参照）の出力Ｙ＿ＤＥＣＯＵＴによ
り制御される。多段インピーダンス調節手段の１つであ
る第１インピーダンス調節手段５２により供給される第
１レジスタ８２の電源は、読み取り書き込み制御部３
（図４参照）の制御信号ＲＥ１によって制御される。す
なわち、第１レジスタ８２と接続する電源線側のインピ
ーダンスは、読み取り書き込み制御部３の制御信号ＲＥ
１によって制御される。
【００４４】第１レジスタ８２は第２レジスタ９２と第
１一括伝送スイッチ１２２を介して互いに接続されてい
る。第１一括伝送スイッチ１２２は、伝送制御部４（図
４参照）の制御信号ＴＲ１によって制御される。また、
多段インピーダンス調節手段の１つである第２インピー
ダンス調節手段６２により供給される第２レジスタ９２
の電源も、読み取り書き込み制御部３（図４参照）の制
御信号ＲＥ２によって制御される。すなわち、第２レジ
スタ９２と接続する電源線側のインピーダンスは、読み
取り及び書き込み制御部３の制御信号ＲＥ２によって制
御される。
１一括伝送スイッチ１２２を介して互いに接続されてい
る。第１一括伝送スイッチ１２２は、伝送制御部４（図
４参照）の制御信号ＴＲ１によって制御される。また、
多段インピーダンス調節手段の１つである第２インピー
ダンス調節手段６２により供給される第２レジスタ９２
の電源も、読み取り書き込み制御部３（図４参照）の制
御信号ＲＥ２によって制御される。すなわち、第２レジ
スタ９２と接続する電源線側のインピーダンスは、読み
取り及び書き込み制御部３の制御信号ＲＥ２によって制
御される。
【００４５】第２レジスタ９２は、第２一括伝送スイッ
チ１３２を介して、メモリセルアレイ１４２のビット線
と接続されている。
チ１３２を介して、メモリセルアレイ１４２のビット線
と接続されている。
【００４６】メモリセルアレイ１４２においては、ワー
ド線ＷＬ１とワード線ＷＬ２とに接続されている２つの
セルが、ビット線ＢＬとビット線／ＢＬとに接続され、
ビット線ＢＬとビット線／ＢＬとは、更に、第２一括伝
送スイッチ１３２を介して、第２レジスタ９２に接続さ
れている。第２一括伝送スイッチ１３２は、伝送制御部
４（図４参照）の制御信号ＴＲ２によって、一括伝送が
実行されるように制御される。
ド線ＷＬ１とワード線ＷＬ２とに接続されている２つの
セルが、ビット線ＢＬとビット線／ＢＬとに接続され、
ビット線ＢＬとビット線／ＢＬとは、更に、第２一括伝
送スイッチ１３２を介して、第２レジスタ９２に接続さ
れている。第２一括伝送スイッチ１３２は、伝送制御部
４（図４参照）の制御信号ＴＲ２によって、一括伝送が
実行されるように制御される。
【００４７】第１、第２レジスタ８２、９２は、それぞ
れ２つのＮＭＯＳトランジスタと、２つのＰＭＯＳトラ
ンジスタとから構成されている。
れ２つのＮＭＯＳトランジスタと、２つのＰＭＯＳトラ
ンジスタとから構成されている。
【００４８】第２レジスタ９２は、一括伝送が実行され
るように伝送制御部４（図４参照）の制御信号ＴＲ１に
よって制御される第１一括伝送スイッチ１２２を介し
て、第１レジスタ８２に接続されている。この第１レジ
スタは、順次伝送スイッチ１１２を介して、データバス
１５２と接続されている。
るように伝送制御部４（図４参照）の制御信号ＴＲ１に
よって制御される第１一括伝送スイッチ１２２を介し
て、第１レジスタ８２に接続されている。この第１レジ
スタは、順次伝送スイッチ１１２を介して、データバス
１５２と接続されている。
【００４９】多段インピーダンス調節手段（第１インピ
ーダンス調節手段５２及び第２インピーダンス調節手段
６２）は、並列に接続された２つのＰＭＯＳトランジス
タを含み、そのうちの第１のトランジスタのゲートは読
み取り書き込み制御部３（図４参照）からの制御信号Ｒ
Ｅ１またはＲＥ２を受け、第２のトランジスタのゲート
には接地電位を供給して常時導通状態に保持する。
ーダンス調節手段５２及び第２インピーダンス調節手段
６２）は、並列に接続された２つのＰＭＯＳトランジス
タを含み、そのうちの第１のトランジスタのゲートは読
み取り書き込み制御部３（図４参照）からの制御信号Ｒ
Ｅ１またはＲＥ２を受け、第２のトランジスタのゲート
には接地電位を供給して常時導通状態に保持する。
【００５０】図１に示す回路の動作を、図２に示す波形
図を参照して説明する。
図を参照して説明する。
【００５１】読み取り動作実行時には、Ｘアドレスによ
り選択されたワード線ＷＬ１とＷＬ２とに電圧が印加さ
れる。すると、該当セルのトランジスタがオンになり、
その結果、セルキャパシタの電荷がビット線ＢＬとビッ
ト線／ＢＬとに電荷再分布され、センスアンプによりデ
ータが確実に読み取られる。
り選択されたワード線ＷＬ１とＷＬ２とに電圧が印加さ
れる。すると、該当セルのトランジスタがオンになり、
その結果、セルキャパシタの電荷がビット線ＢＬとビッ
ト線／ＢＬとに電荷再分布され、センスアンプによりデ
ータが確実に読み取られる。
【００５２】こうして、ビット線ＢＬとビット線／ＢＬ
の電圧分布は図２に示したようになる。そこで、第２レ
ジスタ９２の電源線の状態をデータ伝送を行わないとき
に比して比較的高インピーダンスにシフトする読み取り
書き込み制御部３（図４参照）の制御信号ＲＥ２がハイ
となる。その結果、第２レジスタの電源線がデータ伝送
を行わないときに比して比較的高インピーダンス状態と
なる。同時に、第２一括伝送スイッチ１３２の制御信号
であるＴＲ２がハイとなり、ビット線ＢＬとビット線／
ＢＬとを、第２レジスタ９２のビット線Ａとビット線／
Ａとに接続する。その結果、ビット線ＢＬとビット線／
ＢＬとの電圧状態は、第２レジスタに伝送され、そこに
記録される。その後、第２レジスタ９２の電源線をデー
タ伝送を行わないときに比して比較的高インピーダンス
にする制御信号ＲＥ２がローとなって、第２レジスタ９
２にフル電圧が加えられ、データが安定化する。その後
は、ワード線とセンスアンプの動作が停止しても、第２
レジスタ９２は記録されたデータを保持する。
の電圧分布は図２に示したようになる。そこで、第２レ
ジスタ９２の電源線の状態をデータ伝送を行わないとき
に比して比較的高インピーダンスにシフトする読み取り
書き込み制御部３（図４参照）の制御信号ＲＥ２がハイ
となる。その結果、第２レジスタの電源線がデータ伝送
を行わないときに比して比較的高インピーダンス状態と
なる。同時に、第２一括伝送スイッチ１３２の制御信号
であるＴＲ２がハイとなり、ビット線ＢＬとビット線／
ＢＬとを、第２レジスタ９２のビット線Ａとビット線／
Ａとに接続する。その結果、ビット線ＢＬとビット線／
ＢＬとの電圧状態は、第２レジスタに伝送され、そこに
記録される。その後、第２レジスタ９２の電源線をデー
タ伝送を行わないときに比して比較的高インピーダンス
にする制御信号ＲＥ２がローとなって、第２レジスタ９
２にフル電圧が加えられ、データが安定化する。その後
は、ワード線とセンスアンプの動作が停止しても、第２
レジスタ９２は記録されたデータを保持する。
【００５３】次いで、読み取り書き込み制御部３（図４
参照）の制御信号ＲＥ１がハイになり、第１レジスタ８
２の電源線をデータ伝送を行わないときに比して比較的
高インピーダンスにする。同時に、第１一括伝送スイッ
チ１２２の制御信号であるＴＲ１がハイとなって、第２
レジスタ９２のビット線Ａとビット線／Ａとを第１レジ
スタ８２のビット線Ｂとビット線／Ｂとに接続する。そ
の結果、ビット線Ａとビット線／Ａとの電圧状態が、第
１レジスタ８２に伝送され、そこに記録される。その
後、第１レジスタ８２の電源線をデータ伝送を行わない
ときに比して比較的高インピーダンスにする制御信号Ｒ
Ｅ１がローとなって、第１レジスタ８２にフル電源電圧
が加えられ、データが安定化する。その後は、第１レジ
スタ８２が第２レジスタ９２から分離された場合にも、
第１レジスタ８２は記録されたセルデータを保持する。
参照）の制御信号ＲＥ１がハイになり、第１レジスタ８
２の電源線をデータ伝送を行わないときに比して比較的
高インピーダンスにする。同時に、第１一括伝送スイッ
チ１２２の制御信号であるＴＲ１がハイとなって、第２
レジスタ９２のビット線Ａとビット線／Ａとを第１レジ
スタ８２のビット線Ｂとビット線／Ｂとに接続する。そ
の結果、ビット線Ａとビット線／Ａとの電圧状態が、第
１レジスタ８２に伝送され、そこに記録される。その
後、第１レジスタ８２の電源線をデータ伝送を行わない
ときに比して比較的高インピーダンスにする制御信号Ｒ
Ｅ１がローとなって、第１レジスタ８２にフル電源電圧
が加えられ、データが安定化する。その後は、第１レジ
スタ８２が第２レジスタ９２から分離された場合にも、
第１レジスタ８２は記録されたセルデータを保持する。
【００５４】その後、順次伝送スイッチ１１２を制御す
るＹアドレスデコーダ出力信号Ｙ＿ＤＥＣＯＵＴがハイ
になり、データバス線ＤＢとデータバス線／ＤＢとをそ
れぞれ第１レジスタ８２のビット線Ｂとビット線／Ｂと
に接続する。その結果、第１レジスタ８２のデータは、
ビット線Ｂとビット線／Ｂとを介して、データバス線Ｄ
Ｂとデータバス線／ＤＢとに伝送される。
るＹアドレスデコーダ出力信号Ｙ＿ＤＥＣＯＵＴがハイ
になり、データバス線ＤＢとデータバス線／ＤＢとをそ
れぞれ第１レジスタ８２のビット線Ｂとビット線／Ｂと
に接続する。その結果、第１レジスタ８２のデータは、
ビット線Ｂとビット線／Ｂとを介して、データバス線Ｄ
Ｂとデータバス線／ＤＢとに伝送される。
【００５５】こうして、データは図４に示す入出力制御
バッファ部１０において直列データに変換され、データ
入出力線１６を通して伝送される。
バッファ部１０において直列データに変換され、データ
入出力線１６を通して伝送される。
【００５６】書き込み動作実行時には、図１において、
読み取り書き込み制御部３（図４参照）の制御信号ＲＥ
１がハイになり、第１レジスタ８２の電源線をデータ伝
送を行わないときに比して比較的高インピーダンスにす
る。データ入出力線１６（図４参照）から伝送されて来
る直列データは、入出力制御バッファ部１０（図４参
照）において、データバス線ＤＢとデータバス線／ＤＢ
とにローディングされるように、並列データに変換され
る。そこで、順次伝送スイッチ１１２を制御するＹアド
レスデコーダ出力信号Ｙ＿ＤＥＣＯＵＴがハイとなり、
順次伝送スイッチ１１２がオンにされる。その結果、デ
ータバス線ＤＢとデータバス線／ＤＢとにロードされて
いたデータは、ビット線Ｂとビット線／Ｂとを介して、
第１レジスタに伝送され、そこに記録される。その後、
読み取り書き込み制御部３（図４参照）の制御信号ＲＥ
１がローとなって、第１レジスタ８２にフル電源電圧が
加えられ、データが安定化する。その後は、データバス
線ＤＢとデータバス線／ＤＢの状態に関係なくデータは
第１レジスタ８２に記憶されている（実際には、レジス
タには記憶要素が多数個あるので、上記動作は、レジス
タの全ての記憶要素にデータが満たされるまで繰り返さ
れる。）。
読み取り書き込み制御部３（図４参照）の制御信号ＲＥ
１がハイになり、第１レジスタ８２の電源線をデータ伝
送を行わないときに比して比較的高インピーダンスにす
る。データ入出力線１６（図４参照）から伝送されて来
る直列データは、入出力制御バッファ部１０（図４参
照）において、データバス線ＤＢとデータバス線／ＤＢ
とにローディングされるように、並列データに変換され
る。そこで、順次伝送スイッチ１１２を制御するＹアド
レスデコーダ出力信号Ｙ＿ＤＥＣＯＵＴがハイとなり、
順次伝送スイッチ１１２がオンにされる。その結果、デ
ータバス線ＤＢとデータバス線／ＤＢとにロードされて
いたデータは、ビット線Ｂとビット線／Ｂとを介して、
第１レジスタに伝送され、そこに記録される。その後、
読み取り書き込み制御部３（図４参照）の制御信号ＲＥ
１がローとなって、第１レジスタ８２にフル電源電圧が
加えられ、データが安定化する。その後は、データバス
線ＤＢとデータバス線／ＤＢの状態に関係なくデータは
第１レジスタ８２に記憶されている（実際には、レジス
タには記憶要素が多数個あるので、上記動作は、レジス
タの全ての記憶要素にデータが満たされるまで繰り返さ
れる。）。
【００５７】その後、第２レジスタ９２の電源線をデー
タ伝送を行わないときに比して比較的高インピーダンス
にするための読み取り書き込み制御部３（図４参照）の
制御信号ＲＥ２がハイとなり、第２レジスタ９２の電源
線がデータ伝送を行わないときに比して比較的高インピ
ーダンス状態になる。そこで、第２一括伝送スイッチ１
２２の制御信号ＴＲ１がハイとなって、第２レジスタ９
２のビット線Ａとビット線／Ａとを第１レジスタのビッ
ト線Ｂとビット線／Ｂとに接続する。その結果、ビット
線Ｂとビット線／Ｂとの電圧状態が、第２レジスタ９２
に伝送され、そこに記録される。その後、第２レジスタ
９２の電源線をデータ伝送を行わないときに比して比較
的高インピーダンスにする制御信号ＲＥ２がローとなっ
て、第２レジスタ９２にフル電源電圧が加えられデータ
が安定化する。そこで、電圧を受け取るワード線ＷＬ１
とワード線ＷＬ２とが選ばれ、該当セルのトランジスタ
がオンにされて、ビット線ＢＬとビット線／ＢＬとの電
圧がセルキャパシタに供給されうる状態にする。そこ
で、ビット線ＢＬとビット線／ＢＬとを第２レジスタ９
２のビット線Ａとビット線／Ａとに接続する第２一括伝
送スイッチ１３２の制御信号ＴＲ２がハイとなって、第
２レジスタ９２のビット線Ａとビット線／Ａとの電圧が
セルのキャパシタに接続され、電荷として格納される。
その後、ワード線の電圧が取り除かれ、セルのトランジ
スタがオフにされ、キャパシタの電荷が保持される。
タ伝送を行わないときに比して比較的高インピーダンス
にするための読み取り書き込み制御部３（図４参照）の
制御信号ＲＥ２がハイとなり、第２レジスタ９２の電源
線がデータ伝送を行わないときに比して比較的高インピ
ーダンス状態になる。そこで、第２一括伝送スイッチ１
２２の制御信号ＴＲ１がハイとなって、第２レジスタ９
２のビット線Ａとビット線／Ａとを第１レジスタのビッ
ト線Ｂとビット線／Ｂとに接続する。その結果、ビット
線Ｂとビット線／Ｂとの電圧状態が、第２レジスタ９２
に伝送され、そこに記録される。その後、第２レジスタ
９２の電源線をデータ伝送を行わないときに比して比較
的高インピーダンスにする制御信号ＲＥ２がローとなっ
て、第２レジスタ９２にフル電源電圧が加えられデータ
が安定化する。そこで、電圧を受け取るワード線ＷＬ１
とワード線ＷＬ２とが選ばれ、該当セルのトランジスタ
がオンにされて、ビット線ＢＬとビット線／ＢＬとの電
圧がセルキャパシタに供給されうる状態にする。そこ
で、ビット線ＢＬとビット線／ＢＬとを第２レジスタ９
２のビット線Ａとビット線／Ａとに接続する第２一括伝
送スイッチ１３２の制御信号ＴＲ２がハイとなって、第
２レジスタ９２のビット線Ａとビット線／Ａとの電圧が
セルのキャパシタに接続され、電荷として格納される。
その後、ワード線の電圧が取り除かれ、セルのトランジ
スタがオフにされ、キャパシタの電荷が保持される。
【００５８】本発明においては、読み取り動作実行時に
は、メモリセルアレイ１４２からデータを伝送する前
に、制御信号ＲＥ２をハイにして、第２レジスタ９２に
電源を接続するＰＭＯＳトランジスタの１つをオフに
し、電源供給線のインピーダンスを大きくする。この状
態で、第２一括伝送スイッチ１３２の制御信号ＴＲ２を
ハイにしてデータを伝送する。こうすれば、データソー
ス側のビット線ＢＬとビット線／ＢＬのインピーダンス
は、第２レジスタ９２の電源インピーダンスより相当小
さくなるので、メモリセルから第２レジスタ９２へ、デ
ータが安定に伝送される。このようにしてデータが完全
に伝送された後、再び制御信号ＲＥ２をローにして、第
２レジスタ９２の電源を安定に供給する。また、第２レ
ジスタ９２の電源インピーダンスを小さく保った後、第
１レジスタ８２の電源の制御信号ＲＥ１をハイにし、第
１一括伝送スイッチの制御信号ＴＲ１をハイにする。こ
の方法によって、第１レジスタ８２の電源インピーダン
スは、第２レジスタ９２の電源インピーダンスより大き
くなり、データは安定に伝送される。
は、メモリセルアレイ１４２からデータを伝送する前
に、制御信号ＲＥ２をハイにして、第２レジスタ９２に
電源を接続するＰＭＯＳトランジスタの１つをオフに
し、電源供給線のインピーダンスを大きくする。この状
態で、第２一括伝送スイッチ１３２の制御信号ＴＲ２を
ハイにしてデータを伝送する。こうすれば、データソー
ス側のビット線ＢＬとビット線／ＢＬのインピーダンス
は、第２レジスタ９２の電源インピーダンスより相当小
さくなるので、メモリセルから第２レジスタ９２へ、デ
ータが安定に伝送される。このようにしてデータが完全
に伝送された後、再び制御信号ＲＥ２をローにして、第
２レジスタ９２の電源を安定に供給する。また、第２レ
ジスタ９２の電源インピーダンスを小さく保った後、第
１レジスタ８２の電源の制御信号ＲＥ１をハイにし、第
１一括伝送スイッチの制御信号ＴＲ１をハイにする。こ
の方法によって、第１レジスタ８２の電源インピーダン
スは、第２レジスタ９２の電源インピーダンスより大き
くなり、データは安定に伝送される。
【００５９】データの伝送と、読み取りと書き込み動作
とを繰り返し反復して実行するために、レジスタを直列
に代えて並列に接続して、交互に動作させると、更に効
率を高めることができる。すなわち、２つのレジスタを
並列に接続し、ビット線と一括伝送スイッチとを介し
て、メモリセルアレイからのデータを受け、記憶する。
また、各レジスタをデータバスに接続する順次伝送スイ
ッチを、それぞれ関係するデータバスと接続することに
より、シリアルアクセスメモリ制御回路を構成する。
とを繰り返し反復して実行するために、レジスタを直列
に代えて並列に接続して、交互に動作させると、更に効
率を高めることができる。すなわち、２つのレジスタを
並列に接続し、ビット線と一括伝送スイッチとを介し
て、メモリセルアレイからのデータを受け、記憶する。
また、各レジスタをデータバスに接続する順次伝送スイ
ッチを、それぞれ関係するデータバスと接続することに
より、シリアルアクセスメモリ制御回路を構成する。
【００６０】図３は、本発明の第２実施例であるシリア
ルアクセスメモリ制御回路の１部を示す。
ルアクセスメモリ制御回路の１部を示す。
【００６１】本実施例においては、多段インピーダンス
調節手段として、第１ＭＯＳトランジスタ６６と第２Ｍ
ＯＳトランジスタ６５とを並列に接続して、電源とレジ
スタとの間に挿入する。また、第３ＭＯＳトランジスタ
６８と第４ＭＯＳトランジスタ６７とを並列に接続し
て、レジスタと接地電位との間に挿入する。第１ＭＯＳ
トランジスタ６６のゲートと第３ＭＯＳトランジスタ６
８のゲートには、制御信号ＲＥ１（または制御信号ＲＥ
２）を接続し、データ伝送時にはデータ伝送を行わない
ときに比して比較的高インピーダンスとなるようにす
る。また、第２ＭＯＳトランジスタ６５のゲートと第４
ＭＯＳトランジスタ６７のゲートには、それぞれ、固定
電位の電圧を接続する。
調節手段として、第１ＭＯＳトランジスタ６６と第２Ｍ
ＯＳトランジスタ６５とを並列に接続して、電源とレジ
スタとの間に挿入する。また、第３ＭＯＳトランジスタ
６８と第４ＭＯＳトランジスタ６７とを並列に接続し
て、レジスタと接地電位との間に挿入する。第１ＭＯＳ
トランジスタ６６のゲートと第３ＭＯＳトランジスタ６
８のゲートには、制御信号ＲＥ１（または制御信号ＲＥ
２）を接続し、データ伝送時にはデータ伝送を行わない
ときに比して比較的高インピーダンスとなるようにす
る。また、第２ＭＯＳトランジスタ６５のゲートと第４
ＭＯＳトランジスタ６７のゲートには、それぞれ、固定
電位の電圧を接続する。
【００６２】図において、第１ＭＯＳトランジスタ６６
と第２ＭＯＳトランジスタ６５はＰＭＯＳトランジスタ
であり、第３ＭＯＳトランジスタ６８と第４ＭＯＳトラ
ンジスタ６７はＮＭＯＳトランジスタである。第２ＭＯ
Ｓトランジスタ６５のゲートには接地電位ＶＳＳを接続
し、第４ＭＯＳトランジスタ６７のゲートには電源電圧
ＶＣＣを接続する。
と第２ＭＯＳトランジスタ６５はＰＭＯＳトランジスタ
であり、第３ＭＯＳトランジスタ６８と第４ＭＯＳトラ
ンジスタ６７はＮＭＯＳトランジスタである。第２ＭＯ
Ｓトランジスタ６５のゲートには接地電位ＶＳＳを接続
し、第４ＭＯＳトランジスタ６７のゲートには電源電圧
ＶＣＣを接続する。
【００６３】このように構成すれば、レジスタの電源線
のインピーダンスの変動範囲を更に拡大できるので、図
１に示す第１実施例の場合よりも、データ伝送が一層確
実になる。この回路の動作は、第１実施例の場合と同じ
である。
のインピーダンスの変動範囲を更に拡大できるので、図
１に示す第１実施例の場合よりも、データ伝送が一層確
実になる。この回路の動作は、第１実施例の場合と同じ
である。
【００６４】
【発明の効果】本願発明のシリアルアクセスメモリ制御
回路によれば、データ伝送部と受信部の電源インピーダ
ンスを２段階以上の多段階に制御することができるの
で、送信部のデータを電圧レベルの損失なしに受信部側
に伝達できる。従って、データ伝送の安定が確保され、
伝送速度を改善できるという効果がある。更に、電源を
オン・オフすることがないので、電源のオン・オフによ
って生ずるノイズを著しく減少しうるという効果があ
る。
回路によれば、データ伝送部と受信部の電源インピーダ
ンスを２段階以上の多段階に制御することができるの
で、送信部のデータを電圧レベルの損失なしに受信部側
に伝達できる。従って、データ伝送の安定が確保され、
伝送速度を改善できるという効果がある。更に、電源を
オン・オフすることがないので、電源のオン・オフによ
って生ずるノイズを著しく減少しうるという効果があ
る。
【図１】本発明の第１実施例のシリアルアクセスメモリ
制御回路の回路図である。
制御回路の回路図である。
【図２】本発明のシリアルアクセスメモリ制御回路の動
作を説明するためのタイミング図である。
作を説明するためのタイミング図である。
【図３】本発明の第２実施例のシリアルアクセスメモリ
制御回路の部分回路図である。
制御回路の部分回路図である。
【図４】従来のシリアルアクセスメモリ制御回路のブロ
ック図である。
ック図である。
【図５】従来のシリアルアクセスメモリ制御回路の回路
図である。
図である。
【図６】従来のシリアルアクセスメモリ制御回路の動作
を説明するためのタイミング図である。
を説明するためのタイミング図である。
１…アドレスバッファ、 ２…Ｙアドレスデコーダ、 ３…読み取り書き込み制御部、 ４…伝送制御部、 ５、５１…第１レジスタ制御部、 ６、６１…第２レジスタ制御部、 ７…Ｘアドレスデコーダ、 ８、８１、８２…第１レジスタ、 ９、９１、９２…第２レジスタ、 １０…入出力制御バッファ部、 １１、１１１、１１２…順次伝送スイッチ、 １２、１２１、１２２…第１一括伝送スイッチ、 １３、１３１、１３２…第２一括伝送スイッチ、 １４、１４２…メモリセルアレイ、 １５、１５１、１５２…データバス、 １６…データ入出力線、 ５２…第１インピーダンス調節手段、 ６２…第２インピーダンス調節手段、 ６５…第２ＭＯＳトランジスタ、 ６６…第１ＭＯＳトランジスタ、 ６７…第４ＭＯＳトランジスタ、 ６８…第３ＭＯＳトランジスタ、 ＷＬ１〜ＷＬｎ、ＷＬ２…ワード線 ＢＬ、／ＢＬ、Ａ、／Ａ、Ｂ、／Ｂ…ビット線、 ＴＲ１、ＴＲ２、ＲＥ１、ＲＥ２…制御信号、 Ｙ＿ＤＥＣＯＵＴ…Ｙアドレスデコーダ出力信号、 ＤＢ、／ＤＢ…データバス線、 ＶＣＣ…電源電圧、 ＶＳＳ…接地電位
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 8/04 G11C 11/401 - 11/4099
Claims (11)
- 【請求項１】ワ−ド線により選択されたメモリセルのデ
ータを一対のビット線を通して出力するメモリセルアレ
イと、 上記ビット線を通して出力されたデータを一括伝送スイ
ッチを介して入力として受けて記憶する１以上のレジス
タとを有し、 上記レジスタとデータバスとに接続された順次伝送スイ
ッチをアドレスデコーダが発生する選択制御信号に応じ
て順次開閉することにより、上記レジスタに記憶された
データを直列データとして出力するように構成したメモ
リ装置のシリアルアクセスメモリ制御回路において、 上記１以上のレジスタには、データ伝送の際上記レジス
タに電源を供給する電源線のインピダンスを２段階以上
に調節可能な多段インピーダンス調節手段が備えられて
いることを特徴とするシリアルアクセスメモリ制御回
路。 - 【請求項２】請求項１に記載のシリアルアクセスメモリ
制御回路において、 上記多段インピーダンス調節手段は、 第１ＭＯＳトランジスタと第２ＭＯＳトランジスタとを
並列に接続して電源と上記レジスタとの間に挿入し、 上記第１ＭＯＳトランジスタのゲートにはデータ伝送時
点に上記電源線のインピーダンスをデータ伝送を行わな
いときに比して比較的高インピーダンスにするための制
御信号を接続し、 上記第２ＭＯＳトランジスタのゲートには固定電位の電
圧を接続して構成することを特徴とするシリアルアクセ
スメモリ制御回路。 - 【請求項３】請求項２に記載のシリアルアクセスメモリ
制御回路において、 上記第１ＭＯＳトランジスタと上記第２ＭＯＳトランジ
スタとはＰＭＯＳトランジスタからなり、上記第２ＭＯ
Ｓトランジスのゲートに接続する上記固定電位は接地電
位であることを特徴とするシリアルアクセスメモリ制御
回路。 - 【請求項４】請求項１に記載のシリアルアクセスメモリ
制御回路において、 上記多段インピーダンス調節手段は、 第１ＭＯＳトランジスタと第２ＭＯＳトランジスタとを
並列に接続して電源と上記レジスタとの間に挿入し、 第３ＭＯＳトランジスタと第４ＭＯＳトランジスタとを
並列に接続して上記レジスタと接地電位との間に挿入
し、 上記第１ＭＯＳトランジスタと上記第３ＭＯＳトランジ
スタの各ゲートには、データ伝送時に上記レジスタに電
源を供給する電源線のインピダンスをデータ伝送を行わ
ないときに比して比較的高インピーダンスにするための
制御信号を接続し、 上記第２ＭＯＳトランジスタと上記第４ＭＯＳトランジ
スタの各ゲートには、固定電位の電圧を接続して構成す
ることを特徴とするシリアルアクセスメモリ制御回路。 - 【請求項５】請求項４に記載のシリアルアクセスメモリ
制御回路において、 上記第１ＭＯＳトランジスタと上記第２ＭＯＳトランジ
スタはＰＭＯＳトランジスタからなり、上記第３ＭＯＳ
トランジスタと上記第４ＭＯＳトランジスタはＮＭＯＳ
トランジスタからなり、 上記第２ＭＯＳトランジスタのゲートは接地電位に接続
し、 上記第４ＭＯＳトランジスタのゲートには電源電圧を接
続して構成することを特徴とするシリアルアクセスメモ
リ制御回路。 - 【請求項６】請求項１に記載のシリアルアクセスメモリ
制御回路において、 上記レジスタは、互いに直列に接続した第１レジスタと
第２レジスタとの２つのレジスタからなり、上記第１レ
ジスタと上記第２レジスタとの間には、互いにデータの
授受を可能とする一括伝送スイッチを設置して構成する
ことを特徴とするシリアルアクセスメモリ制御回路。 - 【請求項７】請求項１に記載のシリアルアクセスメモリ
制御回路において、 上記レジスタは、上記メモリセルアレイとのデータの授
受を可能とする一括伝送スイッチと、上記データバスと
のデータの授受を可能とする順次伝送スイッチとがそれ
ぞれ接続されている第３レジスタと第４レジスタとから
なり、上記第３レジスタと上記第４レジスタとを、上記
メモリセルアレイと上記データバスとの間に、互いに並
列に接続して構成することを特徴とするシリアルアクセ
スメモリ制御回路。 - 【請求項８】請求項６または請求項７に記載のシリアル
アクセスメモリ制御回路において、 上記多段インピーダンス調節手段は、 第１ＭＯＳトランジスタと第２ＭＯＳトランジスタとを
並列に接続して電源と上記各レジスタとの間に挿入し、 上記第１ＭＯＳトランジスタのゲートには伝送時に上記
電源線のインピーダンスをデータ伝送を行わないときに
比して比較的高インピーダンスにするための制御信号を
接続し、 上記第２ＭＯＳトランジスタのゲートには固定電位の電
圧を接続して構成することを特徴とするシリアルアクセ
スメモリ制御回路。 - 【請求項９】請求項８に記載のシリアルアクセスメモリ
制御回路において、 上記第１ＭＯＳトランジスタと上記第２ＭＯＳトランジ
スタとはＰＭＯＳトランジスタからなり、上記第２ＭＯ
Ｓトランジスタのゲートに接続する固定電位は接地電位
であることを特徴とするシリアルアクセスメモリ制御回
路。 - 【請求項１０】請求項６または請求項７に記載のシリア
ルアクセスメモリ制御回路において、 上記多段インピーダンス調節手段は、 第１ＭＯＳトランジスタと第２ＭＯＳトランジスタとを
並列に接続して電源と上記各レジスタとの間に接続し、 第３ＭＯＳトランジスタと第４ＭＯＳトランジスタとを
並列に接続して上記各レジスタと接地電位との間に接続
し、 上記第１ＭＯＳトランジスタと上記第３ＭＯＳトランジ
スタの各ゲートには、データ伝送時に上記各レジスタに
電源を供給する電源線のインピダンスをデータ伝送を行
わないときに比して比較的高インピーダンスにするため
の制御信号を接続し、 上記第２ＭＯＳトランジスタと上記第４ＭＯＳトランジ
スタの各ゲートには、固定電位を接続して構成すること
を特徴とするシリアルアクセスメモリ制御回路。 - 【請求項１１】請求項１０に記載のシリアルアクセスメ
モリ制御回路において、 上記第１ＭＯＳトランジスタと上記第２ＭＯＳトランジ
スタはＰＭＯＳトランジスタからなり、 上記第３ＭＯＳトランジスタと上記第４ＭＯＳトランジ
スタはＮＭＯＳトランジスタからなり、 上記第２ＭＯＳトランジスタのゲートには接地電位を接
続し、 上記第４ＭＯＳトランジスタのゲートには電源電圧を接
続して構成することを特徴とするシリアルアクセスメモ
リ制御回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950006593A KR0144058B1 (ko) | 1995-03-28 | 1995-03-28 | 시리얼 억세스 메모리 제어 회로 |
| KR1995-6593 | 1995-03-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08273349A JPH08273349A (ja) | 1996-10-18 |
| JP3079025B2 true JP3079025B2 (ja) | 2000-08-21 |
Family
ID=19410644
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07294214A Expired - Fee Related JP3079025B2 (ja) | 1995-03-28 | 1995-11-13 | シリアルアクセスメモリ制御回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5610870A (ja) |
| JP (1) | JP3079025B2 (ja) |
| KR (1) | KR0144058B1 (ja) |
Families Citing this family (5)
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|---|---|---|---|---|
| JP2002032985A (ja) * | 2000-07-18 | 2002-01-31 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US6560139B2 (en) * | 2001-03-05 | 2003-05-06 | Intel Corporation | Low leakage current SRAM array |
| US20030156486A1 (en) * | 2002-02-20 | 2003-08-21 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device capable of reading at high speed |
| KR100541370B1 (ko) * | 2004-09-06 | 2006-01-10 | 주식회사 하이닉스반도체 | 반도체메모리소자 |
| WO2006079874A1 (en) * | 2005-06-23 | 2006-08-03 | Bassem Mohamed Fouli | Ideal cmos sram system implementation |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4322635A (en) * | 1979-11-23 | 1982-03-30 | Texas Instruments Incorporated | High speed serial shift register for MOS integrated circuit |
| US4281401A (en) * | 1979-11-23 | 1981-07-28 | Texas Instruments Incorporated | Semiconductor read/write memory array having high speed serial shift register access |
| US4667313A (en) * | 1985-01-22 | 1987-05-19 | Texas Instruments Incorporated | Serially accessed semiconductor memory with tapped shift register |
| US4864544A (en) * | 1986-03-12 | 1989-09-05 | Advanced Micro Devices, Inc. | A Ram cell having means for controlling a bidirectional shift |
| KR960001106B1 (ko) * | 1986-12-17 | 1996-01-18 | 가부시기가이샤 히다찌세이사꾸쇼 | 반도체 메모리 |
| JP2604276B2 (ja) * | 1990-11-20 | 1997-04-30 | 三菱電機株式会社 | 半導体記憶装置 |
-
1995
- 1995-03-28 KR KR1019950006593A patent/KR0144058B1/ko not_active IP Right Cessation
- 1995-11-13 JP JP07294214A patent/JP3079025B2/ja not_active Expired - Fee Related
-
1996
- 1996-03-28 US US08/624,196 patent/US5610870A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5610870A (en) | 1997-03-11 |
| KR960035285A (ko) | 1996-10-24 |
| KR0144058B1 (ko) | 1998-08-17 |
| JPH08273349A (ja) | 1996-10-18 |
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