JPH04335295A - マルチポートメモリセル回路 - Google Patents
マルチポートメモリセル回路Info
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- JPH04335295A JPH04335295A JP3133169A JP13316991A JPH04335295A JP H04335295 A JPH04335295 A JP H04335295A JP 3133169 A JP3133169 A JP 3133169A JP 13316991 A JP13316991 A JP 13316991A JP H04335295 A JPH04335295 A JP H04335295A
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- Japan
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- 230000015654 memory Effects 0.000 title claims description 33
- 238000010586 diagram Methods 0.000 description 6
- 230000000295 complement effect Effects 0.000 description 2
- 230000000644 propagated effect Effects 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
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- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はマルチポートメモリセル
回路の構成に関し、特にデータ書き込み用ワード線とデ
ータ読みだし用ワード線とが異なり、かつデータ書き込
み経路とデータ読みだし経路とが異なるマルチポートメ
モリセル回路に関するものである。
回路の構成に関し、特にデータ書き込み用ワード線とデ
ータ読みだし用ワード線とが異なり、かつデータ書き込
み経路とデータ読みだし経路とが異なるマルチポートメ
モリセル回路に関するものである。
【０００２】
【従来の技術】図３に、データ書き込み用ワード線，デ
ータ読みだし用ワード線，データ書き込み経路及びデー
タ読みだし経路がそれぞれ独立した構成の従来のマルチ
ポートメモリセル回路を示す。同図において、Ｍ１，Ｍ
２はｐチャネルトランジスタ、Ｍ３，Ｍ４はｎチャネル
トランジスタである。これらのトランジスタＭ１〜Ｍ４
で同回路内のストアデータをラッチするフリップフロッ
プが構成される。Ｍ５〜Ｍ８はｎチャネルトランジスタ
であり、そのうちＭ５，Ｍ６がデータ読みだし用セル選
択トランジスタ，Ｍ７，Ｍ８がデータ書き込み用セル選
択トランジスタである。また、ＢＬ（Ｒ），ＢＬＮ（Ｒ
）は相補データを伝播するデータ読みだし用ビット線対
、ＢＬ（Ｗ），ＢＬＮ（Ｗ）は相補データを伝播するデ
ータ書き込み用ビット線対である。また、ＷＬ（Ｒ）は
データ読みだし用ワード線、ＷＬ（Ｗ）はデータ書き込
み用ワード線である。なお、Ｎ１はトランジスタＭ２，
Ｍ４で構成されるインバータの入力ノード（トランジス
タＭ１，Ｍ３で構成されるインバータの出力ノード）で
あり、また、Ｎ２はトランジスタＭ１，Ｍ３で構成され
るインバータの入力ノード（トランジスタＭ２，Ｍ４で
構成されるインバータの出力ノード）である。
ータ読みだし用ワード線，データ書き込み経路及びデー
タ読みだし経路がそれぞれ独立した構成の従来のマルチ
ポートメモリセル回路を示す。同図において、Ｍ１，Ｍ
２はｐチャネルトランジスタ、Ｍ３，Ｍ４はｎチャネル
トランジスタである。これらのトランジスタＭ１〜Ｍ４
で同回路内のストアデータをラッチするフリップフロッ
プが構成される。Ｍ５〜Ｍ８はｎチャネルトランジスタ
であり、そのうちＭ５，Ｍ６がデータ読みだし用セル選
択トランジスタ，Ｍ７，Ｍ８がデータ書き込み用セル選
択トランジスタである。また、ＢＬ（Ｒ），ＢＬＮ（Ｒ
）は相補データを伝播するデータ読みだし用ビット線対
、ＢＬ（Ｗ），ＢＬＮ（Ｗ）は相補データを伝播するデ
ータ書き込み用ビット線対である。また、ＷＬ（Ｒ）は
データ読みだし用ワード線、ＷＬ（Ｗ）はデータ書き込
み用ワード線である。なお、Ｎ１はトランジスタＭ２，
Ｍ４で構成されるインバータの入力ノード（トランジス
タＭ１，Ｍ３で構成されるインバータの出力ノード）で
あり、また、Ｎ２はトランジスタＭ１，Ｍ３で構成され
るインバータの入力ノード（トランジスタＭ２，Ｍ４で
構成されるインバータの出力ノード）である。
【０００３】図３で示されたメモリセル回路において、
入力ノードＮ１に「Ｈ」レベル、入力ノードＮ２に「Ｌ
」レベルがストアされており、データ書き込み用ビット
線対ＢＬ（Ｗ）に「Ｌ」レベル，ＢＬＮ（Ｗ）に「Ｈ」
レベルを与えて反転データを書き込む場合を考える。デ
ータの書き込みは、データ書き込み用ワード線ＷＬ（Ｗ
）を立ち上げ、図中のトランジスタＭ２，Ｍ４で構成さ
れるインバータの論理しきい値（インバータの状態を反
転させ得る入力電圧値）以下に入力ノードＮ１の電圧レ
ベルを引き下げることで行う。この場合、データ書き込
み回路（図示せず）がデータ書き込み用ビット線ＢＬ（
Ｗ）とトランジスタＭ７とを介して入力ノードＮ１にス
トアされた電荷を引き抜く。以上の状況を踏まえ、複数
のワード線ＷＬ（Ｗ）を立ち上げて、同一ビット線ＢＬ
（Ｗ）上の「Ｌ」レベルデータを複数の同メモリセル回
路群に一括して書き込む場合を考察する。
入力ノードＮ１に「Ｈ」レベル、入力ノードＮ２に「Ｌ
」レベルがストアされており、データ書き込み用ビット
線対ＢＬ（Ｗ）に「Ｌ」レベル，ＢＬＮ（Ｗ）に「Ｈ」
レベルを与えて反転データを書き込む場合を考える。デ
ータの書き込みは、データ書き込み用ワード線ＷＬ（Ｗ
）を立ち上げ、図中のトランジスタＭ２，Ｍ４で構成さ
れるインバータの論理しきい値（インバータの状態を反
転させ得る入力電圧値）以下に入力ノードＮ１の電圧レ
ベルを引き下げることで行う。この場合、データ書き込
み回路（図示せず）がデータ書き込み用ビット線ＢＬ（
Ｗ）とトランジスタＭ７とを介して入力ノードＮ１にス
トアされた電荷を引き抜く。以上の状況を踏まえ、複数
のワード線ＷＬ（Ｗ）を立ち上げて、同一ビット線ＢＬ
（Ｗ）上の「Ｌ」レベルデータを複数の同メモリセル回
路群に一括して書き込む場合を考察する。
【０００４】入力ノードＮ１の電圧レベルは、データ書
き込み回路内の電荷引き抜き用トランジスタ，データ書
き込み用セル選択トランジスタＭ７，及びｐチャネル負
荷トランジスタＭ１の導通抵抗比で決定される。複数メ
モリセル回路群への同時書き込みの場合、この抵抗比に
より、入力ノードＮ１の電圧レベルは１メモリセル回路
への書き込みに比べて数倍上昇する。したがって、入力
ノードＮ１の電圧レベルが上記インバータの論理しきい
値以下にはならず、データの書き込みができない場合が
生じる。
き込み回路内の電荷引き抜き用トランジスタ，データ書
き込み用セル選択トランジスタＭ７，及びｐチャネル負
荷トランジスタＭ１の導通抵抗比で決定される。複数メ
モリセル回路群への同時書き込みの場合、この抵抗比に
より、入力ノードＮ１の電圧レベルは１メモリセル回路
への書き込みに比べて数倍上昇する。したがって、入力
ノードＮ１の電圧レベルが上記インバータの論理しきい
値以下にはならず、データの書き込みができない場合が
生じる。
【０００５】図４は、データ書き込み用ワード線，デー
タ読みだし用ワード線，データ書き込み経路及びデータ
読みだし経路が独立した従来のマルチポートメモリセル
回路を示している。本回路が図３の回路構成と異なる点
は、データ書き込み用ワード線ＷＬ（Ｗ）に遅延回路Ｄ
Ｌが挿入されていることである。遅延回路ＤＬの出力ノ
ードＷＬ’（Ｗ）がデータ書き込み用セル選択トランジ
スタＭ７，Ｍ８を制御する。遅延回路ＤＬにおいて、ト
ランジスタＭ９，Ｍ１０はｎチャネルトランジスタＭ１
１〜Ｍ１３はｐチャネルトランジスタである。トランジ
スタＭ１３のゲートに入力される制御線ＣＴＬの連続的
な電圧変化により、トランジスタＭ１３のトランジスタ
利得定数が変化し、トランジスタＭ９，Ｍ１１とともに
構成されるインバータ出力の立ち上がり時間を連続的に
変化させる。この結果、トランジスタＭ９，Ｍ１１，Ｍ
１３からなるインバータの信号伝播遅延量を変化させる
ことができる。このトランジスタＭ９，Ｍ１１，Ｍ１３
からなるインバータの出力ノードは、トランジスタＭ１
０，Ｍ１２からなるインバータの入力ノードに接続され
る。したがって、制御線ＣＴＬの電位に応じてデータ書
き込み用ワード線ＷＬ（Ｗ）が任意の遅延量を持ってデ
ータ書き込み用ワード線ＷＬ’（Ｗ）に伝播される。以
上述べたことから明らかなように、図４に示したマルチ
ポートメモリセル回路の構成によれば、任意の時間間隔
、つまり時間精度を持って入力データをこれらメモリセ
ル回路に書き込むことができる。したがって、入力デー
タの「Ｌ」レベルから「Ｈ」レベル、または「Ｈ」レベ
ルから「Ｌ」レベルへの遷移時期（タイミング）を本メ
モリセル回路列に高精度に記録し、蓄積することができ
る。
タ読みだし用ワード線，データ書き込み経路及びデータ
読みだし経路が独立した従来のマルチポートメモリセル
回路を示している。本回路が図３の回路構成と異なる点
は、データ書き込み用ワード線ＷＬ（Ｗ）に遅延回路Ｄ
Ｌが挿入されていることである。遅延回路ＤＬの出力ノ
ードＷＬ’（Ｗ）がデータ書き込み用セル選択トランジ
スタＭ７，Ｍ８を制御する。遅延回路ＤＬにおいて、ト
ランジスタＭ９，Ｍ１０はｎチャネルトランジスタＭ１
１〜Ｍ１３はｐチャネルトランジスタである。トランジ
スタＭ１３のゲートに入力される制御線ＣＴＬの連続的
な電圧変化により、トランジスタＭ１３のトランジスタ
利得定数が変化し、トランジスタＭ９，Ｍ１１とともに
構成されるインバータ出力の立ち上がり時間を連続的に
変化させる。この結果、トランジスタＭ９，Ｍ１１，Ｍ
１３からなるインバータの信号伝播遅延量を変化させる
ことができる。このトランジスタＭ９，Ｍ１１，Ｍ１３
からなるインバータの出力ノードは、トランジスタＭ１
０，Ｍ１２からなるインバータの入力ノードに接続され
る。したがって、制御線ＣＴＬの電位に応じてデータ書
き込み用ワード線ＷＬ（Ｗ）が任意の遅延量を持ってデ
ータ書き込み用ワード線ＷＬ’（Ｗ）に伝播される。以
上述べたことから明らかなように、図４に示したマルチ
ポートメモリセル回路の構成によれば、任意の時間間隔
、つまり時間精度を持って入力データをこれらメモリセ
ル回路に書き込むことができる。したがって、入力デー
タの「Ｌ」レベルから「Ｈ」レベル、または「Ｈ」レベ
ルから「Ｌ」レベルへの遷移時期（タイミング）を本メ
モリセル回路列に高精度に記録し、蓄積することができ
る。
【０００６】以上述べた図４のメモリセル回路のデータ
書き込み用ワード線ＷＬ（Ｗ）と隣接した同回路のデー
タ書き込み用ワード線ＷＬ’（Ｗ）とが接続するように
して複数個並べたメモリセル回路の動作を考える。複数
のメモリセル回路が同時に選択されるように、長いサイ
クルのクロック信号を列端の同回路のデータ書き込み用
ワード線ＷＬ（Ｗ）に印加した場合、データ書き込み用
ビット線対ＢＬ（Ｗ），ＢＬＮ（Ｗ）上のデータが複数
のメモリセル回路内のトランジスタＭ８，Ｍ７を介して
、同回路内のノードＮ１，Ｎ２に伝播される。しかし、
上記従来例と同様に、例えばノードＮ１の電圧レベルを
トランジスタＭ２，Ｍ４からなるインバータの論理しき
い値以下にすることが難しく、データの書き込みが行え
ない状況が生じる。
書き込み用ワード線ＷＬ（Ｗ）と隣接した同回路のデー
タ書き込み用ワード線ＷＬ’（Ｗ）とが接続するように
して複数個並べたメモリセル回路の動作を考える。複数
のメモリセル回路が同時に選択されるように、長いサイ
クルのクロック信号を列端の同回路のデータ書き込み用
ワード線ＷＬ（Ｗ）に印加した場合、データ書き込み用
ビット線対ＢＬ（Ｗ），ＢＬＮ（Ｗ）上のデータが複数
のメモリセル回路内のトランジスタＭ８，Ｍ７を介して
、同回路内のノードＮ１，Ｎ２に伝播される。しかし、
上記従来例と同様に、例えばノードＮ１の電圧レベルを
トランジスタＭ２，Ｍ４からなるインバータの論理しき
い値以下にすることが難しく、データの書き込みが行え
ない状況が生じる。
【０００７】
【発明が解決しようとする課題】このように従来のマル
チポートメモリセル回路は、複数個の同回路に対して同
時に、または、シリアルにデータを書き込むことが困難
であるという問題があった。本発明は、データの書き込
みが複数個同時にまたはシリアルに行えるマルチポート
メモリセル回路を提供することにある。
チポートメモリセル回路は、複数個の同回路に対して同
時に、または、シリアルにデータを書き込むことが困難
であるという問題があった。本発明は、データの書き込
みが複数個同時にまたはシリアルに行えるマルチポート
メモリセル回路を提供することにある。
【０００８】
【課題を解決するための手段】本発明に係るマルチポー
トメモリセル回路は、フリップフロップを構成する２つ
のインバータの接続線に、該接続線を電気的に遮断する
回路手段を挿入し、データ書き込み時に該回路手段を制
御して該接続線を電気的に遮断するようにしたものであ
る。
トメモリセル回路は、フリップフロップを構成する２つ
のインバータの接続線に、該接続線を電気的に遮断する
回路手段を挿入し、データ書き込み時に該回路手段を制
御して該接続線を電気的に遮断するようにしたものであ
る。
【０００９】
【作用】本発明においては、上記インバータの論理しき
い値がデータ書き込みに影響されないように同メモリセ
ルを構成できるため、複数個の同メモリセル回路への同
時またはシリアルにデータの書き込みが容易に行える。
い値がデータ書き込みに影響されないように同メモリセ
ルを構成できるため、複数個の同メモリセル回路への同
時またはシリアルにデータの書き込みが容易に行える。
【００１０】
【実施例】以下、本発明の実施例を図面を参照して説明
する。図１は、本発明の一実施例を示す回路図である。 本実施例の特徴は、（１）データ書き込み用セル選択ト
ランジスタＭ７，Ｍ８が各々、トランジスタＭ１，Ｍ３
からなるインバータの入力ノードＮ３に、及び、トラン
ジスタＭ２，Ｍ４からなるインバータの入力ノードＮ４
に直接接続されている点、（２）データ書き込み用ワー
ド線ＷＬ（Ｗ）が「Ｈ」レベルのデータ書き込み期間中
、入力ノードＮ１と入力ノードＮ４，及び入力ノードＮ
２と入力ノードＮ３を各々電気的に切り離すトランジス
タＭ１４，Ｍ１５を挿入している点、である。本実施例
では、トランジスタＭ１４，Ｍ１５は、ｐチャネルトラ
ンジスタで構成されている。
する。図１は、本発明の一実施例を示す回路図である。 本実施例の特徴は、（１）データ書き込み用セル選択ト
ランジスタＭ７，Ｍ８が各々、トランジスタＭ１，Ｍ３
からなるインバータの入力ノードＮ３に、及び、トラン
ジスタＭ２，Ｍ４からなるインバータの入力ノードＮ４
に直接接続されている点、（２）データ書き込み用ワー
ド線ＷＬ（Ｗ）が「Ｈ」レベルのデータ書き込み期間中
、入力ノードＮ１と入力ノードＮ４，及び入力ノードＮ
２と入力ノードＮ３を各々電気的に切り離すトランジス
タＭ１４，Ｍ１５を挿入している点、である。本実施例
では、トランジスタＭ１４，Ｍ１５は、ｐチャネルトラ
ンジスタで構成されている。
【００１１】本実施例によれば、上記した互いのインバ
ータの状態、特に論理しきい値に関係なく、所望のデー
タを独立してこれらインバータの入力ノードに書き込む
ことができる。この書き込み状態は、同時に選択される
メモリセル回路の数に依存しない。また、データ書き込
み用ワード線ＷＬ（Ｗ）が「Ｌ」レベルとなってデータ
書き込みが終了すると、トランジスタＭ１４，Ｍ１５が
オン状態となり、書き込みデータをラッチするフリップ
フロップが再び構成される。
ータの状態、特に論理しきい値に関係なく、所望のデー
タを独立してこれらインバータの入力ノードに書き込む
ことができる。この書き込み状態は、同時に選択される
メモリセル回路の数に依存しない。また、データ書き込
み用ワード線ＷＬ（Ｗ）が「Ｌ」レベルとなってデータ
書き込みが終了すると、トランジスタＭ１４，Ｍ１５が
オン状態となり、書き込みデータをラッチするフリップ
フロップが再び構成される。
【００１２】図２は、本発明の第２の実施例を示す回路
図である。本実施例が第１実施例と異なる点は、データ
書き込み用ワード線ＷＬ（Ｗ）に、図４に示す遅延回路
ＤＬが挿入されていることである。この遅延回路ＤＬの
出力ノードＷＬ’（Ｗ）がトランジスタＭ７，Ｍ８、Ｍ
１４，Ｍ１５を制御する。なお、遅延回路ＤＬの動作に
ついては既に説明したのでここではその説明を省略する
。本実施例によれば、データ書き込み用ワード線ＷＬ（
Ｗ），ＷＬ’（Ｗ）が「Ｈ」レベルのデータ書き込み期
間中、ノードＮ１とノードＮ４との間、及び、ノードＮ
２とノードＮ３との間はトランジスタＭ１４，Ｍ１５に
よって電気的に切り離される。したがって、図２中のト
ランジスタＭ１，Ｍ３からなるインバータ及びトランジ
スタＭ２，Ｍ４からなるインバータの論理しきい値に無
関係に、所望のデータを独立してこれらのインバータの
入力ノードに書き込むことができる。この書き込み状態
は、同時に選択されるメモリセル回路の数に依存しない
。また、データ書き込み用ワード線ＷＬ（Ｗ），ＷＬ’
（Ｗ）が「Ｌ」レベルとなってデータ書き込みが終了す
ると、トランジスタＭ１４，Ｍ１５がオン状態となり、
書き込みデータをラッチするフリップフロップが再び構
成される。
図である。本実施例が第１実施例と異なる点は、データ
書き込み用ワード線ＷＬ（Ｗ）に、図４に示す遅延回路
ＤＬが挿入されていることである。この遅延回路ＤＬの
出力ノードＷＬ’（Ｗ）がトランジスタＭ７，Ｍ８、Ｍ
１４，Ｍ１５を制御する。なお、遅延回路ＤＬの動作に
ついては既に説明したのでここではその説明を省略する
。本実施例によれば、データ書き込み用ワード線ＷＬ（
Ｗ），ＷＬ’（Ｗ）が「Ｈ」レベルのデータ書き込み期
間中、ノードＮ１とノードＮ４との間、及び、ノードＮ
２とノードＮ３との間はトランジスタＭ１４，Ｍ１５に
よって電気的に切り離される。したがって、図２中のト
ランジスタＭ１，Ｍ３からなるインバータ及びトランジ
スタＭ２，Ｍ４からなるインバータの論理しきい値に無
関係に、所望のデータを独立してこれらのインバータの
入力ノードに書き込むことができる。この書き込み状態
は、同時に選択されるメモリセル回路の数に依存しない
。また、データ書き込み用ワード線ＷＬ（Ｗ），ＷＬ’
（Ｗ）が「Ｌ」レベルとなってデータ書き込みが終了す
ると、トランジスタＭ１４，Ｍ１５がオン状態となり、
書き込みデータをラッチするフリップフロップが再び構
成される。
【００１３】なお、上記実施例では、２つのトランジス
タＭ１４，Ｍ１５を用いて構成したが、本発明はこれら
トランジスタの数には限定されない。すなわち例えばト
ランジスタＭ１４，Ｍ１５のいずれか一方を用いて回路
を構成しても良い。また、トランジスタＭ１４，Ｍ１５
はｐチャネルトランジスタに限定されない。例えばトラ
ンジスタＭ１４，Ｍ１５をｎチャネルトランジスタ、ト
ランジスタＭ７，Ｍ８をｐチャネルトランジスタに替え
ることで、データ書き込み用ワード線ＷＬ（Ｗ），ＷＬ
’（Ｗ）が「Ｌ」レベル期間中にデータ書き込みが行え
る回路を構成することもできる。さらに、トランジスタ
Ｍ１４，Ｍ１５をＣＭＯＳ構成のトランスファゲートに
替えても良い。また、遅延回路ＤＬにおいて、制御線Ｃ
ＴＬで制御されるｐチャネルトランジスタＭ１３の代わ
りに制御線ＣＴＬの反転信号で制御されるｎチャネルト
ランジスタをトランジスタＭ９の接地側に設けても同様
の効果が得られる。さらに、トランジスタＭ９の接地側
に設けられた該ｎチャネルトランジスタとトランジスタ
Ｍ１３の両者を用いてデータ書き込み用ワード線ＷＬ（
Ｗ）の信号伝播量を制御するようにしても良い。
タＭ１４，Ｍ１５を用いて構成したが、本発明はこれら
トランジスタの数には限定されない。すなわち例えばト
ランジスタＭ１４，Ｍ１５のいずれか一方を用いて回路
を構成しても良い。また、トランジスタＭ１４，Ｍ１５
はｐチャネルトランジスタに限定されない。例えばトラ
ンジスタＭ１４，Ｍ１５をｎチャネルトランジスタ、ト
ランジスタＭ７，Ｍ８をｐチャネルトランジスタに替え
ることで、データ書き込み用ワード線ＷＬ（Ｗ），ＷＬ
’（Ｗ）が「Ｌ」レベル期間中にデータ書き込みが行え
る回路を構成することもできる。さらに、トランジスタ
Ｍ１４，Ｍ１５をＣＭＯＳ構成のトランスファゲートに
替えても良い。また、遅延回路ＤＬにおいて、制御線Ｃ
ＴＬで制御されるｐチャネルトランジスタＭ１３の代わ
りに制御線ＣＴＬの反転信号で制御されるｎチャネルト
ランジスタをトランジスタＭ９の接地側に設けても同様
の効果が得られる。さらに、トランジスタＭ９の接地側
に設けられた該ｎチャネルトランジスタとトランジスタ
Ｍ１３の両者を用いてデータ書き込み用ワード線ＷＬ（
Ｗ）の信号伝播量を制御するようにしても良い。
【００１４】
【発明の効果】以上説明したように、本発明に係るマル
チポートメモリセル回路によれば、同回路内のフリップ
フロップを構成する２つのインバータの接続線に、該接
続線を電気的に切り離す回路手段を挿入し、データ書き
込み時に該回路手段を制御して該接続線を電気的に切り
離すことが可能となる。このため、上記インバータの論
理しきい値がデータ書き込みに影響されないように同メ
モリセル回路を構成でき、複数個の同メモリセル回路へ
の同時またはシリアルなデータ書き込みが容易に行える
という効果を奏する。特に、遅延量が制御された遅延回
路を構成要素とする本発明のマルチポートメモリセル回
路を用いれば、入力データの「Ｌ」レベルから「Ｈ」レ
ベル、または「Ｈ」レベルから「Ｌ」レベルへの遷移時
期（タイミング）を本メモリセル回路列に高精度に記録
し、蓄積することができるという効果を奏する。
チポートメモリセル回路によれば、同回路内のフリップ
フロップを構成する２つのインバータの接続線に、該接
続線を電気的に切り離す回路手段を挿入し、データ書き
込み時に該回路手段を制御して該接続線を電気的に切り
離すことが可能となる。このため、上記インバータの論
理しきい値がデータ書き込みに影響されないように同メ
モリセル回路を構成でき、複数個の同メモリセル回路へ
の同時またはシリアルなデータ書き込みが容易に行える
という効果を奏する。特に、遅延量が制御された遅延回
路を構成要素とする本発明のマルチポートメモリセル回
路を用いれば、入力データの「Ｌ」レベルから「Ｈ」レ
ベル、または「Ｈ」レベルから「Ｌ」レベルへの遷移時
期（タイミング）を本メモリセル回路列に高精度に記録
し、蓄積することができるという効果を奏する。
【図１】本発明の第１実施例を示す回路図である。
【図２】本発明の第２実施例を示す回路図である。
【図３】従来のマルチポートメモリセル回路の回路図で
ある。
ある。
【図４】従来のマルチポートメモリセル回路の他の例を
示す回路図である。
示す回路図である。
Ｍ１，Ｍ２，Ｍ１１〜Ｍ１５ ｐチャネルトラン
ジスタ Ｍ３〜Ｍ１０ ｎ
チャネルトランジスタ ＤＬ
遅延回路ＢＬ（Ｒ），ＢＬＮ（Ｒ）
データ読みだし用ビット線対 ＢＬ（Ｗ），ＢＬＮ（Ｗ） データ書き込み
用ビット線対 ＷＬ（Ｒ）
データ読みだし用ワード線 ＷＬ（Ｗ），ＷＬ’（Ｗ） データ書き込み
用ワード線
ジスタ Ｍ３〜Ｍ１０ ｎ
チャネルトランジスタ ＤＬ
遅延回路ＢＬ（Ｒ），ＢＬＮ（Ｒ）
データ読みだし用ビット線対 ＢＬ（Ｗ），ＢＬＮ（Ｗ） データ書き込み
用ビット線対 ＷＬ（Ｒ）
データ読みだし用ワード線 ＷＬ（Ｗ），ＷＬ’（Ｗ） データ書き込み
用ワード線
Claims (2)
- 【請求項１】 第１及び第２のインバータの出力ノー
ドに各々第１及び第２のデータ読みだし用セル選択トラ
ンジスタが接続され、この第１及び第２のデータ読みだ
し用セル選択トランジスタは各々データ読みだし用ビッ
ト線に接続されるとともに、データ読みだし用ワード線
で制御され、前記第１及び第２のインバータの入力ノー
ドに各々第１及び第２のデータ書き込み用セル選択トラ
ンジスタが接続され、この第１及び第２のデータ書き込
み用セル選択トランジスタは各々データ書き込み用ビッ
ト線に接続されるとともに、データ書き込み用ワード線
で制御され、前記第１のインバータの出力ノードと第２
のインバータの入力ノードの間及び第２のインバータの
出力ノードと第１のインバータの入力ノードの間に各々
電気的に該ノード間を遮断する回路手段を設けるか、ま
たは、前記第１のインバータの出力ノードと第２のイン
バータの入力ノードの間及び第２のインバータの出力ノ
ードと第１のインバータの入力ノードの間のうち何れか
一方に電気的に該ノード間を遮断する回路手段を設け、
該ノード間を遮断する回路手段が前記データ書き込み用
ワード線で制御されることを特徴とするマルチポートメ
モリセル回路。 - 【請求項２】 請求項１記載のマルチポートメモリセ
ル回路において、前記データ書き込み用ワード線に、外
部からの制御信号により遅延量を制御し得る遅延回路を
付加したことを特徴とするマルチポートメモリセル回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3133169A JPH04335295A (ja) | 1991-05-10 | 1991-05-10 | マルチポートメモリセル回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3133169A JPH04335295A (ja) | 1991-05-10 | 1991-05-10 | マルチポートメモリセル回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04335295A true JPH04335295A (ja) | 1992-11-24 |
Family
ID=15098294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3133169A Pending JPH04335295A (ja) | 1991-05-10 | 1991-05-10 | マルチポートメモリセル回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04335295A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07161188A (ja) * | 1993-12-08 | 1995-06-23 | Nippon Telegr & Teleph Corp <Ntt> | マルチポートメモリセル回路 |
| KR20120138663A (ko) * | 2011-06-15 | 2012-12-26 | 에이알엠 리미티드 | 이중 기록 라인 반도체 메모리에서의 기록 보조 |
-
1991
- 1991-05-10 JP JP3133169A patent/JPH04335295A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07161188A (ja) * | 1993-12-08 | 1995-06-23 | Nippon Telegr & Teleph Corp <Ntt> | マルチポートメモリセル回路 |
| KR20120138663A (ko) * | 2011-06-15 | 2012-12-26 | 에이알엠 리미티드 | 이중 기록 라인 반도체 메모리에서의 기록 보조 |
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