JPH11353880A - 高密度記憶装置に適用するｓｒａｍセルの非対象デザイン - Google Patents

高密度記憶装置に適用するｓｒａｍセルの非対象デザイン

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JPH11353880A
JPH11353880A JP11125702A JP12570299A JPH11353880A JP H11353880 A JPH11353880 A JP H11353880A JP 11125702 A JP11125702 A JP 11125702A JP 12570299 A JP12570299 A JP 12570299A JP H11353880 A JPH11353880 A JP H11353880A
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coupled
inverter
reference voltage
virtual ground
cell
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JP11125702A
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English (en)
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Tsuan Kevin
ケビン・ツァン
R Weiss Donald
ドナルド・アール・ウェイス
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HP Inc
Original Assignee
Hewlett Packard Co
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    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only

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  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)

Abstract

(57)【要約】 【課題】シンク゛ルエント゛形SRAMセルテ゛サ゛インを提供すること 【解決手段】シンク゛ルエント゛形SRAMセルテ゛サ゛インはSRAMサイス゛を低
減し、記憶セルの高いノイス゛マーシ゛ンを提供する。仮想接地線
(320)は共通ヒ゛ット線カラム(300)にある各記憶セル(310a,310b)
の各I/Oホ゜ートインハ゛ータ(304a,304b)の駆動NFET(N314a,N314
b)のソースに結合されている。絶縁機構(340)は読み取り中
及び記憶セル(310a,310b)に「0」を書き込み中に仮想接地
線(320)を低基準電圧(VSS)に結合し、記憶セル(310a,310
b)に「1」を書き込み中に仮想接地線(320)を低基準電圧
(VSS)から絶縁する。クランフ゜装置(350)は仮想接地線(320)
に結合され、仮想接地線(320)の電位が絶縁機構(340)の
しきい電圧を越えることを防止し、共通に結合された記
憶セル(310a,310b)に「1」が書き込まれる際そのほかの共
通に結合された記憶セル(310a,310b)のいずれかに記憶さ
れた値をフリッフ゜することを防止する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般的には電子記
憶装置の分野に関し、より厳密にはスタティックランダ
ムアクセスメモリに関する。
【０００２】
【従来の技術】スタティックランダムアクセスメモリ
（ＳＲＡＭ）はコンピュータプロセッサを基盤とした殆
どのシステムにおいて必要不可欠の部品である。ＳＲＡ
Ｍチップは通常、各々が単一のデジタルビット値を記憶
する何百万もの独立したセルを含む。
【０００３】これまで従来の技術知識では、ＳＲＡＭセ
ルを実用化する為に差動回路技術（differential circu
it technique）を用いることが必要であった。シングル
エンド形記憶セルデザインはこれまで、十分な高速書込
み能力を持たせつつ、同時に読み取り動作中に必要とさ
れるセルの安定性を提供することが出来なかった。論理
値低（すなわち「０」）を記憶セルから読み取り、その
同じセルに論理値高（すなわち「１」）を書き込む場
合、競合する設計条件から生じる問題に直面する。セル
からの「０」の読み取りを容易にする為の設計条件は、
通常同じセルへ「１」を書き込む為の設計条件と対抗し
てしまう。差動記憶セルデザインでは、記憶セルインバ
ータのバランスを取り、セルへのデュアルＩ／Ｏアクセ
スを実現することによりこれら設計上の問題を克服して
いる。
【０００４】
【発明が解決しようとする課題】しかしながら、差動記
憶セルデザインにおいては、シングルエンド形記憶セル
デザインと比較して２倍のビット線と更なるアクセスト
ランジスタが必要とされる。従って読み取り動作中の安
定性と書き込み動作中の高速性を供し得るシングルエン
ド形記憶セルデザインが求められている。
【０００５】
【課題を解決するための手段】本発明は、記憶セル毎に
アクセストランジスタ１個とカラム毎にビット線１本を
排除する為の方法を提供する。これは差動記憶セルでは
なく、シングルエンド形記憶セルを用いることにより達
せられる。シングルエンド形の実現においては、仮想接
地線から回路の低基準電圧を絶縁する絶縁機構が供され
る。仮想接地線は、そのＩ／Ｏポートを駆動する同一カ
ラム中の記憶セル各々のＮチャンネル形電界効果トラン
ジスタ（ＮＦＥＴ）により共用される。「１」の書込み
の間、仮想接地線は接地電位より高く跳ね上がらないよ
うになっており、従って共通のビット線を共用する他の
記憶セルが阻害されないので、ＳＲＡＭセルのノイズマ
ージンが大きく低減される。
【０００６】本発明による記憶セルには、５トランジス
タ記憶セルデザインを用いる。１個のアクセストランジ
スタにより共通のビット線に切り替え可能に接続される
１つの出力ポートを有する双安定フリップフロップ構成
を実現する為に４個の電界効果トランジスタ（ＦＥＴ）
が用いられる。好適な実施態様においては、絶縁機構は
仮想接地線に結合されるドレイン、低基準電圧に結合さ
れるソース、そして制御信号に結合されるゲートを有す
るＮＦＥＴで実現される。制御信号は、読み取り動作
中、又は「０」の書込み中に仮想接地線を低基準電圧に
結合する為にＮＦＥＴをＯＮにする。「１」の書き込み
中、制御信号はＮＦＥＴをＯＦＦにして仮想接地線を低
基準電圧から絶縁する。これにより、選択されたセルの
Ｉ／ＯポートにＩ／Ｏポート上の信号をより素早く引き
寄せることが可能となる。しかしながら、この仮想接地
線上の信号が、共通のビット線を共用するいずれかの駆
動ＮＦＥＴのしきい電圧を越えないようにする為に、ク
ランプ装置が設けられてこの機能を実行する。好適な実
施態様においては、ドレイン及びゲートが仮想接地線に
結合し、ソースが低基準電圧と結合するＮＦＥＴを用い
てクランプ装置を実現している。
【０００７】本発明によれば、１記憶セルにつき１個の
アクセストランジスタ、及び１カラムにつき１本のカラ
ム線を排除することにより、高密度記憶アプリケーショ
ン用ＳＲＡＭアレイの面積を大幅に節約できると同時
に、設計者にとっては個々の記憶セル中の２個のインバ
ータのトリガポイントを調節できるという利点が生まれ
る。更に、セルの高いノイズマージンを持たせる為に個
々の記憶セルを微同調させることが可能である。
【０００８】同一又は同等の機能を有する要素には同様
の符号で示された添付図面と共に、以下に説明した本発
明の現時点で好適な実施態様により本発明に対するより
深い理解が得られるであろう。
【０００９】
【発明の実施の形態】本発明の新規な特徴については、
図１及び図２に示されるような従来技術を参照すること
によってより深い理解が得られるであろう。図１は従来
型ｍ×ｎのＳＲＡＭアレイ１００のブロック図である。
アレイ１００にはｍ本の行とｎ本のカラム（列）に配列
された複数の記憶セル１１０が含まれる。個々の記憶セ
ル１１０は、相互排他的な２つの自己保持的動作状態の
１つにおける動作により特徴づけられるビット値を保持
する。動作状態の各々は、２個の可能なバイナリビット
値、「０」又は「１」のうちの１つを定義する。従来技
術のＳＲＡＭアレイ１００は差動回路技術を用いて実現
される。個々の記憶セル１１０には、本明細書において
それぞれ駆動Ｉ／Ｏポート１１２及び反転Ｉ／Ｏポート
１１４として示される１対の差動入力／出力（Ｉ／Ｏ）
ポート１１２、１１４が設けられ、それらは互いに反転
した電圧レベルを常に保持する。
【００１０】同一のカラム中にある記憶セル１１０の各
々は、ＣＬ１とＣＬ１’からＣＬｎとＣＬｎ’（カラム
０からｎ）として示されている共通の差動ビット線対Ｃ
Ｌ、ＣＬ’を共用している。記憶セル１１０の各々は、
位置的にＷＬ１からＷＬｍとして示されるワード線信号
ＷＬに呼応して、その差動入力／出力ポート１１２、１
１４をそれぞれのカラムの差動ビット線対ＣＬ、ＣＬ’
と結合する。カラム選択回路（図示せず）は、読み取る
又は書込むべき特定のセルの差動ビット線対ＣＬ、Ｃ
Ｌ’を選択する。ワード選択回路（図示せず）は、所望
の記憶セル１１０のワード線信号ＷＬを活性化する。最
も簡単な実施態様においては、セルアレイの同じ行にワ
ード中の個々のビットがある。他の構成においては、ビ
ット誤り率を低減する為に所定のワードの個々のビット
はＳＲＡＭアレイの異なる場所にある。特定の記憶セル
の読み取りには、セルのそれぞれの差動Ｉ／Ｏポート１
１２、１１４をその対応するカラム線ＣＬ、ＣＬ’と接
続する為に所望の記憶セルのワード線信号ＷＬを活性化
させることが含まれる。所望の記憶セル１１０への書き
込みには、まずセルのそれぞれのカラム線ＣＬ、ＣＬ’
に選択した相補論理電圧を印加し、その後セルのワード
線信号ＷＬを活性化してそれら論理電圧をセルのそれぞ
れのＩ／Ｏポート１１２、１１４と接続することが含ま
れる。これによりＩ／Ｏポート１１２、１１４が選択さ
れた論理電圧となり、この状態が記憶セルへの電源供給
が続く限り、又は記憶セルが再書き込みされるまで保持
される。
【００１１】図２は、一般的に記憶セル１１０を高密度
スタティックランダムアクセスメモリ（ＳＲＡＭ）１０
０に実装する場合に使われる従来の６トランジスタスタ
ティック読み取り／書き込み記憶セル２００を示す。記
憶セル２００は通常、交差結合して双安定フリップフロ
ップを形成する第１及び第２のインバータ２０２、２０
４を含む。インバータ２０２、２０４はＮチャンネル形
駆動トランジスタＮ１、Ｎ２及びＰチャンネル形負荷ト
ランジスタＰ１、Ｐ２により形成される。
【００１２】駆動トランジスタＮ１、Ｎ２のソース領域
は、通常回路アースであるＶＳＳで示される低基準、す
なわち回路供給電圧に結合される。負荷トランジスタＰ
１、Ｐ２はＶＤＤで示される高基準、すなわち回路供給
電圧と、対応する駆動トランジスタＮ１、Ｎ２のドレイ
ンとの間に直列に接続される。負荷トランジスタＰ１、
Ｐ２のゲートは対応する駆動トランジスタＮ１、Ｎ２の
ゲートに接続される。
【００１３】インバータ２０２は駆動トランジスタＮ１
のドレイン及び負荷トランジスタＰ１のドレインにより
形成されるインバータ出力Ｄ１’を有する。同様に、イ
ンバータ２０４は駆動トランジスタＮ２のドレイン及び
負荷トランジスタＰ２のドレインにより形成されるイン
バータ出力Ｄ１を有する。インバータ２０２は駆動トラ
ンジスタＮ１のゲート及び負荷トランジスタＰ１のゲー
トにより形成されるインバータ入力Ｄｉｎ’を有する。
インバータ２０４は駆動トランジスタＮ２のゲート及び
負荷トランジスタＰ２のゲートにより形成されるインバ
ータ入力を有する。
【００１４】インバータ２０２、２０４の入力及び出力
は交差結合して１対の相補型２状態出力を有するフリッ
プフロップを形成する。即ち、インバータ出力Ｄ１’は
インバータ入力Ｄｉｎに交差結合し、インバータ出力Ｄ
１はインバータ入力Ｄｉｎ’に交差結合する。この構成
においては、インバータ出力Ｄ１、Ｄ１’がフリップフ
ロップの相補型２状態出力を形成する。
【００１５】上述したメモリフリップフロップが概して
図１に示されるＳＲＡＭアレイ１００のようなスタティ
ックメモリエレメントの集積アレイの１つの記憶セルを
形成する。アクセストランジスタＮ３、Ｎ４のような複
数のアクセストランジスタがアレイ中の個々の記憶セル
２００に選択的にアドレスし、アクセスする為に使用さ
れる。アクセストランジスタＮ３は交差結合したインバ
ータの出力Ｄ１’に接続した１つのアクティブ端子を有
する。アクセストランジスタＮ４は交差結合したインバ
ータの出力Ｄ１に接続した１つのアクティブ端子を有す
る。図示の相補型カラム線ＣＬ、ＣＬ’の単１対のよう
な、複数の相補型カラム線対は、同じカラム上にある記
憶セル２００各々のアクセストランジスタＮ３、Ｎ４そ
れぞれのアクティブ端子に各々接続される。ワード線信
号ＷＬはアクセストランジスタＮ３、Ｎ４のゲートに接
続される。
【００１６】記憶セル２００は、ワード線信号ＷＬを活
性化してインバータ出力Ｄ１、Ｄ１’をそれぞれのカラ
ム線ＣＬ、ＣＬ’に接続することにより読み取られる。
記憶セル２００は、まず選択された相補型論理電圧をカ
ラム線ＣＬ、ＣＬ’上に印加し、そしてワード線信号Ｗ
Ｌを活性化してこれらの論理電圧をインバータ出力Ｄ
１、Ｄ１’に接続することにより書き込まれる。これに
より出力Ｄ１、Ｄ１’は選択された論理電圧となり、セ
ル２００への電源供給が続く限り、又は記憶セル２００
が再書き込みされるまでこれが保持される。
【００１７】記憶セル２００が双安定であると言えるの
は、それが２つの異なる出力電圧に対応する２つの安定
状態、即ち自己保持型動作状態を有する為である。外部
からの刺激がなければ記憶セル２００はその２つの動作
状態のうちの一つだけで継続的に動作する。電源を受け
続ける限りにおいて記憶セル２００の動作状態に応じた
安定した出力電圧を保持する為の内部フィードバックを
有する。記憶セル２００により生成される２つの可能な
出力電圧は、一般的に高及び低回路供給電圧ＶＤＤ、Ｖ
ＳＳに対応する。高及び低回路供給電圧ＶＤＤ、ＶＳＳ
の間の中間出力電圧は、通常は記憶セル２００の電源を
入れた後のわずかな時間の間、及び一つの動作状態から
もう一方の動作状態に遷移する間にしか発生しない。
【００１８】従来のＳＲＡＭデザインでは、シングルエ
ンド形セルデザインよりも高い耐ノイズ性とセル安定性
を提供する為に差動回路技術が採用されている。シング
ルエンド形記憶セルデザインにおいては、１セルは単一
のカラム線と単一のアクセストランジスタを介して読み
取られ、または書き込まれる。しかしながら、シングル
エンド形記憶セルデザインには問題がある。もし所定の
記憶セルが、例えばセル２００中のＤ１のようなＩ／Ｏ
ポートのみから、例えばＮ４のような単一のアクセスト
ランジスタを介してアクセスされるとすると、セルが論
理低レベル（すなわち「０」）を記憶している場合、セ
ル２００の読み取り動作ではその記憶された値は不安定
性にさらされることになる。ビット線ＣＬは高い電荷に
プレチャージされている為、アクセストランジスタＮ４
が読み取り動作中にＯＮする時、電荷はＩ／ＯポートＤ
１に蓄積されてインバータ２０２がフリップ（flip）す
る原因となり、従ってインバータ２０４がフリップし、
これによってセル２００に記憶された値が論理低レベル
（すなわち「０」）から論理高レベル（すなわち
「１」）へとフリップしてしまう。この好ましくない効
果を回避する為に、一般的に２つのことが行われてい
る。第１には、ＮＦＥＴ Ｎ２、Ｎ４のサイズを、読み
取り動作中にＩ／Ｏポート（すなわちＤ１）に累積する
電荷がインバータ２０２をフリップさせるには不十分と
なるように設計することである。この条件に合わせる
と、論理高レベル（すなわち「１」）の書き込みは不可
能となる。第２にはインバータ２０４への入力を、これ
も高い電荷をプレチャージされた差動ビット線ＣＬ’へ
と同時に結合することである。これは、読み取り動作中
にＩ／ＯポートＤ１を論理高レベル（すなわち「１」）
に保持する助けとなり、インバータ２０４のフリップを
防ぐ。論理高レベル（すなわち「１」）のＤ１への書き
込み動作中、差動ビット線ＣＬ’は論理低レベル（すな
わち「０」）となってＩ／ＯポートＤ１’を同時に論理
低レベルへと結合する。
【００１９】差動記憶セルデザインの利点を得る為に、
カラム毎に２本のカラム線ＣＬ、ＣＬ’、従って１記憶
セルあたり２個のアクセストランジスタＮ３、Ｎ４を設
けるという犠牲が払われている。何百万もの記憶セルか
ら成るＳＲＡＭアレイにあっては、このスペースの犠牲
は益々重大となり、よってシングルエンド形記憶セルデ
ザインを実現する方法を望む声が益々高まっているので
ある。
【００２０】図３はＳＲＡＭメモリのカラム３００の略
図であり、本発明によるシングルエンド形記憶セルデザ
インを示している。図３では同一カラムの記憶セル３１
０が、各々共通の単一カラム線（以後ビット線ＢＬと称
する）を共用する３１０ａ及び３１０ｂとして示されて
いる。記憶セル３１０ａの各々は、インバータ３０２ａ
を形成するように配されたＮチャンネル形駆動トランジ
スタＮ３１２ａ及びＰチャンネル形負荷トランジスタＰ
３１２ａと、インバータ３０４ａを形成するように配さ
れたＮチャンネル形駆動トランジスタＮ３１４ａ及びＰ
チャンネル形負荷トランジスタＰ３１４ａを含む。
【００２１】インバータ３０２ａは駆動トランジスタＮ
３１２ａと負荷トランジスタＰ３１２ａのゲートにより
形成されるインバータ入力Ｄin_a’を有する。インバー
タ３０２ａは駆動トランジスタＮ３１２ａ及び負荷トラ
ンジスタＰ３１２ａのドレインにより形成されるインバ
ータ出力Ｄout_a’を有する。インバータ３０４ａは駆
動トランジスタＮ３１４ａ及び負荷トランジスタＰ３１
４ａのゲートにより形成されるインバータ入力Ｄin_aを
有する。インバータ３０４ａは駆動トランジスタＮ３１
４ａ及び負荷トランジスタＰ３１４ａのドレインにより
形成されるインバータ出力Ｄout_aを有する。
【００２２】インバータ３０２ａ、３０４ａの入力及び
出力は双安定フリップフロップを形成するように交差結
合されている。インバータ出力Ｄout_aは、セル３１０
ａの２つの状態出力の１つを形成する。
【００２３】記憶セル３１０ｂは記憶セル３１０ａと同
一に構成されており、図３中にｂの識別符号が付加され
た同一の参照番号で示されている。
【００２４】駆動トランジスタＮ３１４ａ、Ｎ３１４ｂ
のソース領域は、通常は絶縁機構３４０を介して回路ア
ースである低基準電圧ＶＳＳに切り替え可能に結合され
る仮想接地線３２０に各々結ばれている。
【００２５】セル３１０ａ、３１０ｂのシングルエンド
形記憶セルデザインにより、従来技術のセル２００から
１本のカラム線ＣＬ’と１個のアクセストランジスタＮ
３が排除され、結果としてカラム線（すなわちビット
線）の必要数が半分に低減され、また、１記憶セルあた
りの最低トランジスタ数の６分の１が低減される。大型
ＳＲＡＭアレイ全体で見ると、これは大幅な省スペース
へとつながる量となる。
【００２６】前述の通り、シングルエンド形記憶セルデ
ザインは読み取り動作中に安定性の問題を生じる。この
問題はアクセストランジスタＮ５ａ、Ｎ５ｂが駆動トラ
ンジスタＮ３１４ａ、Ｎ３１４ｂよりも弱くなるように
設計することにより解決出来る。従って、論理低レベル
を記憶するセル３１０ａ、３１０ｂの読み取り動作中
は、プレチャージされた論理高レベルのビット線ＢＬを
Ｉ／ＯポートＤout_a、Ｄout_bへと結合するアクセスト
ランジスタＮ５ａ、Ｎ５ｂが駆動トランジスタＮ３１４
ａ、Ｎ３１４ｂを無効にすることはより困難となり、結
果的により高いセル安定性が得られるものである。しか
しながら、論理高レベル（すなわち「１」）を同じセル
に書き込む場合、プレチャージされたビット線ＢＬから
Ｉ／ＯポートＤout_a、Ｄout_bへと論理高レベルを記憶
させることが望まれる時は、相対的に弱いアクセストラ
ンジスタＮ５ａ、Ｎ５ｂと相対的に強い駆動トランジス
タＮ３１４ａ、Ｎ３１４ｂでは、まさにこのトランジス
タのサイジング（sizing）がセルへの「１」の書き込み
に対抗して働く為に問題を生じる。即ち、アクセストラ
ンジスタＮ５ａ、Ｎ５ｂは、より強い駆動トランジスタ
Ｎ３１４ａ、Ｎ３１４ｂを無効とするには弱すぎるので
ある。更に、読み取り動作中の安定性を増す為に、駆動
トランジスタＮ３１２ａ、Ｎ３１２ｂは負荷トランジス
タＰ３１２ａ、Ｐ３１２ｂよりも比較的強くサイジング
することでセル３１０ａ、３１０ｂに「０」を記憶させ
るのに都合が良いようにインバータ３０２ａ、３０２ｂ
のトリガポイントを設定してあり、従ってセル３１０
ａ、３１０ｂに「１」を書き込む場合には弱いアクセス
トランジスタＮ５ａ、Ｎ５ｂが克服しなければならない
負荷が増えるのである。
【００２７】よって「０」の読み取り中のセル安定性を
提供することと、永遠の要求である高速性を満たす為に
充分高速にセルへの「１」を書き込む能力の必要性とが
競合するという問題の為に、「１」がセル３１０ａ、３
１０ｂに書き込まれる間はインバータ３０４ａ、３０４
ｂの駆動トランジスタＮ３１４ａ、Ｎ３１４ｂを弱める
為の機構が設けられている。この機構は仮想接地線３２
０及び絶縁機構３４０により形成される。
【００２８】絶縁機構３４０は制御信号ＣＴＬに呼応
し、ビット線ＢＬに結合されたセル３１０ａ−３１０ｂ
の１つに「１」が書き込まれていない場合に限り仮想接
地線３４０を低基準電圧源ＶＳＳに結合する。好適な実
施態様おいては、絶縁機構３４０はＮＦＥＴ３４０によ
り実現されている。ＮＦＥＴ３４０は、仮想接地線３２
０と低基準電圧ＶＳＳの間にドレイン−ソースで結合さ
れる。ＮＦＥＴ３４０のゲートは制御信号ＣＴＬにより
制御される。
【００２９】従って、読み取り動作中及びビット線ＢＬ
に結合されたセル３１０ａ−３１０ｂの１つに「０」が
書き込まれている間は、ＮＦＥＴ Ｎ３４０はＯＮされ
て線３２０はアースへの直接経路により低となる。ビッ
ト線ＢＬに結合されたセル３１０ａ−３１０ｂのいずれ
かに「１」を書き込む場合は、ＮＦＥＴ Ｎ３４０はＯ
ＦＦされる。よって駆動トランジスタＮ３１４ａのソー
ス領域はアースへの直接経路を失い、Ｉ／ＯポートＤ
out_aはビット線ＢＬ上の高基準電圧により素早く高へ
と引き上げられる。
【００３０】仮想接地機構は、セル３１０ａ又は３１０
ｂに「１」を書き込む間、駆動トランジスタＮ３１４ａ
又はＮ３１４ｂをそれぞれ弱めるようにうまく動作す
る。しかしながら、カラム３００上の所定のセル３１０
ａ又は３１０ｂ（例えば記憶セル３１０ａ）への「１」
の書き込みは、絶縁機構ＮＦＥＴ Ｎ３４０のドレイン
を、同じカラム中のセル３１０ｂのインバータ３０４ｂ
を不用意にフリップしてしまうに十分な高レベルにまで
上げてしまう可能性がある。従って本発明は、いくつか
の共通に結合したシングルエンド形記憶セル３１０ａ、
３１０ｂの１つに「１」を書き込む場合において、記憶
セルの不安定性を阻止する機構を設けた。この機能は、
図３にトランジスタＮＦＥＴ Ｎ３５０として詳細に示
されたクランプ装置３５０により提供される。クランプ
装置３５０の機能及び目的は、仮想接地線３２０上の電
圧をクランプして絶縁機構３４０のしきい電圧を越えさ
せないようにすることである。好適な実施態様において
は、クランプ装置３５０はゲート及びドレインが仮想接
地線３２０に結合され、ソースが低基準電圧ＶＳＳに結
合されたＮＦＥＴ Ｎ３５０を用いて実現されている。
この構成では仮想接地線３２０が絶縁機構３４０のしき
い電圧を越えることはなく、従って所定のカラム３００
中の１記憶セル３１０ａに「１」が書き込まれる間、他
の共通に結合されたセル３１０ｂのいずれかがその記憶
した値を望ましくない形でフリップしてしまうことを回
避出来るのである。クランプ装置３５０は、かわりに製
造工程において作ったダイオードＤ３５０又はツェーナ
ーダイオードＺ３５０のような、ＮＦＥＴ Ｎ３５０の
クランプ機能を実施する為に複数のステップを要する機
構を用いて実現しても良い。
【００３１】従来技術に比して本発明が幾つかの独自の
利点を有することは上記の説明から明らかであろう。そ
れらの利点の中には、ＳＲＡＭアレイ全体におけるアク
セストランジスタの数及びカラム線の数を削減する為の
シングルエンド形５トランジスタ記憶セルの利用が可能
なものがある。その他の利点としては、プレチャージさ
れた読み取り動作と、書き込み動作中に「１」を書き込
むこととの間で競合してしまうデザインゴールを補償し
得る確固としたデザインがあげられる。更なる利点は、
その確固たるデザイン故に、セル中の２個のインバータ
の切り替えポイントを個別に調整してセルの高いノイズ
マージンを提供出来ることである。
【００３２】本発明をただ１つの好適な実施態様に基づ
き図示、及び説明した。本発明の思想及び範囲から逸脱
すること無く様々な変更が可能であることは当業者には
明らかであろう。本発明は本明細書の請求項によっての
み制約されることを意図したものである。
【００３３】以下においては、本発明の種々の構成要件
の組み合わせからなる例示的な実施態様を示す。
【００３４】１． 低基準電圧（ＶＳＳ）に切り替え可
能に結合し得る仮想接地線（３２０）と、ビット線（Ｂ
Ｌ）と、高基準電圧端子（ＶＤＤ）と、複数の記憶セル
（３１０ａ,３１０ｂ）であってその各々が、単一の入
力／出力（Ｉ／Ｏ）ポート（Ｄout_a、Ｄout_b）と、前
記ビット線（ＢＬ）及び前記Ｉ／Ｏポート（Ｄout_a、
Ｄout_b）に結合され、前記入力／出力ポートを前記ビ
ット線（ＢＬ）に結合する選択信号に呼応する切り替え
手段（Ｎ５ａ、Ｎ５ｂ）と、前記高基準電圧端子（ＶＤ
Ｄ）と前記仮想接地線（３２０）との間に結合され、第
１のインバータ入力（Ｄin_a、Ｄin_b）と第１のインバ
ータ出力（Ｄout_a、Dout b）とを有し、前記第１のイン
バータ出力（Ｄout_a、Ｄout_b）が前記Ｉ／Ｏポート
（Ｄout_a、Ｄout_b）に結合されている第１のＣＭＯＳ
インバータ（３０４ａ、３０４ｂ）と、前記第１のイン
バータ出力（Ｄout_a、Ｄout_b）に結合された第２のイ
ンバータ入力（Ｄin_a’、Ｄin_b’）と、前記第１のイ
ンバータ入力（Ｄin_a、Ｄin_b）に結合された第２のイ
ンバータ出力（Ｄout_a’、Ｄout_b’）とを有する第２
のＣＭＯＳインバータ（３０２ａ、３０２ｂ）とから成
る、前記複数の記憶セル（３１０ａ、３１０ｂ）と、低
基準電圧（ＶＳＳ）の書き込み中及び前記複数の記憶セ
ル（３１０ａ、３１０ｂ）のいずれかの読み取り中に、
前記仮想接地線（３２０）を前記低基準電圧（ＶＳＳ）
に結合し、前記複数の記憶セル（３１０ａ、３１０ｂ）
のいずれかへの高基準電圧（ＶＤＤ）の書き込み中に、
前記仮想接地線（３２０）を前記低基準電圧（ＶＳＳ）
から絶縁する絶縁機構（３４０）と、及び前記仮想接地
線（３２０）が前記絶縁機構（３４０）のしきい電圧を
越えないように動作するクランプ装置（３５０）とから
成る、記憶メモリ。
【００３５】２．前記クランプ装置（３５０）がＮＦＥ
Ｔ（Ｎ３５０）を含み、前記ＮＦＥＴ（Ｎ３５０）が前
記仮想接地線（３２０）に結合されるドレイン及びゲー
トと、前記低基準電圧（ＶＳＳ）に結合されるソースと
を有する、上記１項の記憶メモリ。
【００３６】３．前記クランプ装置（３５０）がダイオ
ード（Ｄ３５０）を含み、前記ダイオード（Ｄ３５０）
が前記仮想接地線（３２０）に結合される出力と前記低
基準電圧（ＶＳＳ）に結合される入力とを有する、上記
１項又は２項の記憶メモリ。
【００３７】４．前記クランプ装置（３５０）がツェナ
ーダイオード（Ｚ３５０）を含み、前記ツェナーダイオ
ード（Ｚ３５０）が前記仮想接地線（３２０）に結合さ
れる出力と前記低基準電圧（ＶＳＳ）に結合される入力
とを有する、上記１項から３項の何れかの記憶メモリ。
【００３８】５．前記絶縁機構（３４０）が、前記仮想
接地線（３２０）に結合されるドレインと、前記低基準
電圧（ＶＳＳ）に結合されるソースと、制御信号（ＣＴ
Ｌ）を受けるように結合されるゲートとを有するＮＦＥ
Ｔ（Ｎ３４０）を含み、前記制御信号（ＣＴＬ）が、前
記複数の記憶セル（３１０ａ、３１０ｂ）のいずれかの
低基準電圧（ＶＳＳ）の読み取り及び書き込みいずれか
の間に前記ＮＦＥＴ（Ｎ３４０）を起動して前記仮想接
地線（３２０）を前記低基準電圧（ＶＳＳ）へと結合
し、前記複数の記憶セル（３１０ａ、３１０ｂ）のいず
れかに高基準電圧（ＶＤＤ）の書き込みの間は前記ＮＦ
ＥＴ（Ｎ３４０）を使用不能として前記仮想接地線（３
２０）を前記低基準電圧（ＶＳＳ）から絶縁する、上記
１項から４項の何れかの記憶メモリ。
【００３９】６．前記第１のＣＭＯＳインバータ（３０
４ａ、３０４ｂ）が、前記高基準電圧（ＶＤＤ）と前記
第１のインバータ出力（Ｄout_a、Ｄout_b）との間にド
レイン−ソースで結合される第１のＦＥＴ（Ｐ３１４
ａ、Ｐ３１４ｂ）と、前記第１のインバータ出力（Ｄ
out_a、Ｄout_b）と前記仮想接地線（３２０）との間に
ドレイン−ソースで結合される第２のＦＥＴ（Ｎ３１４
ａ、Ｎ３１４ｂ）とから成り、前記第１のインバータ入
力（Ｄin_a、Ｄin_b）が前記第１のＦＥＴ（Ｐ３１４
ａ、Ｐ３１４ｂ）と前記第２のＦＥＴ（Ｎ３１４ａ、Ｎ
３１４ｂ）各々のゲートに結合され、及び前記第２のＣ
ＭＯＳインバータ（３０２ａ、３０２ｂ）が、前記高基
準電圧（ＶＤＤ）と前記第２のインバータ出力（Ｄ
out_a’、Ｄout_b’）との間にドレイン−ソースで結合
される第３のＦＥＴ（Ｐ３１２ａ、Ｐ３１２ｂ）と、前
記第２のインバータ出力（Ｄout_a’、Ｄout_b’）と前
記低基準電圧（ＶＳＳ）との間にドレイン−ソースで結
合される第４のＦＥＴ（Ｎ３１２ａ、Ｎ３１２ｂ）とか
ら成り、前記第２のインバータ入力（Ｄin_a’、
Ｄin_b’）が前記第３のＦＥＴ（Ｐ３１２ａ、Ｐ３１２
ｂ）及び前記第４のＦＥＴ（Ｎ３１２ａ、Ｎ３１２ｂ）
各々のゲートに結合され、前記第１のインバータ出力
（Ｄout_a、Ｄout_b）が前記第２のインバータ入力（Ｄ
in_a’、Ｄin_b’）に結合され、前記第２のインバータ
出力（Ｄout a’、Ｄout_b’）が前記第１のインバータ
入力（Ｄin_a、Ｄin_b）に結合される、上記１項から５
項の何れかの記憶メモリ。
【００４０】７．前記切り替え手段（Ｎ５ａ、Ｎ５ｂ）
が前記Ｉ／Ｏポート（Ｄout_a、Ｄout_b）と前記ビット
線（ＢＬ）との間にドレイン−ソースで結合され、前記
選択信号（ＷＬ）に結合されるゲートを有するＦＥＴを
含む、上記１項から６項の何れかの記憶メモリ。
【００４１】８．各々の記憶セル（３１０ａ、３１０
ｂ）が同じカラム（３００）の要素を成し、共通のビッ
ト線（ＢＬ）に切り替え可能に結合される入力／出力
（Ｉ／Ｏ）ポート（Ｄout_a、Ｄout_b）を含む複数の記
憶セル（３１０ａ、３１０ｂ）と、ドレイン−ドレイン
の関係で高基準電圧（ＶＤＤ）と仮想接地線（３２０）
との間に結合される第１のＮＦＥＴ（Ｎ３１４ａ、Ｎ３
１４ｂ）及び第１のＰＦＥＴ（Ｐ３１４ａ、Ｐ３１４
ｂ）から成る第１のインバータ（３０４ａ、３０４ｂ）
と、前記仮想接地線（３２０）が低基準電圧（ＶＳＳ）
に切り替え可能に結合され、前記第１のインバータ（３
０４ａ、３０４ｂ）に結合されて双安定フリップフロッ
プを形成する第２のインバータ（３０２ａ、３０２ｂ）
とから成るスタティックランダムアクセスメモリ（ＳＲ
ＡＭ）アレイにおいて、前記記憶セル（３１０ａ、３１
０ｂ）に前記高基準電圧（ＶＤＤ）の書き込みの間に前
記第１のインバータ（３０４ａ、３０４ｂ）の前記第１
のＮＦＥＴ（Ｎ３１４ａ、Ｎ３１４ｂ）を弱める為の方
法であって、前記仮想接地線（３２０）が前記絶縁機構
（３４０）のしきい電圧を越えないように前記仮想接地
線（３２０）をクランプ（３５０）するステップと、前
記複数の記憶セル（３１０ａ、３１０ｂ）のいずれかに
低基準電圧（ＶＳＳ）の書き込み、もしくは読み取りの
間、前記仮想接地線（３２０）を前記低基準電圧（ＶＳ
Ｓ）に結合するステップと、前記複数の記憶セル（３１
０ａ、３１０ｂ）のいずれかに前記高基準電圧（ＶＤ
Ｄ）の書き込みの間は前記仮想接地線（３２０）を前記
低基準電圧（ＶＳＳ）から絶縁するステップとから成
る、方法。
【００４２】
【発明の効果】本発明により、読み取り動作中の安定性
と書き込み動作中の高速性を供し得るシングルエンド形
記憶セルデザインが提供される。
【図面の簡単な説明】
【図１】従来技術によるＳＲＡＭアレイの概略図であ
る。
【図２】従来技術による従来型ＳＲＡＭセルのブロック
図である。
【図３】本発明による記憶セルの概略図である。
【符号の説明】
100 ＳＲＡＭアレイ 200 ６トランジスタスタティク読み取り／書き込み記
憶セル 302a,302b,304a,304b ＣＭＯＳインバータ 310a,310b 記憶セル 320 仮想接地線 340 絶縁機構 350 クランプ装置 D350 ダイオード Z350 ツェナーダイオード
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ドナルド・アール・ウェイス アメリカ合衆国コロラド州80525，フォー ト・コリンズ，モッキンバード・ドライ ブ・7951

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】低基準電圧（ＶＳＳ）に切り替え可能に結
    合し得る仮想接地線（３２０）と、 ビット線（ＢＬ）と、 高基準電圧端子（ＶＤＤ）と、 複数の記憶セル（３１０ａ,３１０ｂ）であってその各
    々が、 単一の入力／出力（Ｉ／Ｏ）ポート（Ｄout_a、
    Ｄout_b）と、 前記ビット線（ＢＬ）及び前記Ｉ／Ｏポート
    （Ｄout_a、Ｄout_b）に結合され、前記入力／出力ポー
    トを前記ビット線（ＢＬ）に結合する選択信号に呼応す
    る切り替え手段（Ｎ５ａ、Ｎ５ｂ）と、 前記高基準電圧端子（ＶＤＤ）と前記仮想接地線（３２
    ０）との間に結合され、第１のインバータ入力
    （Ｄin_a、Ｄin_b）と第１のインバータ出力
    （Ｄout_a、Ｄout b）とを有し、前記第１のインバータ
    出力（Ｄout_a、Ｄout_b）が前記Ｉ／Ｏポート（Ｄ
    out_a、Ｄout_b）に結合されている第１のＣＭＯＳイン
    バータ（３０４ａ、３０４ｂ）と、 前記第１のインバータ出力（Ｄout_a、Ｄout_b）に結合
    された第２のインバータ入力（Ｄin_a’、Ｄin_b’）
    と、前記第１のインバータ入力（Ｄin_a、Ｄin_b）に結
    合された第２のインバータ出力（Ｄout_a’、
    Ｄout_b’）とを有する第２のＣＭＯＳインバータ（３
    ０２ａ、３０２ｂ）とから成る、前記複数の記憶セル
    （３１０ａ、３１０ｂ）と、 低基準電圧（ＶＳＳ）の書き込み中及び前記複数の記憶
    セル（３１０ａ、３１０ｂ）のいずれかの読み取り中
    に、前記仮想接地線（３２０）を前記低基準電圧（ＶＳ
    Ｓ）に結合し、前記複数の記憶セル（３１０ａ、３１０
    ｂ）のいずれかへの高基準電圧（ＶＤＤ）の書き込み中
    に、前記仮想接地線（３２０）を前記低基準電圧（ＶＳ
    Ｓ）から絶縁する絶縁機構（３４０）と、及び 前記仮想接地線（３２０）が前記絶縁機構（３４０）の
    しきい電圧を越えないように動作するクランプ装置（３
    ５０）とから成る、記憶メモリ。
JP11125702A 1998-05-06 1999-05-06 高密度記憶装置に適用するｓｒａｍセルの非対象デザイン Withdrawn JPH11353880A (ja)

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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6829179B2 (en) 2002-04-16 2004-12-07 Oki Electric Industry Co., Ltd. Semiconductor storage device having substrate potential control
US6888768B2 (en) 2003-05-29 2005-05-03 Oki Electric Industry Co., Ltd. Semiconductor integrated device
WO2006083034A1 (ja) * 2005-02-03 2006-08-10 Nec Corporation 半導体記憶装置及びその駆動方法
JP2007193928A (ja) * 2005-12-19 2007-08-02 Matsushita Electric Ind Co Ltd 半導体記憶装置
JP2009020993A (ja) * 2007-07-10 2009-01-29 Sony Computer Entertainment Inc Ｓｒａｍセルおよびそれを用いたメモリシステム、メモリ用の評価回路およびメモリセルの制御方法
TWI426515B (zh) * 2009-11-17 2014-02-11 Univ Hsiuping Sci & Tech 寫入操作時降低電源電壓之單埠ｓｒａｍ
TWI426514B (zh) * 2009-11-17 2014-02-11 Univ Hsiuping Sci & Tech 寫入操作時降低電源電壓之單埠靜態隨機存取記憶體

Families Citing this family (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69727939D1 (de) 1997-11-28 2004-04-08 St Microelectronics Srl RAM-Speicherzelle mit niedriger Leistungsaufnahme und einer einzigen Bitleitung
US6104631A (en) * 1997-12-17 2000-08-15 National Scientific Corp. Static memory cell with load circuit using a tunnel diode
US6301147B1 (en) 1997-12-17 2001-10-09 National Scientific Corporation Electronic semiconductor circuit which includes a tunnel diode
US6016390A (en) * 1998-01-29 2000-01-18 Artisan Components, Inc. Method and apparatus for eliminating bitline voltage offsets in memory devices
US6295232B2 (en) * 1999-12-08 2001-09-25 International Business Machines Corporation Dual-to-single-rail converter for the read out of static storage arrays
US6507527B1 (en) * 2000-08-07 2003-01-14 Advanced Micro Devices, Inc. Memory line discharge before sensing
US6304482B1 (en) * 2000-11-21 2001-10-16 Silicon Integrated Systems Corp. Apparatus of reducing power consumption of single-ended SRAM
US6560139B2 (en) * 2001-03-05 2003-05-06 Intel Corporation Low leakage current SRAM array
US6618289B2 (en) * 2001-10-29 2003-09-09 Atmel Corporation High voltage bit/column latch for Vcc operation
JP3983032B2 (ja) * 2001-11-09 2007-09-26 沖電気工業株式会社 半導体記憶装置
EP1398793B1 (fr) * 2002-09-06 2014-05-21 CSEM Centre Suisse d'Electronique et de Microtechnique S.A. - Recherche et Développement Circuit intégré numérique réalisé en technologie MOS
US20040090820A1 (en) * 2002-11-08 2004-05-13 Saroj Pathak Low standby power SRAM
JP4388274B2 (ja) * 2002-12-24 2009-12-24 株式会社ルネサステクノロジ 半導体記憶装置
JP4370100B2 (ja) 2003-01-10 2009-11-25 パナソニック株式会社 半導体記憶装置
JP2004362695A (ja) * 2003-06-05 2004-12-24 Renesas Technology Corp 半導体記憶装置
CN100524517C (zh) * 2003-10-27 2009-08-05 日本电气株式会社 半导体存储装置
US7403640B2 (en) * 2003-10-27 2008-07-22 Hewlett-Packard Development Company, L.P. System and method for employing an object-oriented motion detector to capture images
US7023744B1 (en) * 2003-11-18 2006-04-04 Xilinx, Inc. Reconfigurable SRAM-ROM cell
US7126861B2 (en) * 2003-12-30 2006-10-24 Intel Corporation Programmable control of leakage current
US6972987B1 (en) * 2004-05-27 2005-12-06 Altera Corporation Techniques for reducing power consumption in memory cells
KR100604876B1 (ko) * 2004-07-02 2006-07-31 삼성전자주식회사 다양한 ｐｖｔ 변화에 대해서도 안정적인 버츄얼 레일스킴을 적용한 ｓｒａｍ 장치
JP4912016B2 (ja) * 2005-05-23 2012-04-04 ルネサスエレクトロニクス株式会社 半導体記憶装置
US7242600B2 (en) * 2005-10-28 2007-07-10 Qualcomm Incorporated Circuit and method for subdividing a CAMRAM bank by controlling a virtual ground
KR100665853B1 (ko) 2005-12-26 2007-01-09 삼성전자주식회사 고집적 스태이틱 랜덤 억세스 메모리에 채용하기 적합한적층 메모리 셀
TWI433149B (zh) * 2006-04-28 2014-04-01 Mosaid Technologies Inc 降低ｓｒａｍ漏電流之電路
US7471588B2 (en) * 2006-05-05 2008-12-30 Altera Corporation Dual port random-access-memory circuitry
US20080212392A1 (en) * 2007-03-02 2008-09-04 Infineon Technologies Multiple port mugfet sram
US20080310220A1 (en) * 2007-06-13 2008-12-18 International Business Machines Corporation 3-d sram array to improve stability and performance
US7755926B2 (en) * 2007-06-13 2010-07-13 International Business Machines Corporation 3-D SRAM array to improve stability and performance
US7796418B2 (en) * 2008-03-19 2010-09-14 Broadcom Corporation Programmable memory cell
US20100283445A1 (en) * 2009-02-18 2010-11-11 Freescale Semiconductor, Inc. Integrated circuit having low power mode voltage regulator
US8319548B2 (en) * 2009-02-18 2012-11-27 Freescale Semiconductor, Inc. Integrated circuit having low power mode voltage regulator
JP5317900B2 (ja) * 2009-09-14 2013-10-16 ルネサスエレクトロニクス株式会社 半導体集積回路およびその動作方法
TWI419162B (zh) * 2009-11-03 2013-12-11 Univ Hsiuping Sci & Tech 具放電路徑之單埠靜態隨機存取記憶體
TWI425509B (zh) * 2009-11-17 2014-02-01 Univ Hsiuping Sci & Tech 具放電路徑之雙埠靜態隨機存取記憶體
TWI425510B (zh) * 2010-02-04 2014-02-01 Univ Hsiuping Sci & Tech 具低待機電流之單埠靜態隨機存取記憶體
US8400819B2 (en) * 2010-02-26 2013-03-19 Freescale Semiconductor, Inc. Integrated circuit having variable memory array power supply voltage
US9875788B2 (en) * 2010-03-25 2018-01-23 Qualcomm Incorporated Low-power 5T SRAM with improved stability and reduced bitcell size
US20120057399A1 (en) * 2010-09-07 2012-03-08 Shyh-Jye Jou Asymmetric virtual-ground single-ended sram and system thereof
TWI478164B (zh) * 2011-03-11 2015-03-21 Hsiuping Inst Technology 具待機啟動電路之雙埠靜態隨機存取記憶體
US9035629B2 (en) 2011-04-29 2015-05-19 Freescale Semiconductor, Inc. Voltage regulator with different inverting gain stages
TWI478165B (zh) * 2012-04-27 2015-03-21 Univ Hsiuping Sci & Tech 具高效能之單埠靜態隨機存取記憶體
KR20150048427A (ko) * 2013-10-28 2015-05-07 에스케이하이닉스 주식회사 디스차지 회로
JP6392082B2 (ja) * 2014-10-31 2018-09-19 ルネサスエレクトロニクス株式会社 半導体記憶装置
US9293192B1 (en) 2014-12-02 2016-03-22 International Business Machines Corporation SRAM cell with dynamic split ground and split wordline
TWI573138B (zh) * 2015-05-08 2017-03-01 修平學校財團法人修平科技大學 ７ｔ雙埠靜態隨機存取記憶體（七）
TWI573139B (zh) * 2015-10-07 2017-03-01 修平學校財團法人修平科技大學 單埠靜態隨機存取記憶體
TWI579846B (zh) * 2015-12-10 2017-04-21 修平學校財團法人修平科技大學 ７ｔ雙埠靜態隨機存取記憶體
TWI573137B (zh) * 2016-02-24 2017-03-01 修平學校財團法人修平科技大學 ７ｔ雙埠靜態隨機存取記憶體
CN105719689A (zh) * 2016-03-31 2016-06-29 西安紫光国芯半导体有限公司 一种增强存储单元写能力的静态随机存储器及其写操作方法
TWI579861B (zh) * 2016-05-03 2017-04-21 修平學校財團法人修平科技大學 雙埠靜態隨機存取記憶體
CN105976859B (zh) * 2016-05-20 2019-05-17 西安紫光国芯半导体有限公司 一种超低写功耗的静态随机存储器写操作的控制方法
TWI579847B (zh) * 2016-11-16 2017-04-21 修平學校財團法人修平科技大學 ７ｔ雙埠靜態隨機存取記憶體
KR20220056022A (ko) * 2020-10-27 2022-05-04 삼성전자주식회사 정적 램 메모리 장치 및 이의 동작 방법

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0746506B2 (ja) * 1985-09-30 1995-05-17 株式会社東芝 半導体メモリ装置
US5831896A (en) * 1996-12-17 1998-11-03 International Business Machines Corporation Memory cell
US5764564A (en) * 1997-03-11 1998-06-09 Xilinx, Inc. Write-assisted memory cell and method of operating same
US5808933A (en) * 1997-03-28 1998-09-15 International Business Machines Corporation Zero-write-cycle memory cell apparatus

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6829179B2 (en) 2002-04-16 2004-12-07 Oki Electric Industry Co., Ltd. Semiconductor storage device having substrate potential control
US6888768B2 (en) 2003-05-29 2005-05-03 Oki Electric Industry Co., Ltd. Semiconductor integrated device
US7072206B2 (en) 2003-05-29 2006-07-04 Oki Electric Industry Co., Ltd. Semiconductor integrated device
WO2006083034A1 (ja) * 2005-02-03 2006-08-10 Nec Corporation 半導体記憶装置及びその駆動方法
US7826253B2 (en) 2005-02-03 2010-11-02 Nec Corporation Semiconductor memory device and driving method thereof
JP4873182B2 (ja) * 2005-02-03 2012-02-08 日本電気株式会社 半導体記憶装置及びその駆動方法
JP2007193928A (ja) * 2005-12-19 2007-08-02 Matsushita Electric Ind Co Ltd 半導体記憶装置
JP2009020993A (ja) * 2007-07-10 2009-01-29 Sony Computer Entertainment Inc Ｓｒａｍセルおよびそれを用いたメモリシステム、メモリ用の評価回路およびメモリセルの制御方法
TWI426515B (zh) * 2009-11-17 2014-02-11 Univ Hsiuping Sci & Tech 寫入操作時降低電源電壓之單埠ｓｒａｍ
TWI426514B (zh) * 2009-11-17 2014-02-11 Univ Hsiuping Sci & Tech 寫入操作時降低電源電壓之單埠靜態隨機存取記憶體

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