JPS58141494A - メモリアクセス装置 - Google Patents
メモリアクセス装置Info
- Publication number
- JPS58141494A JPS58141494A JP57022378A JP2237882A JPS58141494A JP S58141494 A JPS58141494 A JP S58141494A JP 57022378 A JP57022378 A JP 57022378A JP 2237882 A JP2237882 A JP 2237882A JP S58141494 A JPS58141494 A JP S58141494A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- block
- strobe
- signal
- matrix
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はメモリアクセス装置に係シ、４ＩＫメモリボー
ドに於ける単位時間当りのアクセス語数を増大するに好
適なメモリ７タセス装置に関する・〔発−の妓−的背景
とその問題点〕 一般に、半導体メモリボードに於社るメモリ賃イタルｌ
ｉＭは、実１ｉｔＥれていゐメモリ素子及び周辺回路勢
のスピードによりて決定されるため、単位時間＃Ｉｋｎ
のアクセス語数な増やす良めＫは、同時に７タセスする
語数を増大させる、所ｗ差列アクセス方式が争（用いら
れている。しかしながら。
ドに於ける単位時間当りのアクセス語数を増大するに好
適なメモリ７タセス装置に関する・〔発−の妓−的背景
とその問題点〕 一般に、半導体メモリボードに於社るメモリ賃イタルｌ
ｉＭは、実１ｉｔＥれていゐメモリ素子及び周辺回路勢
のスピードによりて決定されるため、単位時間＃Ｉｋｎ
のアクセス語数な増やす良めＫは、同時に７タセスする
語数を増大させる、所ｗ差列アクセス方式が争（用いら
れている。しかしながら。
この＊を並列アクセス方式は、メ毫り出力信号のラッチ
回路及び入出力ドライバ回路勢の周辺回路が増え、ｖＩ
ｌ流置装が大きくなることＫよ）ノイズ勢が大と１にシ
、メモリボードの入出力ビンが増え。
回路及び入出力ドライバ回路勢の周辺回路が増え、ｖＩ
ｌ流置装が大きくなることＫよ）ノイズ勢が大と１にシ
、メモリボードの入出力ビンが増え。
更にメモリ素子の配列が―かしくなゐ等の欠点があゐ。
〔発１の目的〕
従うて、本発狗の目的は上記従来接衝の欠点をなくシ、
メモリボードに於ける単位時開−〕のアクセス語数をＭ
ｃ軟軟部簡単榛威に於いて増大し得るメモリアクセス装
置を提供するＫＴｏる。
メモリボードに於ける単位時開−〕のアクセス語数をＭ
ｃ軟軟部簡単榛威に於いて増大し得るメモリアクセス装
置を提供するＫＴｏる。
〔発−の１１施参り
以下、図面に従って本発明を更に詳細に１ｓ２−する。
謝１図は一般的なノ４夏語Ｘ／ビットのメモリ素子を用
い良メモリボードに適用される重置１の一寮施例に係る
メモリアクセス装置のフロック図で。
い良メモリボードに適用される重置１の一寮施例に係る
メモリアクセス装置のフロック図で。
同図中ＩはＡＩＫＸ亭バイトのメモリマトリクス、コは
８個のメモリ素子から威９．メモリ！トリタス／Ｖ構成
するメモリ素子群、Ｊはメモリマトリクスｌのメモリ素
子群１のプａｙりＢＬＯＯＭ Ｏ−ＢＬＯＣＫ Ｊを選
択する１ビツトのプｐツクセレク）１１−ｔｕＢｂｏａ
ｔ ８１ＬＩＯＴをテコードするデコーダ、参はスト
ループタイ電ング信号ＦＩＡ８ ＴＩＭＩＮＧｋ同期し
て、テコ−ターＪの出力に応じたローアドレスストロー
ブ信号１１Ａ８０Ｓ−ＦＩＡＩｉｌＪを発生し。
８個のメモリ素子から威９．メモリ！トリタス／Ｖ構成
するメモリ素子群、Ｊはメモリマトリクスｌのメモリ素
子群１のプａｙりＢＬＯＯＭ Ｏ−ＢＬＯＣＫ Ｊを選
択する１ビツトのプｐツクセレク）１１−ｔｕＢｂｏａ
ｔ ８１ＬＩＯＴをテコードするデコーダ、参はスト
ループタイ電ング信号ＦＩＡ８ ＴＩＭＩＮＧｋ同期し
て、テコ−ターＪの出力に応じたローアドレスストロー
ブ信号１１Ａ８０Ｓ−ＦＩＡＩｉｌＪを発生し。
メモリマトリクスＩの各ブロックをアクセスするストロ
ーブ発生回路、！、はメモリマトリクスＩのメモリ嵩子
群コの各バイトＢｙｔ・０〜Ｂｙｔ＠ＪＫ対応して設け
られ、メモリマトリクスｌのストローブな与えられたブ
ロックの出力データを保持するラッチ回路、６はメモリ
マトリクス／に対する入出力データＸ１０ Ｄムテムを
１＠）扱うための双方向パスドライバである。
ーブ発生回路、！、はメモリマトリクスＩのメモリ嵩子
群コの各バイトＢｙｔ・０〜Ｂｙｔ＠ＪＫ対応して設け
られ、メモリマトリクスｌのストローブな与えられたブ
ロックの出力データを保持するラッチ回路、６はメモリ
マトリクス／に対する入出力データＸ１０ Ｄムテムを
１＠）扱うための双方向パスドライバである。
かかる構成に於いて、ローアドレスストローブ信号Ｒム
１０〜１１８Ｊは、それぞれメモリマトリクスｌの各ブ
ａｙりＩＩＬＯＯＫ ＯＡ−Ｂｌ、００１ Ｊ ｆ）
４１バイト分Ｂｙｔ・０〜１ｌｙｔ＠ＪのメモＶ素子群
１に共通に入力されてお１．／儒のローアドレスストロ
ーブ信号によ）対応するプルツタの参バイト分のメモリ
素子群１かアクセスされる。ちなみに、伽のコラムアド
レスストローラ信号等のコントーール回路は本実施例の
本質的１に部分Ｋｌｉ接−与しないので、省略してああ
。
１０〜１１８Ｊは、それぞれメモリマトリクスｌの各ブ
ａｙりＩＩＬＯＯＫ ＯＡ−Ｂｌ、００１ Ｊ ｆ）
４１バイト分Ｂｙｔ・０〜１ｌｙｔ＠ＪのメモＶ素子群
１に共通に入力されてお１．／儒のローアドレスストロ
ーブ信号によ）対応するプルツタの参バイト分のメモリ
素子群１かアクセスされる。ちなみに、伽のコラムアド
レスストローラ信号等のコントーール回路は本実施例の
本質的１に部分Ｋｌｉ接−与しないので、省略してああ
。
次Ｋ、第１図の構成の作用について、第２図の７ドレス
アすインメン）１１＃ｌｌ並びに第２図のタイムチャー
トに従ってＩＩＷ１７４する。ちなみに、籐１図は第１
１Ｓ！！ｌｋ示し九メモリ！トリクスＩのアドレスの配
置を示すもので、上位ｔビｙトムρ＾ムロがメ彎すチッ
プ内のロー及びコラムアドレスに対応し、下位−ビット
ムツ、ムｌがブＥｌｌクセ棒タートビットとして用いら
れ為場合を一１示する賜のである。一方、８３図（４）
はブロックセレクト信号！ＩＬＯＯＫ ＥｌｌＣＬＩ
ｉＯＴの下位ヒラトムｔに対応する信号、Ｗ４Ｊ図（］
１はブロックセレクト信号ＢＬＯＯＫ８ＫＬＩＣＯテの
上位ピットム７に対応する信号、第Ｊ ＩＮ（０）はス
トローブタイミング信号Ｂム８７ＩＭ工ＭＧ。
アすインメン）１１＃ｌｌ並びに第２図のタイムチャー
トに従ってＩＩＷ１７４する。ちなみに、籐１図は第１
１Ｓ！！ｌｋ示し九メモリ！トリクスＩのアドレスの配
置を示すもので、上位ｔビｙトムρ＾ムロがメ彎すチッ
プ内のロー及びコラムアドレスに対応し、下位−ビット
ムツ、ムｌがブＥｌｌクセ棒タートビットとして用いら
れ為場合を一１示する賜のである。一方、８３図（４）
はブロックセレクト信号！ＩＬＯＯＫ ＥｌｌＣＬＩ
ｉＯＴの下位ヒラトムｔに対応する信号、Ｗ４Ｊ図（］
１はブロックセレクト信号ＢＬＯＯＫ８ＫＬＩＣＯテの
上位ピットム７に対応する信号、第Ｊ ＩＮ（０）はス
トローブタイミング信号Ｂム８７ＩＭ工ＭＧ。
第３図（功、 （１９、（１＋’５はそれぞれメモリマ
トリクスｌの各７ＨｙりＢＬＯＣＫ ＯＡ−Ｂｌ、ＯＯ
Ｋ Ｊをアクセスするためのローアドレスストローブ信
号ＲＡ８Ｑ〜ＲＡＢコである。
トリクスｌの各７ＨｙりＢＬＯＣＫ ＯＡ−Ｂｌ、ＯＯ
Ｋ Ｊをアクセスするためのローアドレスストローブ信
号ＲＡ８Ｑ〜ＲＡＢコである。
さて、第１図の構成に於いて、シーケンシャルなアドレ
スｔアクセスすみ場合について、その動作を部１明する
に、第１図のアトレスアサインメントに示す下位１ビツ
トムり、ムＳのブロックセレクト信号ＢＩ、００１８１
ＣＬＩＯＴが共に論＠％ ｏ ＃である場合、ブロック
セレクトテコ−／ Ｊ Ｋよってメモリマトリクスｌの
フロックＢＬＯＯＫ Ｏが選択され、艷に第２図（０に
示すストローブタイミング信号ＲＡ５１ ＴＩＭＩ）
ｉＧ に基いてヌトローブ発生１１路参より対応する
ブロックのメ七り素子群コに第３図（Ｄ） Ｋ示す如き
ローアトレス２トロープ信号ＲＡｔｌＱが併給される。
スｔアクセスすみ場合について、その動作を部１明する
に、第１図のアトレスアサインメントに示す下位１ビツ
トムり、ムＳのブロックセレクト信号ＢＩ、００１８１
ＣＬＩＯＴが共に論＠％ ｏ ＃である場合、ブロック
セレクトテコ−／ Ｊ Ｋよってメモリマトリクスｌの
フロックＢＬＯＯＫ Ｏが選択され、艷に第２図（０に
示すストローブタイミング信号ＲＡ５１ ＴＩＭＩ）
ｉＧ に基いてヌトローブ発生１１路参より対応する
ブロックのメ七り素子群コに第３図（Ｄ） Ｋ示す如き
ローアトレス２トロープ信号ＲＡｔｌＱが併給される。
これＫｊりて、／回目のメモリサイクルがスタートする
。
。
以上述べたようＫして、１回目のメモリサイクルのリー
ド４Ｌ＜はライト動作か終了すると、１ちＫＪ回目のメ
モリすイクルのブロックセレクト信号ＢＬＯＯＫ ＃１
ＬＩＯＴがカウントアツプされ。
ド４Ｌ＜はライト動作か終了すると、１ちＫＪ回目のメ
モリすイクルのブロックセレクト信号ＢＬＯＯＫ ＃１
ＬＩＯＴがカウントアツプされ。
今度はメモリマトリクスｌのブロックＢＬＯＯＫ／が選
択賂れ、以降１回目と同様にしてＪ回目のメモリサイク
ルがスタートする。
択賂れ、以降１回目と同様にしてＪ回目のメモリサイク
ルがスタートする。
つまｐ、ブロックセレクト信号が第２図に奄示す如く、
アドレスの最下位１ビツトにアナイン惑れているので、
シーケンシャルにアドレスをアクセスする場合、同じブ
ロックのメモリ素子Ｖ連続してアクセスすることがない
、従って、１度アタセスされ良メモリ嵩子は他のブロッ
クのメモリ素子がアクセおされていゐ間にローアドレ厚
ストｐ−ツ信号が′ｌ＃レベルに＆Ｉ、プシテ！−ジ時
間が確保される。すなわち、従来は、メモリ素子へのス
トｐ−１４１号が％０ルベルである時間の他に、ストロ
ーブ信号が１／ ＃レベルとなるプリチャージ時間が必
要でＴｏｌ、両者を併せ死時間が１つのメモリティクル
時間ｔ−１１１＆してい良が１本寮論例の如くブロック
セレクト信号ＢＬＯＯＫ８１ＬＥＯ？ 用のアドレステ
コート出力ＦＣ基本のストローブタイミング信号Ｆム８
ＴＩＭＩ）ＩＧ を組み合せて各ブロックＢＬＯ
ＯＫＯ〜ＢＬＯＯＫＪ Ｋ分配することにより、各ブロ
ックに必費なプリチャージ時間が吸収嘔れ、メモリアク
セスの良めのナイクル時間は短くなり、その分だけ単位
時間ｍｐのアクセス語数を増加させることか可能となる
。
アドレスの最下位１ビツトにアナイン惑れているので、
シーケンシャルにアドレスをアクセスする場合、同じブ
ロックのメモリ素子Ｖ連続してアクセスすることがない
、従って、１度アタセスされ良メモリ嵩子は他のブロッ
クのメモリ素子がアクセおされていゐ間にローアドレ厚
ストｐ−ツ信号が′ｌ＃レベルに＆Ｉ、プシテ！−ジ時
間が確保される。すなわち、従来は、メモリ素子へのス
トｐ−１４１号が％０ルベルである時間の他に、ストロ
ーブ信号が１／ ＃レベルとなるプリチャージ時間が必
要でＴｏｌ、両者を併せ死時間が１つのメモリティクル
時間ｔ−１１１＆してい良が１本寮論例の如くブロック
セレクト信号ＢＬＯＯＫ８１ＬＥＯ？ 用のアドレステ
コート出力ＦＣ基本のストローブタイミング信号Ｆム８
ＴＩＭＩ）ＩＧ を組み合せて各ブロックＢＬＯ
ＯＫＯ〜ＢＬＯＯＫＪ Ｋ分配することにより、各ブロ
ックに必費なプリチャージ時間が吸収嘔れ、メモリアク
セスの良めのナイクル時間は短くなり、その分だけ単位
時間ｍｐのアクセス語数を増加させることか可能となる
。
なお、上記実施ｔ１では６亭区１＋ｌｌｔバイトのメモ
リマトリクスＶ例示したが１本発明の負施はこれに隈定
されるものではなく、他の構ａｖ＊ｉするメモリマトリ
クスに対しても過用可能なことは云うまでもない、また
、アト°レスのビット側ｐ付けも。
リマトリクスＶ例示したが１本発明の負施はこれに隈定
されるものではなく、他の構ａｖ＊ｉするメモリマトリ
クスに対しても過用可能なことは云うまでもない、また
、アト°レスのビット側ｐ付けも。
ブロック達択のために必ずしも下位ビットを割り当てる
必要はなく、メモリブロックの数に応じて、任意の必費
な数のビットをこれに割り轟ててもよＶ’ｓ 〔＠明の効果〕 以上述べ良ように装置１によれば、メモリアクセスに幽
ってストローブタイミング信号にグリチャージ時間Ｖ考
厘すゐ必要がないので、従来のメモリマトリクスの構成
のままで、単位時間ａｍｐのアクセス語数を増大するこ
とが可能となった新規のメモリアクセスｌ１ｌｌｖ得る
ことが出来るものである。
必要はなく、メモリブロックの数に応じて、任意の必費
な数のビットをこれに割り轟ててもよＶ’ｓ 〔＠明の効果〕 以上述べ良ように装置１によれば、メモリアクセスに幽
ってストローブタイミング信号にグリチャージ時間Ｖ考
厘すゐ必要がないので、従来のメモリマトリクスの構成
のままで、単位時間ａｍｐのアクセス語数を増大するこ
とが可能となった新規のメモリアクセスｌ１ｌｌｖ得る
ことが出来るものである。
４１、 図面の簡単な説明
ＩＩ／図は本発明の一興施シに係るメモリアクセス１ｉ
ｓｔの１０ツク図、 ｗ１２図はメモリアクセス用のアドレス７サインメント
の鮫町図、 第３図（４）〜便）は第１図構成の動・作を鮫１する良
めのＩイムチャートである。
ｓｔの１０ツク図、 ｗ１２図はメモリアクセス用のアドレス７サインメント
の鮫町図、 第３図（４）〜便）は第１図構成の動・作を鮫１する良
めのＩイムチャートである。
ｌ・・・メモリマトリクス、１・・・メモリ素子群、Ｊ
・・・デコーダ、参・・・ス、ト１、ロープ発主回路、
！・・・ラッチ１路、６・・・双方向バスドテイパ。
・・・デコーダ、参・・・ス、ト１、ロープ発主回路、
！・・・ラッチ１路、６・・・双方向バスドテイパ。
Claims (1)
- ストローブ信号のハイ、ロウで決定噛れるメモリ賃イク
ルでアクセスとプリチャージを交互に行なうメモリ素子
群を複数のブロックにまとめて構威し、各ブロック４１
Ｋ共通のストローブ信号−を布ｌｌ姑れるメモリと、前
記メモリのブロックを選択すみアトルスデコード信号と
ストローブタイミング信号の論理積条件で得られる信号
を対応するブロックにストローブ信号として与えるグー
）回路とからなることを特徴とするメモリアクセス装置
・
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57022378A JPS58141494A (ja) | 1982-02-15 | 1982-02-15 | メモリアクセス装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57022378A JPS58141494A (ja) | 1982-02-15 | 1982-02-15 | メモリアクセス装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58141494A true JPS58141494A (ja) | 1983-08-22 |
Family
ID=12080979
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57022378A Pending JPS58141494A (ja) | 1982-02-15 | 1982-02-15 | メモリアクセス装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58141494A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61233495A (ja) * | 1985-04-08 | 1986-10-17 | Nec Corp | 半導体記憶装置 |
| JPS61233496A (ja) * | 1985-04-08 | 1986-10-17 | Nec Corp | 半導体記憶装置 |
| US5343438A (en) * | 1992-01-31 | 1994-08-30 | Samsung Electronics Co., Ltd. | Semiconductor memory device having a plurality of row address strobe signals |
-
1982
- 1982-02-15 JP JP57022378A patent/JPS58141494A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61233495A (ja) * | 1985-04-08 | 1986-10-17 | Nec Corp | 半導体記憶装置 |
| JPS61233496A (ja) * | 1985-04-08 | 1986-10-17 | Nec Corp | 半導体記憶装置 |
| US5343438A (en) * | 1992-01-31 | 1994-08-30 | Samsung Electronics Co., Ltd. | Semiconductor memory device having a plurality of row address strobe signals |
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