JPH0395793A - アービター回路 - Google Patents
アービター回路Info
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- JPH0395793A JPH0395793A JP2155933A JP15593390A JPH0395793A JP H0395793 A JPH0395793 A JP H0395793A JP 2155933 A JP2155933 A JP 2155933A JP 15593390 A JP15593390 A JP 15593390A JP H0395793 A JPH0395793 A JP H0395793A
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- flop
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- signal
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- 230000008054 signal transmission Effects 0.000 claims 3
- 238000010586 diagram Methods 0.000 description 16
- 230000006870 function Effects 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 2
- 230000006378 damage Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
- G06F13/364—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control using independent requests or grants, e.g. using separated request and grant lines
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、２以上の要求信号の競合を調整するためのア
ービター回路に関するものである。
ービター回路に関するものである。
従来の技術
アービター回路とは、所定の回路に入力される２以上の
要求信号の競合を調整し、いずれかひとつの要求信号の
みを選択するための回路である。
要求信号の競合を調整し、いずれかひとつの要求信号の
みを選択するための回路である。
たとえば、半導体メモリに対する書込み要求信号と読出
し要求信号の競合、あるいは、書込み要求信号、読出し
要求信号およびリフレッシュ要求信号の競合を調整し、
半導体メモリの誤動作やデータの破壊を防止するために
用いられる。２以上の要求信号は、互いに同期していて
もよいし、互いに非同期の状態であってもよい。
し要求信号の競合、あるいは、書込み要求信号、読出し
要求信号およびリフレッシュ要求信号の競合を調整し、
半導体メモリの誤動作やデータの破壊を防止するために
用いられる。２以上の要求信号は、互いに同期していて
もよいし、互いに非同期の状態であってもよい。
近年、映像機器等の高機能化が進み、それに伴いシステ
ム制御が非常に困難になってきた。たとえば、ビデオテ
ーブレコーダ等において、フィールドメモリとしてダイ
ナミック・ランダム・アクセス・メモリ（ Ｄ Ｒ Ａ
Ｍ ）を用いる場合、ＤＲＡＭに対するデータの書込
みと読出しは同時に行わなければならないが、ＤＲＡＭ
はデータの書込みと読出しとを同時に行うことができな
い。このため、ＤＲＡＭに対する書込み要求信号と読出
し要求信号の競合を調整して、書込み要求と続出・し要
求のいずれか一方のみを行わせる必要がある。
ム制御が非常に困難になってきた。たとえば、ビデオテ
ーブレコーダ等において、フィールドメモリとしてダイ
ナミック・ランダム・アクセス・メモリ（ Ｄ Ｒ Ａ
Ｍ ）を用いる場合、ＤＲＡＭに対するデータの書込
みと読出しは同時に行わなければならないが、ＤＲＡＭ
はデータの書込みと読出しとを同時に行うことができな
い。このため、ＤＲＡＭに対する書込み要求信号と読出
し要求信号の競合を調整して、書込み要求と続出・し要
求のいずれか一方のみを行わせる必要がある。
第９図は従来のアービター回路を示すブロック図、第１
０図はそのアービター回路に用いるＲＳフリップフロッ
プを示すブロック図である。
０図はそのアービター回路に用いるＲＳフリップフロッ
プを示すブロック図である。
第１０図のＲＳフリップフロップは、それぞれ２つの入
力端子をもつ第１，第２のＮＯＲゲート１００，１０１
で構威されている。第１のＮＯＲゲート１００の出力端
子は、第２のＮＯＲゲート１０１の一方の入力端子に接
続され、第２のＮＯＲゲート１０１の出力端子は、第１
のＮＯＲゲート１００の一方の入力端子に接続されてい
る。そして、第１，第２のＮＯＲゲー｝１００，１０１
のもう一方の入力端子には、リセット信号Ｒとセット信
号Ｓがそれぞれ供給される。第１，第２のＮＯＲゲート
１００，１０１からは、出力信号ＱおよびＮＱが出力さ
れる。
力端子をもつ第１，第２のＮＯＲゲート１００，１０１
で構威されている。第１のＮＯＲゲート１００の出力端
子は、第２のＮＯＲゲート１０１の一方の入力端子に接
続され、第２のＮＯＲゲート１０１の出力端子は、第１
のＮＯＲゲート１００の一方の入力端子に接続されてい
る。そして、第１，第２のＮＯＲゲー｝１００，１０１
のもう一方の入力端子には、リセット信号Ｒとセット信
号Ｓがそれぞれ供給される。第１，第２のＮＯＲゲート
１００，１０１からは、出力信号ＱおよびＮＱが出力さ
れる。
第１０図のＲＳフリップフロップは、セット入力端子を
１端子、リセット入力端子をｌ端子有するＲＳフリップ
フロップであり、以後、これをＩＲ−ＲＳフリップフロ
ップと呼ぶ。
１端子、リセット入力端子をｌ端子有するＲＳフリップ
フロップであり、以後、これをＩＲ−ＲＳフリップフロ
ップと呼ぶ。
第９図は、第１０図のＩＲ−ＲＳフリップフロップを用
いた従来のアービター回路である。第９図において、第
１のＲＳフリップフロップ１０２〜第４のＲＳフリップ
フロップ１０５は、いずれも第１０図に示したＩＲ−Ｒ
Ｓフリップフロップで構成されている。第１のＲＳフリ
ップフロップ１０２のセット入力端子Ｓには要求信号Ａ
が入力され、リセット入力端子Ｒにはリセット信号Ａが
入力される。第１のＲＳフリップフロップ１０２の出力
信号Ａ１は第１のＡＮＤゲート１０６の一方の入力端子
に供給される。第１のＡＮＤゲート１０６の出力信号Ａ
２は、第２のＲＳフリツプフロ、ソブ１０３のセット入
力端子Ｓに供給される。第２のＲＳフリップフロップ１
０３の第１の出力端子Ｑからは、受付信号Ａが出力され
る。以上述べた第１ 第２のＲＳフリップフロップ１０
２，１０３および第１のＡＮＤゲート１０６によって、
第１のラッチ回路１０７が構成されている。
いた従来のアービター回路である。第９図において、第
１のＲＳフリップフロップ１０２〜第４のＲＳフリップ
フロップ１０５は、いずれも第１０図に示したＩＲ−Ｒ
Ｓフリップフロップで構成されている。第１のＲＳフリ
ップフロップ１０２のセット入力端子Ｓには要求信号Ａ
が入力され、リセット入力端子Ｒにはリセット信号Ａが
入力される。第１のＲＳフリップフロップ１０２の出力
信号Ａ１は第１のＡＮＤゲート１０６の一方の入力端子
に供給される。第１のＡＮＤゲート１０６の出力信号Ａ
２は、第２のＲＳフリツプフロ、ソブ１０３のセット入
力端子Ｓに供給される。第２のＲＳフリップフロップ１
０３の第１の出力端子Ｑからは、受付信号Ａが出力され
る。以上述べた第１ 第２のＲＳフリップフロップ１０
２，１０３および第１のＡＮＤゲート１０６によって、
第１のラッチ回路１０７が構成されている。
一方、第３，第４のＲＳフリップフロップ１０４および
第２のＡＮＤゲート１０８によって第２のラッチ回路１
０９が構威されている。第２のラ・ソチ回路１０９内の
接続関係は、第１のラッチ回路１０８内の接続関係と同
一である。そして、第３のＲＳフリップフロップ１０４
のセット入力端子Ｓには要求信号Ｂが入力され、リセッ
ト入力端子Ｒにはリセット信号Ｂが入力される。また第
４のＲＳフリップフロップ１０５の第１の出力端子Ｑか
らは、受付信号Ｂが出力される。受付信号Ａ，ＢはＮＯ
Ｒゲート１１０の入力端子に供給され、ＮＯＲゲート１
１０の出力信号ＮＡＢは第１，第２のＡＮＤゲート１０
６，１０８のもう一方の入力端子に供給される。
第２のＡＮＤゲート１０８によって第２のラッチ回路１
０９が構威されている。第２のラ・ソチ回路１０９内の
接続関係は、第１のラッチ回路１０８内の接続関係と同
一である。そして、第３のＲＳフリップフロップ１０４
のセット入力端子Ｓには要求信号Ｂが入力され、リセッ
ト入力端子Ｒにはリセット信号Ｂが入力される。また第
４のＲＳフリップフロップ１０５の第１の出力端子Ｑか
らは、受付信号Ｂが出力される。受付信号Ａ，ＢはＮＯ
Ｒゲート１１０の入力端子に供給され、ＮＯＲゲート１
１０の出力信号ＮＡＢは第１，第２のＡＮＤゲート１０
６，１０８のもう一方の入力端子に供給される。
第２．第４のＲＳフリップフロップ１０３，１０５のリ
セット入力端子Ｒには、アービター回路の外部回路（た
とえばメモリブロック）から、共通のリクエスト・エン
ド信号が供給される。
セット入力端子Ｒには、アービター回路の外部回路（た
とえばメモリブロック）から、共通のリクエスト・エン
ド信号が供給される。
第１１図は、第９図に示すアービター回路の基本動作を
説明するためのタイミングチャートである。
説明するためのタイミングチャートである。
第１１図には、第９図のアービター回路に対して、
（１）要求信号Ａが入力されてから一定時間経過後にリ
セット信号Ａが入力される； ｛２｝要求信号Ａが入力された後に要求信号Ｂが入力さ
れ、それから一定時間経過後にリセット信号Ｂが入力さ
れる （３）要求信号ＡまたはＢのいずれか一方が受け付けら
れてから一定時間経過後にリクエスト・エンド信号が入
力される 場合の各ノードの電位波形が示されている。
セット信号Ａが入力される； ｛２｝要求信号Ａが入力された後に要求信号Ｂが入力さ
れ、それから一定時間経過後にリセット信号Ｂが入力さ
れる （３）要求信号ＡまたはＢのいずれか一方が受け付けら
れてから一定時間経過後にリクエスト・エンド信号が入
力される 場合の各ノードの電位波形が示されている。
以下、第１１図を参照して第９図のアービター回路の基
本動作を説明する。
本動作を説明する。
まず、要求信号Ａが第１のＲＳフリップフロップ１０２
のセット入力端子Ｓに供給されると、第１のＲＳフリッ
プフロップ１０２の出力信号ＡｌはＨレベルになる。こ
のとき、受付信号Ａ，Ｂは共にＬレベルであり、ＮＯＲ
ゲート１１０の出力信号ＮＡＢはＨレベルであるから、
第２のＲＳフリップフロップ１０３のセット入力端子Ｓ
の信号はＨレベルとなる。その結果、受付信号ＡがＨレ
ベルとなり、要求償号Ａが受け付けられたことになる。
のセット入力端子Ｓに供給されると、第１のＲＳフリッ
プフロップ１０２の出力信号ＡｌはＨレベルになる。こ
のとき、受付信号Ａ，Ｂは共にＬレベルであり、ＮＯＲ
ゲート１１０の出力信号ＮＡＢはＨレベルであるから、
第２のＲＳフリップフロップ１０３のセット入力端子Ｓ
の信号はＨレベルとなる。その結果、受付信号ＡがＨレ
ベルとなり、要求償号Ａが受け付けられたことになる。
次に、受付信号ＡがＨレベルの状態で、要求信号Ｂが第
３のＲＳフリップフロップ１０４のセット入力端子Ｓに
供給されると、第３のＲＳフリツプフロップ１０４の出
力信号Ｂ１が１１レベルとなる。ところが、この状態で
は受付信号ＡがＨレベルであるため、ＮＯＲゲート１１
０の出力信号ＮＡＢがＬレベルである。このため第４の
ＲＳフリソブフロソプ１０５のセット入力端子ＳはＬレ
ベルのままであり、受付信号Ｂ！）Ｌレベルのままであ
る。
３のＲＳフリップフロップ１０４のセット入力端子Ｓに
供給されると、第３のＲＳフリツプフロップ１０４の出
力信号Ｂ１が１１レベルとなる。ところが、この状態で
は受付信号ＡがＨレベルであるため、ＮＯＲゲート１１
０の出力信号ＮＡＢがＬレベルである。このため第４の
ＲＳフリソブフロソプ１０５のセット入力端子ＳはＬレ
ベルのままであり、受付信号Ｂ！）Ｌレベルのままであ
る。
次に、受付信号ＡがＨレベルになってから一定時間経過
後に、外部回路からリセット信号八が第１のＲＳフリッ
プフロップ１０２のリセット入力端子Ｒに供給されると
、出力信号ＡｌはリセットされてＬレベルになる。とこ
ろが、このタイミングでは受付信号ＢがＬレベルである
ため、リセット信号Ｂは第３のＲＳフリップフロップ１
０４のリセット端子Ｒに供給されない。その結果、第３
のＲＳフリップフロップ１０４に出力信号ＢｌはＨレベ
ルのままである。
後に、外部回路からリセット信号八が第１のＲＳフリッ
プフロップ１０２のリセット入力端子Ｒに供給されると
、出力信号ＡｌはリセットされてＬレベルになる。とこ
ろが、このタイミングでは受付信号ＢがＬレベルである
ため、リセット信号Ｂは第３のＲＳフリップフロップ１
０４のリセット端子Ｒに供給されない。その結果、第３
のＲＳフリップフロップ１０４に出力信号ＢｌはＨレベ
ルのままである。
更に、要求信号Ｂとほぼ同じタイミングで、外部回路か
らリクエスト・エンド信号が第２，第４のＲＳフリップ
フロップ１０３，１０５のりセソト入力端子Ｒに供給さ
れるため、第２のＲＳフリップフロップ１０３の出力信
号Ｑがリセットされ、受付信号ＡがＬレベルとなる。す
ると、ＮＯＲゲート１ｌＯの出力信号ＮＡＢがＨレベル
となり、第４のＲＳフリップフロップ１０５のセット入
力端子ＳがＨレベルとなるため、受付信号ＢがＨレベル
に変化する。このようにして要求信号Ｂが受付けられた
ことになる。
らリクエスト・エンド信号が第２，第４のＲＳフリップ
フロップ１０３，１０５のりセソト入力端子Ｒに供給さ
れるため、第２のＲＳフリップフロップ１０３の出力信
号Ｑがリセットされ、受付信号ＡがＬレベルとなる。す
ると、ＮＯＲゲート１ｌＯの出力信号ＮＡＢがＨレベル
となり、第４のＲＳフリップフロップ１０５のセット入
力端子ＳがＨレベルとなるため、受付信号ＢがＨレベル
に変化する。このようにして要求信号Ｂが受付けられた
ことになる。
このように、第９図に示したアービター回路によれば、
要求信号Ａにしたがって受付信号ＡがＨレベルである期
間内に、要求信号Ｂが入力された場合にも、両要求信号
Ａ，Ｈの競合を調整し、いずれか一方の要求信号のみを
受付けることができる。
要求信号Ａにしたがって受付信号ＡがＨレベルである期
間内に、要求信号Ｂが入力された場合にも、両要求信号
Ａ，Ｈの競合を調整し、いずれか一方の要求信号のみを
受付けることができる。
発明が解決しようとする課題
ところで、第９図のアービター回路において、２つの要
求信号Ａ，Ｂが競合する場合、一方の要求信号Ａが受付
けられ、ＮＯＲゲート１１０の出力信号ＮＡＢがＬレベ
ルに変化した後にもう一方の要求信号が入力されるか、
逆に一方の要求信号Ｂが受付けられ、ＮＯＲゲート１１
０の出力信号ＮＡＢがＬレベルに変化した後にもう一方
の要求償号Ａが入力されるのであれば、特に問題は生じ
ない。
求信号Ａ，Ｂが競合する場合、一方の要求信号Ａが受付
けられ、ＮＯＲゲート１１０の出力信号ＮＡＢがＬレベ
ルに変化した後にもう一方の要求信号が入力されるか、
逆に一方の要求信号Ｂが受付けられ、ＮＯＲゲート１１
０の出力信号ＮＡＢがＬレベルに変化した後にもう一方
の要求償号Ａが入力されるのであれば、特に問題は生じ
ない。
ところが、２つの要求信号Ａ，Ｂがほぼ同時にアービタ
ー回路に入力されると、第１２図に示すような不都合が
生じる。すなわち、要求信号Ａ， Ｂが同時にアービ
ター回路に入力されると、第１，第３のＲＳフリップフ
ロップ１０２，１０４の出力信号Ａｌ，Ｂｌが共にＨレ
ベルとなる。この時点では、受付信号Ａ，Ｂが共にＬレ
ベル、ＮＯＲゲート１１０の出力信号ＮＡＢがＨレベル
であるため、第２，第４のＲＳフリップフロップ１０３
，１０５のセット入力端子Ｓは共にＨレベルとなる。そ
の結果、受付信号Ａ，Ｂが共にＨレベルとなり、要求信
号Ａと要求信号Ｂの両方を受付けてしまうことになる。
ー回路に入力されると、第１２図に示すような不都合が
生じる。すなわち、要求信号Ａ， Ｂが同時にアービ
ター回路に入力されると、第１，第３のＲＳフリップフ
ロップ１０２，１０４の出力信号Ａｌ，Ｂｌが共にＨレ
ベルとなる。この時点では、受付信号Ａ，Ｂが共にＬレ
ベル、ＮＯＲゲート１１０の出力信号ＮＡＢがＨレベル
であるため、第２，第４のＲＳフリップフロップ１０３
，１０５のセット入力端子Ｓは共にＨレベルとなる。そ
の結果、受付信号Ａ，Ｂが共にＨレベルとなり、要求信
号Ａと要求信号Ｂの両方を受付けてしまうことになる。
このように、第９図に示すアービター回路では、２つの
要求信号Ａ，Ｂがほぼ同時に入力された場合に、このよ
うな競合する２つの要求を調整し、いずれか一方の要求
のみを選択するという、アービター回路本来の仕様を満
足しないことになる。
要求信号Ａ，Ｂがほぼ同時に入力された場合に、このよ
うな競合する２つの要求を調整し、いずれか一方の要求
のみを選択するという、アービター回路本来の仕様を満
足しないことになる。
更に、一方の要求信号Ａがアービター回路に入力され、
受付信号ＡがＨレベルとなり、ＮＯＲゲート１１０の出
力信号ＮＡＢがＬレベルになる直前に、もう一方の要求
信号Ｂが第３のＲＳフリップフロップ１０４のセット入
力端子Ｓに入力され、第３のＲＳフリップフロップ１０
４の出力信号Ｂ１がＨレベルになる場合、第１３図に示
すような不都合が生じる。
受付信号ＡがＨレベルとなり、ＮＯＲゲート１１０の出
力信号ＮＡＢがＬレベルになる直前に、もう一方の要求
信号Ｂが第３のＲＳフリップフロップ１０４のセット入
力端子Ｓに入力され、第３のＲＳフリップフロップ１０
４の出力信号Ｂ１がＨレベルになる場合、第１３図に示
すような不都合が生じる。
すなわち、第３のＲＳフリップフロップ１０４の出力信
号Ｂ１がＨレベルになった直後にＮＯＲゲート１１０の
出力信号ＮＡＢがＬレベルになるため、第２のＡＮＤゲ
ート１０８の出力信号Ｂ２はパルス状になる。このパル
スのパルス幅が、第４のＲＳフリップフロップ１０５の
セット入力端子Ｓへ信号Ｂ２が供給されてから出力信号
（受付信号Ｂ）をラッチするまでの遅延時間より短いと
、このパルスが第４のＲＳフリップフロップ１０５内の
２つのＮＯＲゲート１００，１０１ （第１０図参照）
の間を伝播し続けるため、第４のＲＳフリップフロップ
は発振することになる。
号Ｂ１がＨレベルになった直後にＮＯＲゲート１１０の
出力信号ＮＡＢがＬレベルになるため、第２のＡＮＤゲ
ート１０８の出力信号Ｂ２はパルス状になる。このパル
スのパルス幅が、第４のＲＳフリップフロップ１０５の
セット入力端子Ｓへ信号Ｂ２が供給されてから出力信号
（受付信号Ｂ）をラッチするまでの遅延時間より短いと
、このパルスが第４のＲＳフリップフロップ１０５内の
２つのＮＯＲゲート１００，１０１ （第１０図参照）
の間を伝播し続けるため、第４のＲＳフリップフロップ
は発振することになる。
逆に、一方の要求信号Ｂがアービター回路に入力され、
受付信号ＢがＨレベルとなり、ＮＯＲゲート１１０の出
力信号ＮＡＢがＬレベルになる直前に、もう一方の要求
信号Ａが第１のＲＳフリップフロップ１０２のセット入
力端子Ｓに供給されて、その出力債号Ａ１がＨレベルに
なる場合には、第２のフリップフロップ１０３の出力信
号（受付信号Ａ）が発振することになる。
受付信号ＢがＨレベルとなり、ＮＯＲゲート１１０の出
力信号ＮＡＢがＬレベルになる直前に、もう一方の要求
信号Ａが第１のＲＳフリップフロップ１０２のセット入
力端子Ｓに供給されて、その出力債号Ａ１がＨレベルに
なる場合には、第２のフリップフロップ１０３の出力信
号（受付信号Ａ）が発振することになる。
本発明はこのような問題を解決し、複数の要求信号が実
質的に同時に入力された場合でも、あるいは複数の要求
信号間の時間差が少ない場合でも、競合する複数の要求
信号を調整することのできるアービター回路を提供する
ことを目的とする。
質的に同時に入力された場合でも、あるいは複数の要求
信号間の時間差が少ない場合でも、競合する複数の要求
信号を調整することのできるアービター回路を提供する
ことを目的とする。
課題を解決するための手段
本発明は、複数の要求信号が供給される複数のラッチ回
路の出力段ＲＳフリップフロップに、リクエスト・エン
ド信号が供給されるリセット入力端子の他に、１つ以上
のリセット入力端子を設けたものである。そして、複数
のラッチ回路のうちの所定のラッチ回路の出力段ＲＳフ
リッププロップの第１の出力端子の信号を、他のラッチ
回路の出力段ＲＳプリップフロツプのリセット入力端子
に供給するとともに、各ラッチ回路の出力段ＲＳフリン
ブフロツプの第２の出力端子とリセット入力端子の間に
遅延回路を接続したものである。
路の出力段ＲＳフリップフロップに、リクエスト・エン
ド信号が供給されるリセット入力端子の他に、１つ以上
のリセット入力端子を設けたものである。そして、複数
のラッチ回路のうちの所定のラッチ回路の出力段ＲＳフ
リッププロップの第１の出力端子の信号を、他のラッチ
回路の出力段ＲＳプリップフロツプのリセット入力端子
に供給するとともに、各ラッチ回路の出力段ＲＳフリン
ブフロツプの第２の出力端子とリセット入力端子の間に
遅延回路を接続したものである。
作用
このようにすれば、複数の要求信号が実質的に同時に供
給された場合にも、それらの要求信号の競合を調整する
ことができる。また、各遅延回路の遅延時間を、対応す
る出力段ＲＳフリップフロップのセント入力端子に信号
が供給されてから出力端子に信号がラッチされるまでに
要する時間より長く設定しておけば、各出力段ＲＳフリ
ップフロップにパルス状の信号が供給された場合でも、
各出力段ＲＳフリップフロップが発振するのを防止する
ことができる。
給された場合にも、それらの要求信号の競合を調整する
ことができる。また、各遅延回路の遅延時間を、対応す
る出力段ＲＳフリップフロップのセント入力端子に信号
が供給されてから出力端子に信号がラッチされるまでに
要する時間より長く設定しておけば、各出力段ＲＳフリ
ップフロップにパルス状の信号が供給された場合でも、
各出力段ＲＳフリップフロップが発振するのを防止する
ことができる。
実施例
第１図は本発明の第１の実施例におけるアービター回路
を組込んだメモリ回路のブロック図である。
を組込んだメモリ回路のブロック図である。
第１図において、書込みモード時には、書込みクロック
にしたがって、書込み制御回路１よりアービター回路２
に対して書込み要求信号Ａが供給される。また、書込み
アドレス発生回路３からの書込みアドレスが、アドレス
選択回路４を介してメモリブロック５に供給される。一
方、続出しモード時には、読出しクロックにしたがって
、読出し制御回路６よりアービター回路２に対して読出
し要求信号Ｂが供給される。また、読出しアドレス発生
回路７からの読出しアドレスが、アドレス選択回路４を
介してメモリブロック５に供給される。
にしたがって、書込み制御回路１よりアービター回路２
に対して書込み要求信号Ａが供給される。また、書込み
アドレス発生回路３からの書込みアドレスが、アドレス
選択回路４を介してメモリブロック５に供給される。一
方、続出しモード時には、読出しクロックにしたがって
、読出し制御回路６よりアービター回路２に対して読出
し要求信号Ｂが供給される。また、読出しアドレス発生
回路７からの読出しアドレスが、アドレス選択回路４を
介してメモリブロック５に供給される。
ここで、書込み要求と読出し要求とが競合した場合、ア
ービター回路２においてその競合が調整され、いずれか
一方の要求のみを受付ける。そして書込み要求が受付け
られたときは、アービター回路２からの受付信号Ａがロ
ジック回路８を介してメモリブロック５に供給され、ア
ドレス選択回路４からのメモリアドレスにしたがって入
力データをメモリブロック５内の所定のメモリセルに書
込む。一方、読出し要求が受付けられたときは、アービ
ター回路２からの受付信号Ｂがロジック回路８を介して
メモリブロック５に供給され、アドレス選択回路４から
のメモリアドレスにしたがって、メモリブロック５の所
定のメモリセルに記憶されたデータを読み出す。
ービター回路２においてその競合が調整され、いずれか
一方の要求のみを受付ける。そして書込み要求が受付け
られたときは、アービター回路２からの受付信号Ａがロ
ジック回路８を介してメモリブロック５に供給され、ア
ドレス選択回路４からのメモリアドレスにしたがって入
力データをメモリブロック５内の所定のメモリセルに書
込む。一方、読出し要求が受付けられたときは、アービ
ター回路２からの受付信号Ｂがロジック回路８を介して
メモリブロック５に供給され、アドレス選択回路４から
のメモリアドレスにしたがって、メモリブロック５の所
定のメモリセルに記憶されたデータを読み出す。
第２図は、第１図のメモリ回路に組込まれる、本発明の
第１の実施例におけるアービター回路のブロック図であ
る。第３図は第２図のアービター回路に用いるＲＳフリ
ップフロップのブロック図である。
第１の実施例におけるアービター回路のブロック図であ
る。第３図は第２図のアービター回路に用いるＲＳフリ
ップフロップのブロック図である。
第３図に示すＲＳフリップフロップは、４つの入力端子
をもつ第１のＮＯＲゲート９と、２つの入力端子をもつ
第２のＮＯＲゲート１０とで構成されている。第１のＮ
ＯＲゲート９の出力端子は、第２のＮＯＲゲート１０の
一方の入力端子に接続され、第２のＮＯＲゲート１０の
出力端子は、第１のＮＯＲゲート９のひとつの入力端子
に接続されている。第１のＮＯＲゲート９の残りの３つ
の入力端子にはリセット信号Ｒ＋，Ｒ２，Ｒ３がそれぞ
れ供給される。第２のＮＯＲゲート１０の残りの入力端
子には、セット信号Ｓか供給される。第工，第２のＮＯ
Ｒゲート９．１０からは、出力信号ＱおよびＮＱが出力
される。
をもつ第１のＮＯＲゲート９と、２つの入力端子をもつ
第２のＮＯＲゲート１０とで構成されている。第１のＮ
ＯＲゲート９の出力端子は、第２のＮＯＲゲート１０の
一方の入力端子に接続され、第２のＮＯＲゲート１０の
出力端子は、第１のＮＯＲゲート９のひとつの入力端子
に接続されている。第１のＮＯＲゲート９の残りの３つ
の入力端子にはリセット信号Ｒ＋，Ｒ２，Ｒ３がそれぞ
れ供給される。第２のＮＯＲゲート１０の残りの入力端
子には、セット信号Ｓか供給される。第工，第２のＮＯ
Ｒゲート９．１０からは、出力信号ＱおよびＮＱが出力
される。
第３図のＲＳフリップフロップは、セット入力端子を１
端子、リセット入力端子を３端子有するＲＳフリップフ
ロップであり、以後、これを３ＲＲＳフリップフロップ
と呼ぶ。
端子、リセット入力端子を３端子有するＲＳフリップフ
ロップであり、以後、これを３ＲＲＳフリップフロップ
と呼ぶ。
第２図は、第３図の３Ｒ−ＲＳフリップフロップを用い
た、本発明の第１の実施例におけるアービター回路であ
る。第２図において、第１のＲＳフリップフロップ（入
力段ＲＳフリップフロップ）１１および第３のＲＳフリ
ップフロップ（入力段ＲＳフリップフロップ）１３は、
従来のアービター回路に用いたＩＲ−ＲＳフリップフロ
ップで構威されている。一方、第２のＲＳフリップフロ
ップ（出力段ＲＳフリップフロップ）１２および第４の
ＲＳフリップフロップ（出力段ＲＳフリップフロップ）
１４は、第３図に示したＳＲ−ＲＳフリップフロップで
構成されている。
た、本発明の第１の実施例におけるアービター回路であ
る。第２図において、第１のＲＳフリップフロップ（入
力段ＲＳフリップフロップ）１１および第３のＲＳフリ
ップフロップ（入力段ＲＳフリップフロップ）１３は、
従来のアービター回路に用いたＩＲ−ＲＳフリップフロ
ップで構威されている。一方、第２のＲＳフリップフロ
ップ（出力段ＲＳフリップフロップ）１２および第４の
ＲＳフリップフロップ（出力段ＲＳフリップフロップ）
１４は、第３図に示したＳＲ−ＲＳフリップフロップで
構成されている。
第１のＲＳフリップフロップ１１のセット入力端子Ｓに
は要求信号Ａが入力され、リセット端子Ｒにはリセット
信号Ａが入力される。第１のＲＳフリップフロップ１１
の出力信号Ａ１は第１のＡＮＤゲート１５の一方の入力
端子に供給される。第１のＡＮＤゲート１５の出力信号
Ａ２は、第２のＲＳ７ １Ｊップフロップｌ２のセット
入力端子Ｓに供給される。第２のＲＳフリップフロップ
１２の第１の出力端子Ｑからは受付信号Ａが出力される
。第２のＲＳフリップフロップ１２の第２の出力端子Ｎ
Ｑとリセット入力端子Ｒ＋の間には、第１の遅延回路１
６が接続されている。以上述べた第１，第２のＲＳフリ
ップフロップ１１．１２および第１のＡＮＤゲート１５
、第１の遅延回路１６によって、第１のラッチ回路１７
が構威されている。
は要求信号Ａが入力され、リセット端子Ｒにはリセット
信号Ａが入力される。第１のＲＳフリップフロップ１１
の出力信号Ａ１は第１のＡＮＤゲート１５の一方の入力
端子に供給される。第１のＡＮＤゲート１５の出力信号
Ａ２は、第２のＲＳ７ １Ｊップフロップｌ２のセット
入力端子Ｓに供給される。第２のＲＳフリップフロップ
１２の第１の出力端子Ｑからは受付信号Ａが出力される
。第２のＲＳフリップフロップ１２の第２の出力端子Ｎ
Ｑとリセット入力端子Ｒ＋の間には、第１の遅延回路１
６が接続されている。以上述べた第１，第２のＲＳフリ
ップフロップ１１．１２および第１のＡＮＤゲート１５
、第１の遅延回路１６によって、第１のラッチ回路１７
が構威されている。
一方、第３のＲＳフリップフロップ１３、第４のＲＳフ
リップフロップ１４、第２のＡＮＤゲート１８、第２の
遅延回路１９によって第２のラッチ回路２０が構或され
ている。第２のラッチ回路２０内の接続関係は、第１の
ラッチ回路１７内の接続関係と同一である。そして第３
のＲＳフリツブフロップ１３のセット入力端子Ｓには要
求信号Ａが入力され、リセット入力端子Ｒにはリセット
信号Ｂが入力される。また第４のＲＳフリツプフロソプ
ｌ４の第１の出力端子Ｑからは、受付信号Ｂが出力され
る。
リップフロップ１４、第２のＡＮＤゲート１８、第２の
遅延回路１９によって第２のラッチ回路２０が構或され
ている。第２のラッチ回路２０内の接続関係は、第１の
ラッチ回路１７内の接続関係と同一である。そして第３
のＲＳフリツブフロップ１３のセット入力端子Ｓには要
求信号Ａが入力され、リセット入力端子Ｒにはリセット
信号Ｂが入力される。また第４のＲＳフリツプフロソプ
ｌ４の第１の出力端子Ｑからは、受付信号Ｂが出力され
る。
受付信号Ａ，ＢはＮＯＲゲート２１の入力端子に供給さ
れ、ＮＯＲゲート２１の出力端子ＮＡＢは第１．第２の
ＡＮＤゲート１５．１８のもう一方の入力端子に供給さ
れる。第２，第４のＲＳフリップフロップ１ ２． １
４のリセット入力端子Ｒ２，Ｒ２には、第１図に示し
たメモリブロック５からロジック回路８を介してリクエ
スト・エンド信号が供給される。第２のＲＳフリップフ
ロップ１２のリセット入力端子Ｒ３には受付信号Ｂが供
給され、第４のＲＳフリップフロップ１４のリセット入
力端子Ｒ３は接地されている。
れ、ＮＯＲゲート２１の出力端子ＮＡＢは第１．第２の
ＡＮＤゲート１５．１８のもう一方の入力端子に供給さ
れる。第２，第４のＲＳフリップフロップ１ ２． １
４のリセット入力端子Ｒ２，Ｒ２には、第１図に示し
たメモリブロック５からロジック回路８を介してリクエ
スト・エンド信号が供給される。第２のＲＳフリップフ
ロップ１２のリセット入力端子Ｒ３には受付信号Ｂが供
給され、第４のＲＳフリップフロップ１４のリセット入
力端子Ｒ３は接地されている。
第２図のアービター回路において、第１１図に示したタ
イミングで２つの要求Ａ，Ｂが入力された場合の動作は
従来例と同様である。すなわち、要求Ａが受付けられ、
ＮＯＲゲート２１の出力信号ＮＡＢがＬレベルになった
後に要求Ｂが入力されるか、または要求Ｂが受付けられ
、ＮＯＲゲート２１の出力信号ＮＡＢがＬレベルになっ
た後に要求Ａが入力される場合は、従来と同様に要求Ａ
，Ｂの競合を調整し、いずれか一方の要求のみを選択す
ることができる。
イミングで２つの要求Ａ，Ｂが入力された場合の動作は
従来例と同様である。すなわち、要求Ａが受付けられ、
ＮＯＲゲート２１の出力信号ＮＡＢがＬレベルになった
後に要求Ｂが入力されるか、または要求Ｂが受付けられ
、ＮＯＲゲート２１の出力信号ＮＡＢがＬレベルになっ
た後に要求Ａが入力される場合は、従来と同様に要求Ａ
，Ｂの競合を調整し、いずれか一方の要求のみを選択す
ることができる。
次に、従来のアービター回路で不都合の生じたタイミン
グ、すなわち、要求Ａ，Ｂが実質的に同時に入力される
場合の動作を、第４図とともに説明する。
グ、すなわち、要求Ａ，Ｂが実質的に同時に入力される
場合の動作を、第４図とともに説明する。
要求Ａ，Ｂが同時にアービター回路に入力されると、第
１．第３のＲＳフリップフロップ１１，１３の出力信号
Ａｌ，Ｂｌが共にＨレベルになる。この時点では、受付
信号Ａ，受付信号Ｂが共にＬレベル、ＮＯＲゲート２１
の出力信号ＮＡＢがＨレベルであるため、第１，第２の
ＡＮＤゲート１５．１８の出力信号Ａ２，Ｂ２は共にＨ
レベルとなる。その結果、第２，第４のＲＳフリップフ
ロップ１２．１４の出力端子ＮＱからの出力信号Ａ３，
Ｂ３は共にＬレベルになる。更に、第１，第２の遅延回
路１６．１９の出力信号Ａ４，Ｂ４が共にＬレベルにな
ると、第２，第４のＲＳフリップフロップ１２．１４の
すべてのリセット入力端子Ｒ１〜Ｒ３がＬレベルになる
ため、第２，第４のＲＳフリップフロップ１２．１４の
出力端子Ｑにおける受付信号Ａ，Ｂは共にＨレベルにな
る。ところが、受付信号ＢがＨレベルになると、第２の
ＲＳフリップフロップ１２のリセット入力端子ＲｖがＨ
レベルになり、受付信号ＡがＬレベルにリセットされる
。その結果、要求信号Ｂのみが受付けられ、要求信号Ａ
は受けつけられない。
１．第３のＲＳフリップフロップ１１，１３の出力信号
Ａｌ，Ｂｌが共にＨレベルになる。この時点では、受付
信号Ａ，受付信号Ｂが共にＬレベル、ＮＯＲゲート２１
の出力信号ＮＡＢがＨレベルであるため、第１，第２の
ＡＮＤゲート１５．１８の出力信号Ａ２，Ｂ２は共にＨ
レベルとなる。その結果、第２，第４のＲＳフリップフ
ロップ１２．１４の出力端子ＮＱからの出力信号Ａ３，
Ｂ３は共にＬレベルになる。更に、第１，第２の遅延回
路１６．１９の出力信号Ａ４，Ｂ４が共にＬレベルにな
ると、第２，第４のＲＳフリップフロップ１２．１４の
すべてのリセット入力端子Ｒ１〜Ｒ３がＬレベルになる
ため、第２，第４のＲＳフリップフロップ１２．１４の
出力端子Ｑにおける受付信号Ａ，Ｂは共にＨレベルにな
る。ところが、受付信号ＢがＨレベルになると、第２の
ＲＳフリップフロップ１２のリセット入力端子ＲｖがＨ
レベルになり、受付信号ＡがＬレベルにリセットされる
。その結果、要求信号Ｂのみが受付けられ、要求信号Ａ
は受けつけられない。
このように、第２図のアービター回路によれば、２つの
要求Ａ，Ｂがほぼ同時に入力された場合でも、２つの要
求Ａ，Ｈの両方が受付けられるということはなく、互い
に競合する２つの要求を調整し、いずれか一方を選択す
るという、アービター回路としての本来の仕様を満足す
る。
要求Ａ，Ｂがほぼ同時に入力された場合でも、２つの要
求Ａ，Ｈの両方が受付けられるということはなく、互い
に競合する２つの要求を調整し、いずれか一方を選択す
るという、アービター回路としての本来の仕様を満足す
る。
次に、要求信号Ａがアービター回路に入力され、受付信
号ＡがＨレベルになり、ＮＯＲゲート２１の出力信号Ｎ
ＡＢがＬレベルになる直前に、もう一方の要求信号Ｂが
第３のＲＳフリップフロップ１３に入力され、第３のＲ
Ｓフリップフロップ１３の出力信号Ｂ１がＨレベルとな
る場合の動作を、第５図とともに説明する。
号ＡがＨレベルになり、ＮＯＲゲート２１の出力信号Ｎ
ＡＢがＬレベルになる直前に、もう一方の要求信号Ｂが
第３のＲＳフリップフロップ１３に入力され、第３のＲ
Ｓフリップフロップ１３の出力信号Ｂ１がＨレベルとな
る場合の動作を、第５図とともに説明する。
この場合、第３のＲＳフリップフロップ１３の出力信号
Ｂ１がＨレベルになった直後にＮＯＲゲート２ｌの出力
信号ＮＡＢがＬレベルになる。
Ｂ１がＨレベルになった直後にＮＯＲゲート２ｌの出力
信号ＮＡＢがＬレベルになる。
このため、従来のアービター回路と同様に第２のＡＮＤ
ゲート１８の出力信号Ｂ２はパルス状になる。すると、
第４のＲＳフリップフロップ１４の出力端子ＮＱからの
出力信号Ｂ３もパルス状になる。ここで、第２の遅延素
子ｌ９の遅延時間を、第４のＲＳフリップフロップ１４
のセット入力端子Ｓへ信号Ｂ２が供給されてから出力信
号（受付信号Ｂ）をラッチするまでの遅延時間より長く
設定しておけば、第４のＲＳフリップフロソプｌ４のリ
セット入力端子Ｒ１と出力端子ＮＱとが共にＬレベルと
なることはない。その結果、従来のアービター回路のよ
うに第４のＲＳフリップフロップが発振することはない
。
ゲート１８の出力信号Ｂ２はパルス状になる。すると、
第４のＲＳフリップフロップ１４の出力端子ＮＱからの
出力信号Ｂ３もパルス状になる。ここで、第２の遅延素
子ｌ９の遅延時間を、第４のＲＳフリップフロップ１４
のセット入力端子Ｓへ信号Ｂ２が供給されてから出力信
号（受付信号Ｂ）をラッチするまでの遅延時間より長く
設定しておけば、第４のＲＳフリップフロソプｌ４のリ
セット入力端子Ｒ１と出力端子ＮＱとが共にＬレベルと
なることはない。その結果、従来のアービター回路のよ
うに第４のＲＳフリップフロップが発振することはない
。
第６図は本発明の第２の実施例におけるアービター回路
のブロック図である。第６図において、第２図中のブロ
ソクと実質的に等価な機能をもつブロックには第２図と
同一の番号を付して説明を省略する。第６図において、
第２図と異なる点は、第４のＲＳフリップフロップ２２
を２Ｒ−ＲＳフリップフロップで構成した点である。す
なわち、第４のＲＳフリップフロップは、２つのリセッ
ト入力端子Ｒｌ，Ｒ２をもち、一方のリセット入力端子
Ｒ２にはリクエスト・エンド信号が供給され、もう一方
のリセット入力端子Ｒ１には第２の遅延回路ｌ９の出力
信号Ｂ４が供給される。
のブロック図である。第６図において、第２図中のブロ
ソクと実質的に等価な機能をもつブロックには第２図と
同一の番号を付して説明を省略する。第６図において、
第２図と異なる点は、第４のＲＳフリップフロップ２２
を２Ｒ−ＲＳフリップフロップで構成した点である。す
なわち、第４のＲＳフリップフロップは、２つのリセッ
ト入力端子Ｒｌ，Ｒ２をもち、一方のリセット入力端子
Ｒ２にはリクエスト・エンド信号が供給され、もう一方
のリセット入力端子Ｒ１には第２の遅延回路ｌ９の出力
信号Ｂ４が供給される。
このように構成しても、第２図の実施例と同じ機能が実
現できる。
現できる。
第７図は本発明の第３の実施例におけるアービター回路
のブロック図である。第７図において、第２図，第６図
中のブロックと実質的に等価な機能をもつブロックには
、第２図，第６図と同一の番号を付して説明を省略する
。
のブロック図である。第７図において、第２図，第６図
中のブロックと実質的に等価な機能をもつブロックには
、第２図，第６図と同一の番号を付して説明を省略する
。
第７図は、３つの要求信号Ａ，ＢおよびＣの競合を調整
するためのアービター回路である。第７図においては、
第２のＲＳフリップフロップ２３が４Ｒ−ＲＳフリップ
プロップ、すなわち４つのリセット入力端子Ｒ Ｉ−
Ｒ ４をもつＲＳフリソププロップで構成されている。
するためのアービター回路である。第７図においては、
第２のＲＳフリップフロップ２３が４Ｒ−ＲＳフリップ
プロップ、すなわち４つのリセット入力端子Ｒ Ｉ−
Ｒ ４をもつＲＳフリソププロップで構成されている。
また第４のＲＳフリソブフロツブ２４も４Ｒ−ＲＳフリ
ップフロップで構或されている。更に、第３のラッチ回
路２５が付加されており、第３のラッチ回路２５は、Ｉ
ＲのＲＳフリップフロソプからなる第５のＲＳフリップ
フロップ２６と、第３のＡＮＤゲート２７と、４Ｒ−Ｒ
Ｓフリップフロップからなる第６のＲＳフリップフロッ
プ２８と、第６のＲＳフリップフロップ２８の出力端子
ＮＱとリセット入力端子Ｒ１の間に接続された第３の遅
延回路２９とで構成されている。そして受付信号Ｂが第
２のＲＳフリップフロップ２３のリセット入力端子Ｒ３
に供給され、受付信号Ｃが第２，第４のＲＳフリンプフ
ロップ２３．２４のリセット入力端子Ｒ４とＲ３にそれ
ぞれ供給される。なお、第４のＲＳフリップフロップ２
４のリセット入力端子Ｒ４，および第６のＲＳフリップ
フロップ２８のリセット人力端子Ｒ３，Ｒ４は共に接地
されている。
ップフロップで構或されている。更に、第３のラッチ回
路２５が付加されており、第３のラッチ回路２５は、Ｉ
ＲのＲＳフリップフロソプからなる第５のＲＳフリップ
フロップ２６と、第３のＡＮＤゲート２７と、４Ｒ−Ｒ
Ｓフリップフロップからなる第６のＲＳフリップフロッ
プ２８と、第６のＲＳフリップフロップ２８の出力端子
ＮＱとリセット入力端子Ｒ１の間に接続された第３の遅
延回路２９とで構成されている。そして受付信号Ｂが第
２のＲＳフリップフロップ２３のリセット入力端子Ｒ３
に供給され、受付信号Ｃが第２，第４のＲＳフリンプフ
ロップ２３．２４のリセット入力端子Ｒ４とＲ３にそれ
ぞれ供給される。なお、第４のＲＳフリップフロップ２
４のリセット入力端子Ｒ４，および第６のＲＳフリップ
フロップ２８のリセット人力端子Ｒ３，Ｒ４は共に接地
されている。
第７図の構成にすれば、第２図あるいは第６図に示した
アービター回路と実質的に同一の原理によって、３つの
要求信号Ａ，Ｂ，Ｃの競合を調整することができる。
アービター回路と実質的に同一の原理によって、３つの
要求信号Ａ，Ｂ，Ｃの競合を調整することができる。
第８図は、更に本発明の第４の実施例におけるアービタ
ー回路を示すブロック図である。第８図において、第７
図中のブロックと実質的に等価な機能をもつブロックに
は、第７図と同一の番号を付して説明を省略する。
ー回路を示すブロック図である。第８図において、第７
図中のブロックと実質的に等価な機能をもつブロックに
は、第７図と同一の番号を付して説明を省略する。
第８図において、第７図と異なる点は、第４のＲＳフリ
ップフロップ３０を３Ｒ−ＲＳフリップフロップで構或
し、第６のＲＳフリップフロップ３１を２Ｒ−ＲＳフリ
ップフロソプで構威した点である。このようにしても、
３つの要求信号ＡＢ，Ｃの競合を調整することができる
。
ップフロップ３０を３Ｒ−ＲＳフリップフロップで構或
し、第６のＲＳフリップフロップ３１を２Ｒ−ＲＳフリ
ップフロソプで構威した点である。このようにしても、
３つの要求信号ＡＢ，Ｃの競合を調整することができる
。
なお、以上の説明から明らかなように、第４，第５，第
６等のラッチ回路を順次付加することによって、４つ以
上の要求信号の競合を調整できることは云うまでもない
。
６等のラッチ回路を順次付加することによって、４つ以
上の要求信号の競合を調整できることは云うまでもない
。
ココテ、要求信号の数と、ラ・ソチ回路と、各ラッチ回
路を構成するＲＳフリツブフロツプのリセット入力端子
数との関係を概念的に示すと、表１のようになる。
路を構成するＲＳフリツブフロツプのリセット入力端子
数との関係を概念的に示すと、表１のようになる。
（以 下 余 白）
また、以上では、メモリ回路において、データの書込み
要求と読出し要求とを調整する場合を例に挙げて説明し
たが、メモリ回路以外の用途にも応用できることは云う
までもない。
要求と読出し要求とを調整する場合を例に挙げて説明し
たが、メモリ回路以外の用途にも応用できることは云う
までもない。
発明の効果
本発明は、複数の要求信号が供給される複数のラッチ回
路の出力段ＲＳフリップフロップに、共通のリセット信
号が供給されるリセット入力端子の他に、１つ以上のリ
セット入力端子を設けたものである。そして、複数のラ
ッチ回路のうちの所定のラッチ回路の出力段ＲＳフリツ
ブフロツプの第１の出力端子の信号を、他のラッチ回路
の出力段ＲＳフリッププロップのリセット入力端子に供
給するとともに、各ラッチ回路の出力段ＲＳフリップフ
ロップの第２の出力端子とリセット入力端子の間に遅延
回路を接続したものである。
路の出力段ＲＳフリップフロップに、共通のリセット信
号が供給されるリセット入力端子の他に、１つ以上のリ
セット入力端子を設けたものである。そして、複数のラ
ッチ回路のうちの所定のラッチ回路の出力段ＲＳフリツ
ブフロツプの第１の出力端子の信号を、他のラッチ回路
の出力段ＲＳフリッププロップのリセット入力端子に供
給するとともに、各ラッチ回路の出力段ＲＳフリップフ
ロップの第２の出力端子とリセット入力端子の間に遅延
回路を接続したものである。
このようにすれば、複数の要求信号が実質的に同時に供
給された場合にも、それらの要求信号の競合を調整する
ことができる。また、各遅延回路の遅延時間を、対応す
る出力段ＲＳフリップフロソプのセット入力端子に信号
が供給されてから出力端子に信号がラッチされるまでに
要する時間より長く設定しておけば、各出力段ＲＳフリ
ノプフロップにパルス状の信号が供給された場合でも、
各出力段ＲＳフリップフロップが発振するのを防止する
ことができる。
給された場合にも、それらの要求信号の競合を調整する
ことができる。また、各遅延回路の遅延時間を、対応す
る出力段ＲＳフリップフロソプのセット入力端子に信号
が供給されてから出力端子に信号がラッチされるまでに
要する時間より長く設定しておけば、各出力段ＲＳフリ
ノプフロップにパルス状の信号が供給された場合でも、
各出力段ＲＳフリップフロップが発振するのを防止する
ことができる。
第１図は本発明の第１の実施例におけるアービター回路
を組込んだメモリ回路を示す回路図、第２図は本発明の
第１の実施例におけるアービター回路のブロック図、第
３図は第２図に示す実施例に用いるＲＳフリップフロッ
プを示すブロック図、第４図は第２図に示す本発明の第
１の実施例の動作を説明するためのタイミングチャート
、第５図は第２図に示す本発明の第１の実施例の動作を
説明するためのタイミングチャート、第６図は本発明の
第２の実施例におけるアービター回路のブロック図、第
７図は本発明の第３の実施例におけるアービター回路の
ブロック図、第８図は本発明の第４の実施例におけるア
ービター回路のブロック図、第９図は従来のアービター
回路のブロック図、第１０図は第９図に示す従来のアー
ビター回路に用いるＲＳフリップフロップを示すフロソ
ク図、第１ｌ図は第９図に示す従来のアービター回路の
動作を説明するためのタイミングチャート、第１２図は
第９図に示す従来のアービター回路の動作を説明するた
めのタイミングチャート、第１３図は第９図に示す従来
のアービター回路の動作を説明するためのタイミングチ
ャートである。 １・・・・・・書込み制御回路、２・・・・・・アービ
ター回路、３・・・・・・書込みアドレス発生回路、４
・・・・・・アドレス選択回路、５・・・・・・メモリ
ブロック、６・・・・・・読出し制御回路、７・・・・
・・読出しアドレス発生回路、８・・・・・・ロジック
回路、１１，１３．２６・・・・・・入力段ＲＳフリッ
プフロソプ、１２，１４，２２，２３２４，２８．３０
３１・・・・・・出力段ＲＳフリップフロップ、１
６，１９．２９・・・・・・第１，第２，第３の遅延回
路。
を組込んだメモリ回路を示す回路図、第２図は本発明の
第１の実施例におけるアービター回路のブロック図、第
３図は第２図に示す実施例に用いるＲＳフリップフロッ
プを示すブロック図、第４図は第２図に示す本発明の第
１の実施例の動作を説明するためのタイミングチャート
、第５図は第２図に示す本発明の第１の実施例の動作を
説明するためのタイミングチャート、第６図は本発明の
第２の実施例におけるアービター回路のブロック図、第
７図は本発明の第３の実施例におけるアービター回路の
ブロック図、第８図は本発明の第４の実施例におけるア
ービター回路のブロック図、第９図は従来のアービター
回路のブロック図、第１０図は第９図に示す従来のアー
ビター回路に用いるＲＳフリップフロップを示すフロソ
ク図、第１ｌ図は第９図に示す従来のアービター回路の
動作を説明するためのタイミングチャート、第１２図は
第９図に示す従来のアービター回路の動作を説明するた
めのタイミングチャート、第１３図は第９図に示す従来
のアービター回路の動作を説明するためのタイミングチ
ャートである。 １・・・・・・書込み制御回路、２・・・・・・アービ
ター回路、３・・・・・・書込みアドレス発生回路、４
・・・・・・アドレス選択回路、５・・・・・・メモリ
ブロック、６・・・・・・読出し制御回路、７・・・・
・・読出しアドレス発生回路、８・・・・・・ロジック
回路、１１，１３．２６・・・・・・入力段ＲＳフリッ
プフロソプ、１２，１４，２２，２３２４，２８．３０
３１・・・・・・出力段ＲＳフリップフロップ、１
６，１９．２９・・・・・・第１，第２，第３の遅延回
路。
Claims (8)
- （１）（ａ）第１の要求信号が供給されるセット入力端
子とリセット信号が供給されるリセット入力端子をもつ
入力段ＲＳフリップフロップと、セット入力端子と少な
くとも３つのリセット入力端子をもつ出力段ＲＳフリッ
プフロップとを含む第１のラッチ回路、 （ｂ）第２の要求信号が供給されるセット入力端子とリ
セット信号が供給されるリセット入力端子をもつ入力段
ＲＳフリップフロップと、セット入力端子と少なくとも
２つのリセット入力端子をもつ出力段ＲＳフリップフロ
ップとを含む第２のラッチ回路、 （ｃ）上記第１、第２のラッチ回路の出力段ＲＳフリッ
プフロップの第１の出力端子の信号にしたがって、上記
第１、第２のラッチ回路の入力段ＲＳフリップフロップ
から上記各出力段ＲＳフリップフロップのセット入力端
子への信号の伝送を制御する手段、 （ｄ）上記第２のラッチ回路の出力段ＲＳフリップフロ
ップの第１の出力端子の信号を、上記第１のラッチ回路
の出力段ＲＳフリップフ ロップの第１のリセット入力端子に供給する手段、 （ｅ）上記第１のラッチ回路の出力段ＲＳフリップフロ
ップの第２の出力端子と第２のリセット入力端子との間
に接続された第１の遅延回路、 （ｆ）上記第２のラッチ回路の出力段ＲＳフリップフロ
ップの第２の出力端子と第１のリセット入力端子との間
に接続された第２の遅延回路、 （ｇ）上記第１のラッチ回路の出力段ＲＳフリップフロ
ップの第３のリセット入力端子と、上記第２のラッチ回
路の出力段ＲＳフリップフロップの第２のリセット入力
端子に共通のリセット信号を供給する手段、 を備えたアービター回路。 - （２）第１、第２の遅延回路の遅延時間を、第１、第２
のラッチ回路の出力段ＲＳフリップフロップのセット入
力端子に信号が供給されてから上記各出力段ＲＳフリッ
プフロップの第１、第２の出力端子に信号がラッチされ
るまでに要する時間より長く設定したことを特徴とする
特許請求の範囲第１項記載のアービター回路。 - （３）第１、第２の要求信号が、ダイナミック・ランダ
ム・アクセス・メモリ・デバイスにおける書込み要求信
号と読出し要求信号であることを特徴とする特許請求の
範囲第１項記載のアービター回路。 - （４）（ａ）第１の要求信号が供給されるセット入力端
子とリセット信号が供給されるリセット入力端子をもつ
入力段ＲＳフリップフロップと、セット入力端子と少な
くとも４つのリセット入力端子をもつ出力段ＲＳフリッ
プフロップとを含む第１のラッチ回路、 （ｂ）第２の要求信号が供給されるセット入力端子とリ
セット信号が供給されるリセット入力端子をもつ入力段
ＲＳフリップフロップと、セット入力端子と少なくとも
３つのリセット入力端子をもつ出力段ＲＳフリップフロ
ップとを含む第２のラッチ回路、 （ｃ）第３の要求信号が供給されるセット入力端子とリ
セット信号が供給されるリセット入力端子をもつ入力段
ＲＳフリップフロップと、セット入力端子と少なくとも
２つのリセット入力端子をもつ出力段ＲＳフリップフロ
ップとを含む第３のラッチ回路、 （ｄ）上記第１、第２、第３のラッチ回路の出力段ＲＳ
フリップフロップの第１の出力端子の信号にしたがって
、上記第１、第２、第３のラッチ回路の入力段ＲＳフリ
ップフロップから上記各出力段ＲＳフリップフロップの
セット入力端子への信号の伝送を制御する手段、（ｅ）
上記第２のラッチ回路の出力段ＲＳフリップフロップの
第１の出力端子の信号を、上記第１のラッチ回路の出力
段ＲＳフリップフ ロップの第１のリセット入力端子に供給する手段、 （ｆ）上記第３のラッチ回路の出力段ＲＳフリップフロ
ップの第１の出力端子の信号を、上記第１のラッチ回路
の出力段ＲＳフリップフ ロップの第２のリセット端子と、上記第２のラッチ回路
の出力段ＲＳフリップフロップの第１のリセット入力端
子に供給する手段、 （ｇ）上記第１のラッチ回路の出力段ＲＳフリップフロ
ップの第２の出力端子と第３のリセット入力端子の間に
接続された第１の遅延回路、（ｈ）上記第２のラッチ回
路の出力段ＲＳフリップフロップの第２の出力端子と第
２のリセット入力端子の間に接続された第２の遅延回路
、（ｉ）上記第３のラッチ回路の出力段ＲＳフリップフ
ロップの第２の出力端子と第１のリセット入力端子の間
に接続された第３の遅延回路、（ｊ）上記第１のラッチ
回路の出力段ＲＳフリップフロップの第４のリセット入
力端子と、上記第２のラッチ回路の出力段ＲＳフリップ
フロップの第３のリセット入力端子と、上記第３のラッ
チ回路の第２のリセット入力端子 に、共通のリセット信号を供給する手段、 を備えたアービター回路。 - （５）第１、第２、第３の遅延回路の遅延時間を、第１
、第２、第３のラッチ回路の出力段ＲＳフリップフロッ
プのセット入力端子に信号が供給されてから上記各出力
段ＲＳフリップフロップの第１、第２の出力端子に信号
がラッチされるまでに要する時間より長く設定したこと
を特徴とする特許請求の範囲第４項記載のアービター回
路。 - （６）第１、第２および第３の要求信号のいずれか１つ
が、ダイナミック・ランダム・アクセス・メモリ・デバ
イスの書込み要求信号、他の１つが読出し要求信号、残
りの１つがリフレッシュ要求信号であることを特徴とす
る特許請求の範囲第４項記載のアービター回路。 - （７）（ａ）複数の要求信号と同数のラッチ回路、上記
各ラッチ回路は、上記各要求信号が供 給されるセット入力端子とリセット信号が供給されるリ
セット入力端子をもつ入力段ＲＳフリップフロップと、
セット入力端子と複数のリセット入力端子をもつ出力段
ＲＳフリップフロップとを含む、 （ｂ）上記各ラッチ回路の上記出力段ＲＳフリップフロ
ップの第１の出力端子の信号にした がって、上記各ラッチの上記入力段ＲＳフ リップフロップから上記出力段ＲＳフリップフロップの
セット入力端子への信号の伝送を制御する手段、 （ｃ）上記複数のラッチ回路のうちの所定のラッチ回路
の出力段ＲＳフリップフロップの第１の出力端子の信号
を、他のラッチ回路の出力段ＲＳフリップフロップのリ
セット入力端子に供給する手段、 （ｄ）上記各出力段ＲＳフリップフロップの第２の出力
端子とひとつのリセット入力端子の間にそれぞれ接続さ
れた複数の遅延回路、 （ｅ）上記各出力段ＲＳフリップフロップの他のリセッ
ト入力端子に、共通のリセット信号を供給する手段、 を備えたアービター回路。 - （８）各遅延回路の遅延時間を、各出力段ＲＳフリップ
フロップのセット入力端子に信号が供給されてから上記
各出力段ＲＳフリップフロップの第１、第２の出力端子
に信号がラッチされるまでに要する時間より長く設定し
たことを特徴とする特許請求の範囲第７項記載のアービ
ター回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1-151813 | 1989-06-14 | ||
| JP15181389 | 1989-06-14 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0395793A true JPH0395793A (ja) | 1991-04-22 |
| JPH0454317B2 JPH0454317B2 (ja) | 1992-08-31 |
Family
ID=15526871
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2155933A Granted JPH0395793A (ja) | 1989-06-14 | 1990-06-14 | アービター回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5065052A (ja) |
| EP (1) | EP0403269B1 (ja) |
| JP (1) | JPH0395793A (ja) |
| DE (1) | DE69023395T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2009543268A (ja) * | 2006-06-29 | 2009-12-03 | モシス・インコーポレイテッド | シングルポートメモリセルを用いたデュアルポートｓｒａｍメモリ |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US8866509B1 (en) * | 2013-03-15 | 2014-10-21 | Xilinx, Inc. | Flip-flop array with option to ignore control signals |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US4314335A (en) * | 1980-02-06 | 1982-02-02 | The Perkin-Elmer Corporation | Multilevel priority arbiter |
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- 1990-06-13 EP EP90306464A patent/EP0403269B1/en not_active Expired - Lifetime
- 1990-06-13 DE DE69023395T patent/DE69023395T2/de not_active Expired - Fee Related
- 1990-06-14 JP JP2155933A patent/JPH0395793A/ja active Granted
- 1990-06-14 US US07/538,244 patent/US5065052A/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| US5065052A (en) | 1991-11-12 |
| EP0403269A3 (en) | 1992-01-08 |
| JPH0454317B2 (ja) | 1992-08-31 |
| DE69023395D1 (de) | 1995-12-14 |
| EP0403269B1 (en) | 1995-11-08 |
| DE69023395T2 (de) | 1996-05-15 |
| EP0403269A2 (en) | 1990-12-19 |
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|---|---|---|---|
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