JPH0713848A - アービタ回路 - Google Patents
アービタ回路Info
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- JPH0713848A JPH0713848A JP5181939A JP18193993A JPH0713848A JP H0713848 A JPH0713848 A JP H0713848A JP 5181939 A JP5181939 A JP 5181939A JP 18193993 A JP18193993 A JP 18193993A JP H0713848 A JPH0713848 A JP H0713848A
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- circuit
- memory
- memories
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/18—Handling requests for interconnection or transfer for access to memory bus based on priority control
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
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Abstract
(57)【要約】
［目的］複数のメモリが互いに干渉を起こすことなく独
立的に動作できるようにし、メモリの個数が増えても容
易に対応できるアービタ回路を提供する。 ［構成］複数のメモリの各々に対して標準化された回路
構成の受付回路１０(i)および調停回路１２(i) とが割
り当てられる。メモリサイクル発生器１６より共通のメ
モリサイクルクロックARB-CLK が全てのアービタユニッ
ト１４(1) 〜１４(N) に供給され、それらのアービタユ
ニット１４(1) 〜１４(N) からそれぞれのメモリに対す
る命令がメモリサイクルクロックARB-CLK に基づいて互
いに同期したタイミングで出力される。
立的に動作できるようにし、メモリの個数が増えても容
易に対応できるアービタ回路を提供する。 ［構成］複数のメモリの各々に対して標準化された回路
構成の受付回路１０(i)および調停回路１２(i) とが割
り当てられる。メモリサイクル発生器１６より共通のメ
モリサイクルクロックARB-CLK が全てのアービタユニッ
ト１４(1) 〜１４(N) に供給され、それらのアービタユ
ニット１４(1) 〜１４(N) からそれぞれのメモリに対す
る命令がメモリサイクルクロックARB-CLK に基づいて互
いに同期したタイミングで出力される。
Description
【０００１】
【産業上の利用分野】本発明は、半導体メモリにおける
アービタ回路に係り、特に複数のメモリに対応可能なア
ービタ回路に関する。
アービタ回路に係り、特に複数のメモリに対応可能なア
ービタ回路に関する。
【０００２】
【従来の技術】アービタ回路は、２つ以上の要求信号間
に競合が起こったとき、いずれの要求に答えるかを決定
する回路である。図７に示すように、メモリシステムに
おける一般のアービタ回路１００は、メモリ１０２に対
する書込み要求信号と読出し要求信号を非同期で受け取
り、両要求信号が競合したときは予め決めている優先順
位にしたがい、たとえば書込み命令を先に出し、その後
に読出し命令を出すようにしている。
に競合が起こったとき、いずれの要求に答えるかを決定
する回路である。図７に示すように、メモリシステムに
おける一般のアービタ回路１００は、メモリ１０２に対
する書込み要求信号と読出し要求信号を非同期で受け取
り、両要求信号が競合したときは予め決めている優先順
位にしたがい、たとえば書込み命令を先に出し、その後
に読出し命令を出すようにしている。
【０００３】図８に、従来のこの種アービタ回路の構成
を示す。従来のアービタ回路は、基本的には、複数たと
えば２つの要求信号ＡＲＱ，ＢＲＱを受け付けて保持す
る受付回路１０４と、この受付回路１０４で受け付けら
れた要求信号ＡＲＱ，ＢＲＱが競合したときにそれらの
間で調停を行う調停回路１０６と、この調停回路１０６
で選択された要求信号ＸＲＱ（Ｘ＝ＡもしくはＢ）に応
動して当該メモリ（図示せず）にその要求に応じたメモ
リサイクルを実行させるための命令ＸＩＳ（Ｘ＝Ａもし
くはＢ）を所定のタイミングで発生するタイミング発生
回路１０８とを縦続接続してなる。
を示す。従来のアービタ回路は、基本的には、複数たと
えば２つの要求信号ＡＲＱ，ＢＲＱを受け付けて保持す
る受付回路１０４と、この受付回路１０４で受け付けら
れた要求信号ＡＲＱ，ＢＲＱが競合したときにそれらの
間で調停を行う調停回路１０６と、この調停回路１０６
で選択された要求信号ＸＲＱ（Ｘ＝ＡもしくはＢ）に応
動して当該メモリ（図示せず）にその要求に応じたメモ
リサイクルを実行させるための命令ＸＩＳ（Ｘ＝Ａもし
くはＢ）を所定のタイミングで発生するタイミング発生
回路１０８とを縦続接続してなる。
【０００４】タイミング発生回路１０８よりいずれかの
命令ＸＩＳが出されると、それが受付回路１０４にフィ
ードバックされ、その命令ＸＩＳに対応する要求信号Ｘ
ＲＱの保持が解かれるようになっている。したがって、
両要求信号ＡＲＱ，ＢＲＱが競合して、たとえば要求信
号ＡＲＱが優先した場合、タイミング発生回路１０８よ
り命令ＡＩＳが出力されると同時またはその直後に、受
付回路１０４において要求信号ＡＲＱが解除され、次の
サイクルでは受付回路１０４にまだ保持されている他方
の要求信号ＢＲＱが調停回路１０６で選択され、タイミ
ング発生回路１０８より命令ＢＩＳが出力される。
命令ＸＩＳが出されると、それが受付回路１０４にフィ
ードバックされ、その命令ＸＩＳに対応する要求信号Ｘ
ＲＱの保持が解かれるようになっている。したがって、
両要求信号ＡＲＱ，ＢＲＱが競合して、たとえば要求信
号ＡＲＱが優先した場合、タイミング発生回路１０８よ
り命令ＡＩＳが出力されると同時またはその直後に、受
付回路１０４において要求信号ＡＲＱが解除され、次の
サイクルでは受付回路１０４にまだ保持されている他方
の要求信号ＢＲＱが調停回路１０６で選択され、タイミ
ング発生回路１０８より命令ＢＩＳが出力される。
【０００５】
【発明が解決しようとする課題】ところで、半導体メモ
リの集積密度の向上に伴い、近年は同一チップ上に複数
のメモリを搭載する例もめずらしくなくなっている。そ
の場合、同一チップ上とはいえ、それら複数のメモリは
互いに独立したメモリアクセスを受けるのが通常であ
る。そのため、各メモリ毎に図８に示すような従来のア
ービタ回路を設けたならば、各メモリが独立（非同期）
に動作して、互いに有害なノイズを与えるおそれがあ
る。
リの集積密度の向上に伴い、近年は同一チップ上に複数
のメモリを搭載する例もめずらしくなくなっている。そ
の場合、同一チップ上とはいえ、それら複数のメモリは
互いに独立したメモリアクセスを受けるのが通常であ
る。そのため、各メモリ毎に図８に示すような従来のア
ービタ回路を設けたならば、各メモリが独立（非同期）
に動作して、互いに有害なノイズを与えるおそれがあ
る。
【０００６】たとえば、ダイナミックＲＡＭにおいて
は、予め一定電圧にプリチャージされていたビット線の
電位がメモリセルの記憶情報に応じてわずかに（たとえ
ば１００ミリボルト）変化するのをセンスアンプにより
増幅して検知するようにしているが、そのような微妙な
センシングの最中に別のダイナミックＲＡＭで非同期に
動作が行われると、そこで発生したノイズがセンシング
電圧に影響して読出しデータが壊れるおそれがある。
は、予め一定電圧にプリチャージされていたビット線の
電位がメモリセルの記憶情報に応じてわずかに（たとえ
ば１００ミリボルト）変化するのをセンスアンプにより
増幅して検知するようにしているが、そのような微妙な
センシングの最中に別のダイナミックＲＡＭで非同期に
動作が行われると、そこで発生したノイズがセンシング
電圧に影響して読出しデータが壊れるおそれがある。
【０００７】そこで、従来は、図９に示すように、複数
（Ｎ個）のメモリの各々に対する複数（一例として各メ
モリにつき２つ）の要求信号（ＡＲＱ1 ，ＢＲＱ1 ）、
（ＡＲＱ2 ，ＢＲＱ2 ）、……（ＡＲＱN ，ＢＲＱN ）
を共通の受付回路１１０で受け付けて、それらの要求信
号ＡＲＱ1 ，ＢＲＱ1 、ＡＲＱ2 ，ＢＲＱ2 、……ＡＲ
ＱN ，ＢＲＱN 間で競合が起こったときは共通の調停回
路１１２で調停を行って一時にいずれか１つの要求信号
ＸＲＱi （Ｘ＝ＡもしくはＢ、ｉ＝１〜Ｎの中のいずれ
か１つ）を選択して、共通のタイミング発生回路１１２
よりその優先させた要求信号ＸＲＱi に応じたメモリサ
イクルを規定する命令ＸＩＳi （Ｘ＝ＡもしくはＢ、ｉ
＝１〜Ｎの中のいずれか１つ）を当該メモリに向けて所
定のタイミングで発生していた。
（Ｎ個）のメモリの各々に対する複数（一例として各メ
モリにつき２つ）の要求信号（ＡＲＱ1 ，ＢＲＱ1 ）、
（ＡＲＱ2 ，ＢＲＱ2 ）、……（ＡＲＱN ，ＢＲＱN ）
を共通の受付回路１１０で受け付けて、それらの要求信
号ＡＲＱ1 ，ＢＲＱ1 、ＡＲＱ2 ，ＢＲＱ2 、……ＡＲ
ＱN ，ＢＲＱN 間で競合が起こったときは共通の調停回
路１１２で調停を行って一時にいずれか１つの要求信号
ＸＲＱi （Ｘ＝ＡもしくはＢ、ｉ＝１〜Ｎの中のいずれ
か１つ）を選択して、共通のタイミング発生回路１１２
よりその優先させた要求信号ＸＲＱi に応じたメモリサ
イクルを規定する命令ＸＩＳi （Ｘ＝ＡもしくはＢ、ｉ
＝１〜Ｎの中のいずれか１つ）を当該メモリに向けて所
定のタイミングで発生していた。
【０００８】このように複数のメモリに対する多数の要
求を１つの共通アービタ回路に調停処理させるシステム
では、一時に１つのメモリサイクルしか発生しないた
め、つまり一時に１つのメモリしか動作しないため、上
記のようなメモリ相互間のノイズ干渉の問題は解消され
る。しかし、複数のメモリにわたる多数の要求信号間で
競合が生じた場合、優先順位の最も低い要求はそれより
も優先順位の高い要求が全部済むまでずうっと待たされ
るはめになり、システム全体の平均的なメモリアクセス
時間が長くなって、メモリ使用効率が低下するという不
都合がある。
求を１つの共通アービタ回路に調停処理させるシステム
では、一時に１つのメモリサイクルしか発生しないた
め、つまり一時に１つのメモリしか動作しないため、上
記のようなメモリ相互間のノイズ干渉の問題は解消され
る。しかし、複数のメモリにわたる多数の要求信号間で
競合が生じた場合、優先順位の最も低い要求はそれより
も優先順位の高い要求が全部済むまでずうっと待たされ
るはめになり、システム全体の平均的なメモリアクセス
時間が長くなって、メモリ使用効率が低下するという不
都合がある。
【０００９】また、調停回路１１２は、全ての要求信号
ＡＲＱ1 〜ＢＲＱN における任意の個数、任意の組み合
わせの競合を想定して設計されるため、メモリの個数に
応じた種類の回路構成になり、標準化が難しいという問
題もある。
ＡＲＱ1 〜ＢＲＱN における任意の個数、任意の組み合
わせの競合を想定して設計されるため、メモリの個数に
応じた種類の回路構成になり、標準化が難しいという問
題もある。
【００１０】総じて、図９に示す従来のアービタ回路
は、複数のメモリに対応するものでありながら、メモリ
の個数が増えるほど上記の欠点がますます顕著になると
いう問題がある。
は、複数のメモリに対応するものでありながら、メモリ
の個数が増えるほど上記の欠点がますます顕著になると
いう問題がある。
【００１１】本発明は、かかる問題点に鑑みてなされた
もので、複数のメモリが互いに干渉を起こすことなく独
立的に動作できるようにし、メモリの個数が増えても回
路構成の繁雑化、回路コストの上昇等の不都合を特に招
くことなく対応できるアービタ回路を提供することを目
的とする。
もので、複数のメモリが互いに干渉を起こすことなく独
立的に動作できるようにし、メモリの個数が増えても回
路構成の繁雑化、回路コストの上昇等の不都合を特に招
くことなく対応できるアービタ回路を提供することを目
的とする。
【００１２】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明のアービタ回路は、複数のメモリの各々に
ついて複数の要求信号を受け付ける受付手段と、前記複
数のメモリの各々について前記受付手段に受け付けられ
た前記複数の要求信号間の調停を行う調停手段と、前記
複数のメモリがそれぞれ対応する前記調停手段によって
選択されたいずれかの要求に応じて動作するためのメモ
リサイクルを前記複数のメモリについて同時に発生する
メモリサイクル発生手段とを有する構成とした。
めに、本発明のアービタ回路は、複数のメモリの各々に
ついて複数の要求信号を受け付ける受付手段と、前記複
数のメモリの各々について前記受付手段に受け付けられ
た前記複数の要求信号間の調停を行う調停手段と、前記
複数のメモリがそれぞれ対応する前記調停手段によって
選択されたいずれかの要求に応じて動作するためのメモ
リサイクルを前記複数のメモリについて同時に発生する
メモリサイクル発生手段とを有する構成とした。
【００１３】
【作用】本発明のアービタ回路では、複数のメモリの各
々に対して受付手段と調停手段が割り当てられ、各調停
手段において一時にいずれか１つの要求が選択される。
各調停手段で選択された要求は、メモリサイクル発生手
段によって発生される共通のメモリサイクルで同時に各
メモリに向けられる。かかる方式によれば、各メモリに
対する複数の要求信号間で競合が起こることはあって
も、異なるメモリに対する複数の要求信号間で競合が起
こることはない。したがって、複数のメモリ間で優先順
位は存在せず、各メモリは他のメモリから独立して動作
することができる。また、たとえば、あるメモリが書込
み要求信号に応じて書込み動作を行っている最中に、別
のメモリが読出し要求信号に応じて読出し動作を行うこ
ともあり得るが、それぞれのメモリサイクルが同期して
いるので、ノイズ干渉等の相互影響を来すおそれはな
い。
々に対して受付手段と調停手段が割り当てられ、各調停
手段において一時にいずれか１つの要求が選択される。
各調停手段で選択された要求は、メモリサイクル発生手
段によって発生される共通のメモリサイクルで同時に各
メモリに向けられる。かかる方式によれば、各メモリに
対する複数の要求信号間で競合が起こることはあって
も、異なるメモリに対する複数の要求信号間で競合が起
こることはない。したがって、複数のメモリ間で優先順
位は存在せず、各メモリは他のメモリから独立して動作
することができる。また、たとえば、あるメモリが書込
み要求信号に応じて書込み動作を行っている最中に、別
のメモリが読出し要求信号に応じて読出し動作を行うこ
ともあり得るが、それぞれのメモリサイクルが同期して
いるので、ノイズ干渉等の相互影響を来すおそれはな
い。
【００１４】
【実施例】以下、図１〜図６を参照して本発明の実施例
を説明する。
を説明する。
【００１５】図１は、本発明のアービタ回路の基本構成
を示す。本発明のアービタ回路は、基本的には、複数
（Ｎ個）のメモリ（図示せず）の各々について複数（一
例として各メモリにつき２つ）の要求信号（ＡＲＱ1 ，
ＢＲＱ1 ）、（ＡＲＱ2 ，ＢＲＱ2 ）、……（ＡＲＱN
，ＢＲＱN ）をそれぞれ受け付ける複数（Ｎ個）の受
付回路１０(1) ，１０(2) ，…１０(N) と、それら複数
のメモリの各々について各受付回路１０(i) に受け付け
られた複数の要求信号ＡＲＱi ，ＢＲＱi （ｉ＝１，
２，…Ｎ）間の調停を行う複数（Ｎ個）の調停回路１２
(1) ，１２(2) ，…１２(N) と、それら複数のメモリの
各々がそれと対応する調停回路１２(i) によって選択さ
れたいずれかの要求に応じて動作するためのメモリサイ
クルをそれら複数のメモリについて同時に発生する共通
のメモリサイクル発生器１６とから構成される。
を示す。本発明のアービタ回路は、基本的には、複数
（Ｎ個）のメモリ（図示せず）の各々について複数（一
例として各メモリにつき２つ）の要求信号（ＡＲＱ1 ，
ＢＲＱ1 ）、（ＡＲＱ2 ，ＢＲＱ2 ）、……（ＡＲＱN
，ＢＲＱN ）をそれぞれ受け付ける複数（Ｎ個）の受
付回路１０(1) ，１０(2) ，…１０(N) と、それら複数
のメモリの各々について各受付回路１０(i) に受け付け
られた複数の要求信号ＡＲＱi ，ＢＲＱi （ｉ＝１，
２，…Ｎ）間の調停を行う複数（Ｎ個）の調停回路１２
(1) ，１２(2) ，…１２(N) と、それら複数のメモリの
各々がそれと対応する調停回路１２(i) によって選択さ
れたいずれかの要求に応じて動作するためのメモリサイ
クルをそれら複数のメモリについて同時に発生する共通
のメモリサイクル発生器１６とから構成される。
【００１６】各メモリに対して複数の要求信号ＡＲＱi
，ＢＲＱi が各受付回路１０(i) に非同期で与えられ
る。それらの要求信号ＡＲＱi ，ＢＲＱi が競合しない
とき、つまり一時にＡＲＱi もしくはＢＲＱi だけが各
受付回路１０(i) に与えられたときは、その要求信号Ａ
ＲＱi もしくはＢＲＱi の要求がそのまま（調停なし
で）各調停回路１２(i) で選択される。それらの要求信
号ＡＲＱi ，ＢＲＱi が競合したとき、つまりそれらが
同時的に各受付回路１０(i) に与えられたときは、各調
停回路１２(i) で予め決めている優先順位にしたがって
いずれか１つの要求信号ＸＲＱi の要求が選択され、残
りの要求信号の要求はそれぞれの受付回路で保持された
まま待たされる。
，ＢＲＱi が各受付回路１０(i) に非同期で与えられ
る。それらの要求信号ＡＲＱi ，ＢＲＱi が競合しない
とき、つまり一時にＡＲＱi もしくはＢＲＱi だけが各
受付回路１０(i) に与えられたときは、その要求信号Ａ
ＲＱi もしくはＢＲＱi の要求がそのまま（調停なし
で）各調停回路１２(i) で選択される。それらの要求信
号ＡＲＱi ，ＢＲＱi が競合したとき、つまりそれらが
同時的に各受付回路１０(i) に与えられたときは、各調
停回路１２(i) で予め決めている優先順位にしたがって
いずれか１つの要求信号ＸＲＱi の要求が選択され、残
りの要求信号の要求はそれぞれの受付回路で保持された
まま待たされる。
【００１７】このようにして各調停回路１２(i) でいず
れか１つの要求が選択されると、メモリサイクル発生器
１６からのメモリサイクルクロックARB-CLK に応動して
各調停回路１２(i) より各メモリにその要求に応じたメ
モリサイクルを実行させるための命令（制御信号）ＸＩ
Ｓi （Ｘ＝ＡもしくはＢ）が出力される。
れか１つの要求が選択されると、メモリサイクル発生器
１６からのメモリサイクルクロックARB-CLK に応動して
各調停回路１２(i) より各メモリにその要求に応じたメ
モリサイクルを実行させるための命令（制御信号）ＸＩ
Ｓi （Ｘ＝ＡもしくはＢ）が出力される。
【００１８】各メモリに対して上記のように複数の要求
信号ＡＲＱi ，ＢＲＱi が競合した場合、優先順位の高
い要求信号ＸＲＱi （Ｘ＝ＡもしくはＢ）に応じたメモ
リサイクルが終了すると、受付回路１０(i) で待機して
いた次の優先順位の要求信号ＹＲＱi （Ｙ＝Ｂもしくは
Ａ）が調停回路１２(i) で選択され、次のメモリサイク
ルクロックARB-CLK に応動して各調停回路１２(i) より
その要求信号ＹＲＱiに応じたメモリサイクルを実行さ
せるための命令（制御信号）ＹＩＳi （Ｙ＝Ｂもしくは
Ａ）が出力される。
信号ＡＲＱi ，ＢＲＱi が競合した場合、優先順位の高
い要求信号ＸＲＱi （Ｘ＝ＡもしくはＢ）に応じたメモ
リサイクルが終了すると、受付回路１０(i) で待機して
いた次の優先順位の要求信号ＹＲＱi （Ｙ＝Ｂもしくは
Ａ）が調停回路１２(i) で選択され、次のメモリサイク
ルクロックARB-CLK に応動して各調停回路１２(i) より
その要求信号ＹＲＱiに応じたメモリサイクルを実行さ
せるための命令（制御信号）ＹＩＳi （Ｙ＝Ｂもしくは
Ａ）が出力される。
【００１９】このように、本発明のアービタ回路では、
標準化された回路構成の受付回路１０(i) および調停回
路１２(i) とを縦続接続してなる標準化ユニット（アー
ビタユニット）１４(i) が複数のメモリの各々に割り当
てられ、メモリサイクル発生器１６より共通のメモリサ
イクルクロックARB-CLK が全てのアービタユニット１４
(1) 〜１４(N) に供給され、それらのアービタユニット
１４(1) 〜１４(N) からそれぞれのメモリに対する命令
がメモリサイクルクロックARB-CLK に基づいて互いに同
期したタイミングで出力されるようになっている。
標準化された回路構成の受付回路１０(i) および調停回
路１２(i) とを縦続接続してなる標準化ユニット（アー
ビタユニット）１４(i) が複数のメモリの各々に割り当
てられ、メモリサイクル発生器１６より共通のメモリサ
イクルクロックARB-CLK が全てのアービタユニット１４
(1) 〜１４(N) に供給され、それらのアービタユニット
１４(1) 〜１４(N) からそれぞれのメモリに対する命令
がメモリサイクルクロックARB-CLK に基づいて互いに同
期したタイミングで出力されるようになっている。
【００２０】かかる構成においては、各メモリに対する
複数の要求信号間で競合が起こることはあっても、異な
るメモリに対する複数の要求信号間で競合が起こること
はない。したがって、複数のメモリ間で優先順位は存在
せず、各メモリは他のメモリから独立して動作すること
ができる。また、あるメモリが書込み要求信号に応じて
書込み動作を行っている最中に、別のメモリが読出し要
求信号に応じて読出し動作を行うこともあり得るが、そ
れぞれのメモリサイクルが同期しているので、ノイズ干
渉等の相互影響を来すおそれはない。さらに、メモリサ
イクル発生器１６が全てのメモリに対して共用され、標
準化された回路構成のアービタユニット１４がメモリの
個数に相当する数だけ設けられることで、任意の個数の
メモリに対応可能なアービタ回路が容易に構築されるの
で、回路コストの低減化および回路設計の簡易化が実現
されるだけでなく、回路動作上の信頼性および再現性の
向上もはかれる。
複数の要求信号間で競合が起こることはあっても、異な
るメモリに対する複数の要求信号間で競合が起こること
はない。したがって、複数のメモリ間で優先順位は存在
せず、各メモリは他のメモリから独立して動作すること
ができる。また、あるメモリが書込み要求信号に応じて
書込み動作を行っている最中に、別のメモリが読出し要
求信号に応じて読出し動作を行うこともあり得るが、そ
れぞれのメモリサイクルが同期しているので、ノイズ干
渉等の相互影響を来すおそれはない。さらに、メモリサ
イクル発生器１６が全てのメモリに対して共用され、標
準化された回路構成のアービタユニット１４がメモリの
個数に相当する数だけ設けられることで、任意の個数の
メモリに対応可能なアービタ回路が容易に構築されるの
で、回路コストの低減化および回路設計の簡易化が実現
されるだけでなく、回路動作上の信頼性および再現性の
向上もはかれる。
【００２１】次に、図２〜図６につき本発明のアービタ
回路をフィールドメモリに適用した一実施例によるメモ
リシステムを説明する。
回路をフィールドメモリに適用した一実施例によるメモ
リシステムを説明する。
【００２２】図２に示すように、このメモリシステム
は、２つの多ポート型フィールドメモリ３０(1) ，３０
(2) を有する。各フィールドメモリ３０(1) ，３０(2)
において、多数のメモリ素子をマトリクス状に配列して
なるメモリアレイ３２(1) ，３２(2) に、書込み用のラ
イトラインバッファ３４(1) ，３４(2) がゲート回路３
６(1) ，３６(2) を介して接続されるとともに、２つの
読出し用のリードラインバッファ３８(1) ，４０(1) 、
３８(2) ，４０(2) がそれぞれゲート４２(1) ，４４
(1) 、４２(2) ，４４(2) を介して接続されている。
は、２つの多ポート型フィールドメモリ３０(1) ，３０
(2) を有する。各フィールドメモリ３０(1) ，３０(2)
において、多数のメモリ素子をマトリクス状に配列して
なるメモリアレイ３２(1) ，３２(2) に、書込み用のラ
イトラインバッファ３４(1) ，３４(2) がゲート回路３
６(1) ，３６(2) を介して接続されるとともに、２つの
読出し用のリードラインバッファ３８(1) ，４０(1) 、
３８(2) ，４０(2) がそれぞれゲート４２(1) ，４４
(1) 、４２(2) ，４４(2) を介して接続されている。
【００２３】各フィールドメモリ３０(1) ，３０(2) の
書込み時または読出し時には、行アドレス信号ＡＤ1 ，
ＡＤ2 が各ロウデコーダ４６(1) ，４６(2) に入力され
る。このロウデコーダ４６(1) ，４６(2) の出力信号に
したがって該行アドレス信号ＡＤ1 ，ＡＤ2 の指定する
メモリアレイ３２(1) ，３２(2) 内の行が選択され、そ
の選択された行に、ゲート回路３６(1) ，３６(2) を介
してライトラインバッファ３４(1) ，３４(2) より１ラ
イン分のデータが一度に書き込まれ、またはゲート回路
４２(1) ，４２(2) もしくは４４(1) ，４４(2) を介し
てリードラインバッファ３８(1) ，３８(2) もしくは４
０(1) ，４０(2) に１ライン分のデータが一度に読み出
される。
書込み時または読出し時には、行アドレス信号ＡＤ1 ，
ＡＤ2 が各ロウデコーダ４６(1) ，４６(2) に入力され
る。このロウデコーダ４６(1) ，４６(2) の出力信号に
したがって該行アドレス信号ＡＤ1 ，ＡＤ2 の指定する
メモリアレイ３２(1) ，３２(2) 内の行が選択され、そ
の選択された行に、ゲート回路３６(1) ，３６(2) を介
してライトラインバッファ３４(1) ，３４(2) より１ラ
イン分のデータが一度に書き込まれ、またはゲート回路
４２(1) ，４２(2) もしくは４４(1) ，４４(2) を介し
てリードラインバッファ３８(1) ，３８(2) もしくは４
０(1) ，４０(2) に１ライン分のデータが一度に読み出
される。
【００２４】このような各フィールドメモリ３０(1) ，
３０(2) におけるメモリサイクルは書込み時には各ゲー
ト回路３６(1) ，３６(2) に与えられる命令（制御信
号）ＷＩＳ1 ，ＷＩＳ2 によって制御され、読出し時に
は各ゲート回路４２(1) ，４２(2) もしくは４４(1) ，
４４(2) に与えられる命令（制御信号）ＲＩＳ1a，ＲＩ
Ｓ2aもしくはＲＩＳ1b，ＲＩＳ2bによって制御される。
３０(2) におけるメモリサイクルは書込み時には各ゲー
ト回路３６(1) ，３６(2) に与えられる命令（制御信
号）ＷＩＳ1 ，ＷＩＳ2 によって制御され、読出し時に
は各ゲート回路４２(1) ，４２(2) もしくは４４(1) ，
４４(2) に与えられる命令（制御信号）ＲＩＳ1a，ＲＩ
Ｓ2aもしくはＲＩＳ1b，ＲＩＳ2bによって制御される。
【００２５】このメモリシステムにおけるアービタ回路
５０は、２つのアービタユニット５２(1) ，５２(2)
と、１つのメモリサイクル発生器５４とから構成され
る。両アービタユニット５２(1) ，５２(2) はそれぞれ
フィールドメモリ３０(1) ，３０(2) に割り当てられて
いる。
５０は、２つのアービタユニット５２(1) ，５２(2)
と、１つのメモリサイクル発生器５４とから構成され
る。両アービタユニット５２(1) ，５２(2) はそれぞれ
フィールドメモリ３０(1) ，３０(2) に割り当てられて
いる。
【００２６】アービタユニット５２(1) は、フィールド
メモリ３０(1) に対する３つの要求信号、つまりライト
ラインバッファ３４(1) を介してメモリアレイ３２(1)
に１ライン分のデータを書き込む動作を要求する書込み
要求信号ＷＲＱ1 、リードラインバッファ３８(1) を介
してメモリアレイ３２(1) より１ライン分のデータを読
み出す動作を要求する第１の読出し要求信号ＲＲＱ1aお
よびリードラインバッファ４０(1) を介してメモリアレ
イ３２(1) より１ライン分のデータを読み出す動作を要
求する第２の読出し要求信号ＲＲＱ1bを非同期で受け取
る。アービタユニット５２(1) は、それらの要求信号Ｗ
ＲＱ1 ，ＲＲＱ1a，ＲＲＱ1b間で競合が起こったときは
予め定められている優先順位にしたがって調停を行った
うえで、それらの要求に対応した命令（制御信号）ＷＩ
Ｓ1 ，ＲＩＳ1a ，ＲＩＳ2aを選択的または所定の優先
順位にしたがった順序でメモリサイクルクロックARB-CL
Kのタイミングで出力する。
メモリ３０(1) に対する３つの要求信号、つまりライト
ラインバッファ３４(1) を介してメモリアレイ３２(1)
に１ライン分のデータを書き込む動作を要求する書込み
要求信号ＷＲＱ1 、リードラインバッファ３８(1) を介
してメモリアレイ３２(1) より１ライン分のデータを読
み出す動作を要求する第１の読出し要求信号ＲＲＱ1aお
よびリードラインバッファ４０(1) を介してメモリアレ
イ３２(1) より１ライン分のデータを読み出す動作を要
求する第２の読出し要求信号ＲＲＱ1bを非同期で受け取
る。アービタユニット５２(1) は、それらの要求信号Ｗ
ＲＱ1 ，ＲＲＱ1a，ＲＲＱ1b間で競合が起こったときは
予め定められている優先順位にしたがって調停を行った
うえで、それらの要求に対応した命令（制御信号）ＷＩ
Ｓ1 ，ＲＩＳ1a ，ＲＩＳ2aを選択的または所定の優先
順位にしたがった順序でメモリサイクルクロックARB-CL
Kのタイミングで出力する。
【００２７】アービタユニット５２(2) は、フィールド
メモリ３０(2) に対する３つの要求信号、つまりライト
ラインバッファ３４(2) を介してメモリアレイ３２(2)
に１ライン分のデータを書き込む動作を要求する書込み
要求信号ＷＲＱ2 、リードラインバッファ３８(2) を介
してメモリアレイ３２(2) より１ライン分のデータを読
み出す動作を要求する第１の読出し要求信号ＲＲＱ2aお
よびリードラインバッファ４０(2) を介してメモリアレ
イ３２(2) より１ライン分のデータを読み出す動作を要
求する第２の読出し要求信号ＲＲＱ2bを非同期で受け取
る。アービタユニット５２(2) は、それらの要求信号Ｗ
ＲＱ2 ，ＲＲＱ2a，ＲＲＱ2b間で競合が起こったときは
予め定められている優先順位にしたがって調停を行った
うえで、それらの要求に対応した命令（制御信号）ＷＩ
Ｓ2 ，ＲＩＳ2a ，ＲＩＳ2bを選択的または所定の優先
順位にしたがった順序でメモリサイクルクロックARB-CL
Kのタイミングで出力する。
メモリ３０(2) に対する３つの要求信号、つまりライト
ラインバッファ３４(2) を介してメモリアレイ３２(2)
に１ライン分のデータを書き込む動作を要求する書込み
要求信号ＷＲＱ2 、リードラインバッファ３８(2) を介
してメモリアレイ３２(2) より１ライン分のデータを読
み出す動作を要求する第１の読出し要求信号ＲＲＱ2aお
よびリードラインバッファ４０(2) を介してメモリアレ
イ３２(2) より１ライン分のデータを読み出す動作を要
求する第２の読出し要求信号ＲＲＱ2bを非同期で受け取
る。アービタユニット５２(2) は、それらの要求信号Ｗ
ＲＱ2 ，ＲＲＱ2a，ＲＲＱ2b間で競合が起こったときは
予め定められている優先順位にしたがって調停を行った
うえで、それらの要求に対応した命令（制御信号）ＷＩ
Ｓ2 ，ＲＩＳ2a ，ＲＩＳ2bを選択的または所定の優先
順位にしたがった順序でメモリサイクルクロックARB-CL
Kのタイミングで出力する。
【００２８】このように、両フィールドメモリ３０(1)
，３０(2) に対する命令がそれぞれ専用のアービタユ
ニット５２(1) ，５２(2) から与えられるため、両フィ
ールドメモリ３０(1) ，３０(2) は互いに同期したメモ
リサイクルでノイズ干渉等の相互影響を来すことなく、
それぞれのメモリ動作を独立的に行うことができる。
，３０(2) に対する命令がそれぞれ専用のアービタユ
ニット５２(1) ，５２(2) から与えられるため、両フィ
ールドメモリ３０(1) ，３０(2) は互いに同期したメモ
リサイクルでノイズ干渉等の相互影響を来すことなく、
それぞれのメモリ動作を独立的に行うことができる。
【００２９】図３に各アービタユニット５２(1) ，５２
(2) 内の具体的な回路構成を示す。図１の基本型と同様
に、各アービタユニット５２(1) ，５２(2) 内部は受付
回路５６と調停回路５８とが縦続接続された構成になっ
ている。
(2) 内の具体的な回路構成を示す。図１の基本型と同様
に、各アービタユニット５２(1) ，５２(2) 内部は受付
回路５６と調停回路５８とが縦続接続された構成になっ
ている。
【００３０】受付回路５６は、３つの要求信号ＲＲＱi
b，ＷＲＱi ，ＲＲＱiaの各々について、ワンショット
回路６０(j) 、ＮＡＮＤ回路６２(j) 、ＲＳ型フリップ
フロップ６４(j) 、Ｄ型フリップフロップ６６(j) 、Ｎ
ＡＮＤ回路６８(j) およびＲＳ型フリップフロップ７０
(j) を有している（ｊ＝１，２，３）。
b，ＷＲＱi ，ＲＲＱiaの各々について、ワンショット
回路６０(j) 、ＮＡＮＤ回路６２(j) 、ＲＳ型フリップ
フロップ６４(j) 、Ｄ型フリップフロップ６６(j) 、Ｎ
ＡＮＤ回路６８(j) およびＲＳ型フリップフロップ７０
(j) を有している（ｊ＝１，２，３）。
【００３１】ワンショット回路６０(j) に任意の持続時
間を有するＨレベルの要求信号が入力されると、ワンシ
ョット回路６０(j) の出力端子より一定パルス幅でＨレ
ベルのパルスが出力される。この時、Ｄ型フリップフロ
ップ６６(j) の反転出力端子Ｑ- はＨレベルになってい
るので、ＮＡＮＤ回路６２(j) の出力端子にＬレベルの
電圧が得られ、ＲＳ型フリップフロップ６４(j) の反転
出力端子Ｑ- はＨレベルになる。
間を有するＨレベルの要求信号が入力されると、ワンシ
ョット回路６０(j) の出力端子より一定パルス幅でＨレ
ベルのパルスが出力される。この時、Ｄ型フリップフロ
ップ６６(j) の反転出力端子Ｑ- はＨレベルになってい
るので、ＮＡＮＤ回路６２(j) の出力端子にＬレベルの
電圧が得られ、ＲＳ型フリップフロップ６４(j) の反転
出力端子Ｑ- はＨレベルになる。
【００３２】その直後にメモリサイクルクロックARB-CL
K がＤ型フリップフロップ６６(j)のクロック端子Ｔに
与えられると、ＲＳ型フリップフロップ６４(j) の反転
出力端子Ｑ- からのＨレベルがＤ型フリップフロップ６
６(j) のデータ入力端子Ｄに取り込まれ、Ｄ型フリップ
フロップ６６(j) の反転出力端子Ｑ- はＬレベルにな
る。このＤ型フリップフロップ６６(j) の反転出力端子
Ｑ- の電圧状態（Ｌレベル）はＲＳ型フリップフロップ
７０(j) にラッチされる。
K がＤ型フリップフロップ６６(j)のクロック端子Ｔに
与えられると、ＲＳ型フリップフロップ６４(j) の反転
出力端子Ｑ- からのＨレベルがＤ型フリップフロップ６
６(j) のデータ入力端子Ｄに取り込まれ、Ｄ型フリップ
フロップ６６(j) の反転出力端子Ｑ- はＬレベルにな
る。このＤ型フリップフロップ６６(j) の反転出力端子
Ｑ- の電圧状態（Ｌレベル）はＲＳ型フリップフロップ
７０(j) にラッチされる。
【００３３】このように、受付回路５６においては、３
つの要求信号ＲＲＱib，ＷＲＱi ，ＲＲＱiaがそれぞれ
入力段のワンショット回路６０(1) ，６０(2) ，６０
(3) に入力されると、直後のメモリサイクルクロックAR
B-CLK のタイミングで出力段のＲＳ型フリップフロップ
７０(1) ，７０(2) ，７０(3) にそれぞれＬレベルのデ
ータが要求受付データとしてラッチされる。
つの要求信号ＲＲＱib，ＷＲＱi ，ＲＲＱiaがそれぞれ
入力段のワンショット回路６０(1) ，６０(2) ，６０
(3) に入力されると、直後のメモリサイクルクロックAR
B-CLK のタイミングで出力段のＲＳ型フリップフロップ
７０(1) ，７０(2) ，７０(3) にそれぞれＬレベルのデ
ータが要求受付データとしてラッチされる。
【００３４】なお、上記のようにしてＤ型フリップフロ
ップ６６(j) の反転出力端子Ｑ- がＬレベルになると、
その直後にＮＡＮＤ回路６２(j) の出力がＨレベルに戻
ってＲＳ型フリップフロップ６４(j) の反転出力端子Ｑ
- がＬレベルになり、メモリサイクルクロックARB-CLK
のタイミングでＤ型フリップフロップ６６(j) の反転出
力端子Ｑ- がＨレベルに復帰するようになっている。
ップ６６(j) の反転出力端子Ｑ- がＬレベルになると、
その直後にＮＡＮＤ回路６２(j) の出力がＨレベルに戻
ってＲＳ型フリップフロップ６４(j) の反転出力端子Ｑ
- がＬレベルになり、メモリサイクルクロックARB-CLK
のタイミングでＤ型フリップフロップ６６(j) の反転出
力端子Ｑ- がＨレベルに復帰するようになっている。
【００３５】第２の読出し要求信号ＲＲＱibに対するＲ
Ｓ型フリップフロップ７０(1) は、Ｄ型フリップフロッ
プ６６(1) からの要求受付データをラッチすると、その
反転出力端子Ｑ- よりＨレベルのデータを要求保持デー
タとして出力する。この実施例において、第２の読出し
要求信号ＲＲＱibの優先順位は３つの要求信号の中で最
も低い順位に設定されているため、ＲＳ型フリップフロ
ップ７０(1) からの要求保持データは調停回路５８にお
ける第２の読出し要求信号ＲＲＱibに対応する入力段の
３入力型ＮＡＮＤ回路７２(1) の入力端子だけに与えら
れる。
Ｓ型フリップフロップ７０(1) は、Ｄ型フリップフロッ
プ６６(1) からの要求受付データをラッチすると、その
反転出力端子Ｑ- よりＨレベルのデータを要求保持デー
タとして出力する。この実施例において、第２の読出し
要求信号ＲＲＱibの優先順位は３つの要求信号の中で最
も低い順位に設定されているため、ＲＳ型フリップフロ
ップ７０(1) からの要求保持データは調停回路５８にお
ける第２の読出し要求信号ＲＲＱibに対応する入力段の
３入力型ＮＡＮＤ回路７２(1) の入力端子だけに与えら
れる。
【００３６】書込み用要求信号ＷＲＱi に対するＲＳ型
フリップフロップ７０(2) は、Ｄ型フリップフロップ６
６(2) からの要求受付データを取り込むと、その非反転
出力端子ＱよりＬレベルのデータを要求保持データとし
て出力する。書込み用要求信号ＷＲＱi の優先順位は最
も高い順位に設定されているため、ＲＳ型フリップフロ
ップ７０(2) からの要求保持データは、調停回路５８に
おける書込み用要求信号ＷＲＱi に対応する入力段のＮ
ＯＴ回路７４(2) の入力端子に直接与えられるととも
に、それよりも優先順位の低い要求保持データをマスク
するため、第１の読出し要求信号ＲＲＱiaに対応する入
力段の２入力型ＮＡＮＤ回路７２(3) の入力端子および
第２の読出し要求信号ＲＲＱibに対応する入力段の３入
力型ＮＡＮＤ回路７２(1) の入力端子にも与えられる。
フリップフロップ７０(2) は、Ｄ型フリップフロップ６
６(2) からの要求受付データを取り込むと、その非反転
出力端子ＱよりＬレベルのデータを要求保持データとし
て出力する。書込み用要求信号ＷＲＱi の優先順位は最
も高い順位に設定されているため、ＲＳ型フリップフロ
ップ７０(2) からの要求保持データは、調停回路５８に
おける書込み用要求信号ＷＲＱi に対応する入力段のＮ
ＯＴ回路７４(2) の入力端子に直接与えられるととも
に、それよりも優先順位の低い要求保持データをマスク
するため、第１の読出し要求信号ＲＲＱiaに対応する入
力段の２入力型ＮＡＮＤ回路７２(3) の入力端子および
第２の読出し要求信号ＲＲＱibに対応する入力段の３入
力型ＮＡＮＤ回路７２(1) の入力端子にも与えられる。
【００３７】第１の読出し要求信号ＲＲＱiaに対するＲ
Ｓ型フリップフロップ７０(3) は、Ｄ型フリップフロッ
プ６６(3) からの要求受付データを取り込むと、その反
転出力端子Ｑ- よりＨレベルのデータを要求保持データ
として出力する。この要求保持データは、調停回路５８
において第１の読出し要求信号ＲＲＱiaに対応する入力
段の２入力型ＮＡＮＤ回路７２(3) の入力端子に与えら
れる。また、第１の読出し要求信号ＲＲＱiaの優先順位
が書込み要求信号ＷＲＱi よりは低く第２の読出し要求
信号ＲＲＱibよりは高い順位に設定されているため、Ｒ
Ｓ型フリップフロップ７０(3) の非反転出力端子Ｑから
のＬレベルの出力がマスク用の信号として調停回路５８
における第２の読出し要求信号ＲＲＱibに対応する入力
段の３入力型ＮＡＮＤ回路７２(1) の入力端子に与えら
れる。
Ｓ型フリップフロップ７０(3) は、Ｄ型フリップフロッ
プ６６(3) からの要求受付データを取り込むと、その反
転出力端子Ｑ- よりＨレベルのデータを要求保持データ
として出力する。この要求保持データは、調停回路５８
において第１の読出し要求信号ＲＲＱiaに対応する入力
段の２入力型ＮＡＮＤ回路７２(3) の入力端子に与えら
れる。また、第１の読出し要求信号ＲＲＱiaの優先順位
が書込み要求信号ＷＲＱi よりは低く第２の読出し要求
信号ＲＲＱibよりは高い順位に設定されているため、Ｒ
Ｓ型フリップフロップ７０(3) の非反転出力端子Ｑから
のＬレベルの出力がマスク用の信号として調停回路５８
における第２の読出し要求信号ＲＲＱibに対応する入力
段の３入力型ＮＡＮＤ回路７２(1) の入力端子に与えら
れる。
【００３８】調停回路５８は、３つの要求信号ＲＲＱi
b，ＷＲＱi ，ＲＲＱiaの各々について、ＮＯＴ回路７
４(j) 、Ｄ型フリップフロップ７６(j) 、７８(j) 、８
０(j)およびＡＮＤ回路８２(j) を有している。さら
に、優先順位の低い第１および第２の読出し要求信号Ｒ
ＲＱia，ＲＲＱibについてはそれぞれ入力段にマスク用
のＮＡＮＤ回路７２(3) ，７２(1) を設けている。
b，ＷＲＱi ，ＲＲＱiaの各々について、ＮＯＴ回路７
４(j) 、Ｄ型フリップフロップ７６(j) 、７８(j) 、８
０(j)およびＡＮＤ回路８２(j) を有している。さら
に、優先順位の低い第１および第２の読出し要求信号Ｒ
ＲＱia，ＲＲＱibについてはそれぞれ入力段にマスク用
のＮＡＮＤ回路７２(3) ，７２(1) を設けている。
【００３９】優先順位の最も低い第２の読出し要求信号
ＲＲＱibに対する入力段のＮＡＮＤ回路７２(1) の出力
端子つまりＮＯＴ回路７４(1) の入力端子には、受付回
路５６のＲＳ型フリップフロップ７０(1) より第２の読
出し要求信号ＲＲＱibに対応した要求保持データしか出
力されていない時だけ、つまり第２の読出し要求信号Ｒ
ＲＱibが他の要求信号ＷＲＱi ，ＲＲＱiaと競合しない
で受付回路５６に受付保持されている時だけ、Ｌレベル
の電圧が得られる。この場合、ＮＯＴ回路７４(1) の出
力端子はＨレベルになり、直後にメモリサイクル発生器
５４からのメモリサイクルクロックARB-CLK がＤ型フリ
ップフロップ７６(1) のクロック入力端子Ｔに入力され
た時、Ｄ型フリップフロップ７６(1) の非反転出力端子
ＱがＨレベルになる。
ＲＲＱibに対する入力段のＮＡＮＤ回路７２(1) の出力
端子つまりＮＯＴ回路７４(1) の入力端子には、受付回
路５６のＲＳ型フリップフロップ７０(1) より第２の読
出し要求信号ＲＲＱibに対応した要求保持データしか出
力されていない時だけ、つまり第２の読出し要求信号Ｒ
ＲＱibが他の要求信号ＷＲＱi ，ＲＲＱiaと競合しない
で受付回路５６に受付保持されている時だけ、Ｌレベル
の電圧が得られる。この場合、ＮＯＴ回路７４(1) の出
力端子はＨレベルになり、直後にメモリサイクル発生器
５４からのメモリサイクルクロックARB-CLK がＤ型フリ
ップフロップ７６(1) のクロック入力端子Ｔに入力され
た時、Ｄ型フリップフロップ７６(1) の非反転出力端子
ＱがＨレベルになる。
【００４０】このＤ型フリップフロップ７６(1) の非反
転出力端子ＱからのＨレベルの出力は、出力段のＡＮＤ
回路８２(1) の一方の入力端子に入力されるとともに、
Ｄ型フリップフロップ７８(1) のデータ入力端子Ｄに与
えられる。その直後に基準クロックCLK がＤ型フリップ
フロップ７８(1) のクロック入力端子Ｔに与えられる
と、Ｄ型フリップフロップ７８(1) の非反転出力端子Ｑ
がＨレベルになり、さらに次の基準クロックCLK がＤ型
フリップフロップ８０(1) のクロック入力端子Ｔに与え
られると、Ｄ型フリップフロップ８０(1) の非反転出力
端子ＱがＨレベルになり、ＡＮＤ回路８２(1) の出力端
子よりＨレベルの命令ＲＩＳibが出力される。
転出力端子ＱからのＨレベルの出力は、出力段のＡＮＤ
回路８２(1) の一方の入力端子に入力されるとともに、
Ｄ型フリップフロップ７８(1) のデータ入力端子Ｄに与
えられる。その直後に基準クロックCLK がＤ型フリップ
フロップ７８(1) のクロック入力端子Ｔに与えられる
と、Ｄ型フリップフロップ７８(1) の非反転出力端子Ｑ
がＨレベルになり、さらに次の基準クロックCLK がＤ型
フリップフロップ８０(1) のクロック入力端子Ｔに与え
られると、Ｄ型フリップフロップ８０(1) の非反転出力
端子ＱがＨレベルになり、ＡＮＤ回路８２(1) の出力端
子よりＨレベルの命令ＲＩＳibが出力される。
【００４１】上記のようにしてＤ型フリップフロップ７
６(1) の非反転出力端子ＱがＨレベルになると、受付回
路５６において第２の読出し要求信号ＲＲＱibに対する
ＮＡＮＤ回路６８(1) の出力がＬレベルになり、ＲＳ型
フリップフロップ７０(1) の反転出力端子Ｑ- がＬレベ
ルになる。これによって、調停回路５８において第２の
読出し要求信号ＲＲＱibに対する入力段のＮＡＮＤ回路
７２(1) の出力がＨレベルになり、ＮＯＴ回路７４(1)
の出力がＬレベルになる。そして、その直後のメモリサ
イクルクロックARB-CLK のタイミングでＤ型フリップフ
ロップ７６(1)の非反転出力端子ＱがＬレベルになり、
ＡＮＤ回路８２(1) の出力がＬレベルに戻り、命令ＲＩ
Ｓibの持続時間が終了する。
６(1) の非反転出力端子ＱがＨレベルになると、受付回
路５６において第２の読出し要求信号ＲＲＱibに対する
ＮＡＮＤ回路６８(1) の出力がＬレベルになり、ＲＳ型
フリップフロップ７０(1) の反転出力端子Ｑ- がＬレベ
ルになる。これによって、調停回路５８において第２の
読出し要求信号ＲＲＱibに対する入力段のＮＡＮＤ回路
７２(1) の出力がＨレベルになり、ＮＯＴ回路７４(1)
の出力がＬレベルになる。そして、その直後のメモリサ
イクルクロックARB-CLK のタイミングでＤ型フリップフ
ロップ７６(1)の非反転出力端子ＱがＬレベルになり、
ＡＮＤ回路８２(1) の出力がＬレベルに戻り、命令ＲＩ
Ｓibの持続時間が終了する。
【００４２】このように、第２の読出し要求信号ＲＲＱ
ibの要求が調停回路５８で選択されると、直後にメモリ
サイクルクロックARB-CLK がＤ型フリップフロップ７６
(1)に与えられてから基準クロックCLK の２サイクル分
遅れて命令ＲＩＳibが出力され、次のメモリサイクルク
ロックARB-CLK がＤ型フリップフロップ７６(1) に与え
られた時点で命令ＲＩＳibの出力が止まるようになって
いる。本実施例において、２つのＤ型フリップフロップ
７８(j) ，８０(j) による基準クロックCLK の２サイク
ル分の遅れは、メモリアレイ３２(i) におけるメモリ素
子のプリチャージ期間を与えるためのものである。した
がって、出力段の２つのＤ型フリップフロップ７８(j)
，８０(j) は必要に応じて省くことが可能なものであ
る。
ibの要求が調停回路５８で選択されると、直後にメモリ
サイクルクロックARB-CLK がＤ型フリップフロップ７６
(1)に与えられてから基準クロックCLK の２サイクル分
遅れて命令ＲＩＳibが出力され、次のメモリサイクルク
ロックARB-CLK がＤ型フリップフロップ７６(1) に与え
られた時点で命令ＲＩＳibの出力が止まるようになって
いる。本実施例において、２つのＤ型フリップフロップ
７８(j) ，８０(j) による基準クロックCLK の２サイク
ル分の遅れは、メモリアレイ３２(i) におけるメモリ素
子のプリチャージ期間を与えるためのものである。した
がって、出力段の２つのＤ型フリップフロップ７８(j)
，８０(j) は必要に応じて省くことが可能なものであ
る。
【００４３】第１の読出し要求信号ＲＲＱiaおよび書込
み要求信号ＷＲＱi についても、調停回路５８における
それぞれの対応する回路部（７２(3) 〜８２(3) ）、
（７４(2) 〜８２(2) ）で上記の同様の動作が行われ
る。すなわち、調停回路５８の入力段でそれらの各要求
が選択されたとき、つまりＮＯＴ回路７４(3) ，７４
(2)の出力が排他的にＨレベルになったときは、メモリ
サイクルクロックARB-CLK に基づいた所定のタイミング
で出力段のＡＮＤ回路８２(3) ，８２(2) よりそれぞれ
命令ＲＩＳia，ＷＩＳi が択一的に出力される。
み要求信号ＷＲＱi についても、調停回路５８における
それぞれの対応する回路部（７２(3) 〜８２(3) ）、
（７４(2) 〜８２(2) ）で上記の同様の動作が行われ
る。すなわち、調停回路５８の入力段でそれらの各要求
が選択されたとき、つまりＮＯＴ回路７４(3) ，７４
(2)の出力が排他的にＨレベルになったときは、メモリ
サイクルクロックARB-CLK に基づいた所定のタイミング
で出力段のＡＮＤ回路８２(3) ，８２(2) よりそれぞれ
命令ＲＩＳia，ＷＩＳi が択一的に出力される。
【００４４】なお、調停回路５８において第１の読出し
要求信号ＲＲＱiaの要求が選択されるときは、受付回路
５６のＲＳ型フリップフロップ７０(2) の非反転出力端
子ＱからのＬレベルの出力によってＡＮＤ回路７２(3)
がマスクされていない場合、つまり第１の読出し要求信
号ＲＲＱiaよりも優先順位の高い書込み要求信号ＷＲＱ
i の要求が受付回路５６に受付保持されていない場合で
ある。
要求信号ＲＲＱiaの要求が選択されるときは、受付回路
５６のＲＳ型フリップフロップ７０(2) の非反転出力端
子ＱからのＬレベルの出力によってＡＮＤ回路７２(3)
がマスクされていない場合、つまり第１の読出し要求信
号ＲＲＱiaよりも優先順位の高い書込み要求信号ＷＲＱ
i の要求が受付回路５６に受付保持されていない場合で
ある。
【００４５】優先順位の最も高い書込み要求信号ＷＲＱ
i の場合は、それが受付回路５６に受け付けられて保持
された時点で、つまり対応するＲＳ型フリップフロップ
７０(2) の非反転出力端子ＱよりＬレベルの要求保持デ
ータが出力された時点で、他の要求信号ＲＲＱia，ＲＲ
Ｑibが受付回路５６に受付保持されているか否かに関係
なく、書込み要求信号ＷＲＱi の要求が選択される。
i の場合は、それが受付回路５６に受け付けられて保持
された時点で、つまり対応するＲＳ型フリップフロップ
７０(2) の非反転出力端子ＱよりＬレベルの要求保持デ
ータが出力された時点で、他の要求信号ＲＲＱia，ＲＲ
Ｑibが受付回路５６に受付保持されているか否かに関係
なく、書込み要求信号ＷＲＱi の要求が選択される。
【００４６】図４は、両アービタユニット５２(1) ，５
２(2) においてそれぞれ３つの要求信号（ＷＲＱ1 ，Ｒ
ＲＱ1a，ＲＲＱ1b）、（ＷＲＱ2 ，ＲＲＱ2a，ＲＲＱ2
b）が全部同時に入力された場合にそれぞれ対応する命
令（ＷＩＳ1 ，ＲＩＳ1a，ＲＩＳ1b）、（ＷＩＳ2 ，Ｒ
ＩＳ2a，ＲＩＳ2b）が出力されるタイミングを示す。
２(2) においてそれぞれ３つの要求信号（ＷＲＱ1 ，Ｒ
ＲＱ1a，ＲＲＱ1b）、（ＷＲＱ2 ，ＲＲＱ2a，ＲＲＱ2
b）が全部同時に入力された場合にそれぞれ対応する命
令（ＷＩＳ1 ，ＲＩＳ1a，ＲＩＳ1b）、（ＷＩＳ2 ，Ｒ
ＩＳ2a，ＲＩＳ2b）が出力されるタイミングを示す。
【００４７】図４において、要求信号が入力された直後
（１番目）のメモリサイクルクロックARB-CLK のタイミ
ングで、各アービタユニット５２(i) の受付回路５６に
おいてＤ型フリップフロップ６６(j) を介してＲＳ型フ
リップフロップ７０(j) にＬレベルの要求受付データが
ラッチされる。２番目のメモリサイクルクロックARB-CL
K のタイミングで、各アービタユニット５２(i) の調停
回路５８において選択された最も高い優先順位の書込み
要求信号ＷＲＱi の要求に応じた命令ＷＩＳiが発生さ
れる。３番目のメモリサイクルクロックARB-CLK のタイ
ミングで、各アービタユニット５２(i) の調停回路５８
において選択された２番目に高い優先順位の第１の読出
し要求信号ＲＲＱiaの要求に応じた命令ＲＩＳiaが発生
される。４番目のメモリサイクルクロックARB-CLK のタ
イミングで、各アービタユニット５２(i) の調停回路５
８において選択された最も低い優先順位の第２の読出し
要求信号ＲＲＱibの要求に応じた命令ＲＩＳibが発生さ
れる。
（１番目）のメモリサイクルクロックARB-CLK のタイミ
ングで、各アービタユニット５２(i) の受付回路５６に
おいてＤ型フリップフロップ６６(j) を介してＲＳ型フ
リップフロップ７０(j) にＬレベルの要求受付データが
ラッチされる。２番目のメモリサイクルクロックARB-CL
K のタイミングで、各アービタユニット５２(i) の調停
回路５８において選択された最も高い優先順位の書込み
要求信号ＷＲＱi の要求に応じた命令ＷＩＳiが発生さ
れる。３番目のメモリサイクルクロックARB-CLK のタイ
ミングで、各アービタユニット５２(i) の調停回路５８
において選択された２番目に高い優先順位の第１の読出
し要求信号ＲＲＱiaの要求に応じた命令ＲＩＳiaが発生
される。４番目のメモリサイクルクロックARB-CLK のタ
イミングで、各アービタユニット５２(i) の調停回路５
８において選択された最も低い優先順位の第２の読出し
要求信号ＲＲＱibの要求に応じた命令ＲＩＳibが発生さ
れる。
【００４８】この実施例では、アービタユニット５２
(1) ないしフィールドメモリ３０(1)側およびアービタ
ユニット５２(2) ないしフィールドメモリ３０(2) 側の
双方で書込み要求信号ＷＲＱ1 ，ＷＲＱ2 の優先順位を
最も高い順位にし、第１の読出し要求信号ＲＲＱ1a，Ｒ
ＲＱ2aの優先順位を２番目に高い順位にし、第２の読出
し要求信号ＲＲＱ1b，ＲＲＱ2bの優先順位を最も低い順
位にしたが、そのように優先順位を双方で一致させるこ
とは必ずしも必要なことではなく、各アービタユニット
５２(i) ないしフィールドメモリ３０(i) 側で複数の要
求信号間に任意の優先順位を設定することが可能であ
る。また、要求信号の種類は、書込み要求信号、読出し
要求信号に限るものではなく、リフレッシュ要求等を含
めることも可能である。
(1) ないしフィールドメモリ３０(1)側およびアービタ
ユニット５２(2) ないしフィールドメモリ３０(2) 側の
双方で書込み要求信号ＷＲＱ1 ，ＷＲＱ2 の優先順位を
最も高い順位にし、第１の読出し要求信号ＲＲＱ1a，Ｒ
ＲＱ2aの優先順位を２番目に高い順位にし、第２の読出
し要求信号ＲＲＱ1b，ＲＲＱ2bの優先順位を最も低い順
位にしたが、そのように優先順位を双方で一致させるこ
とは必ずしも必要なことではなく、各アービタユニット
５２(i) ないしフィールドメモリ３０(i) 側で複数の要
求信号間に任意の優先順位を設定することが可能であ
る。また、要求信号の種類は、書込み要求信号、読出し
要求信号に限るものではなく、リフレッシュ要求等を含
めることも可能である。
【００４９】図５は、メモリサイクル発生器５４をプロ
グラマブル方式で構成した場合の回路図を示す。図６
は、２ビットのプリセット値Ｐ1 ，Ｐ2 の種々の組み合
わせに対してこのプログラマブル式メモリサイクル発生
器５４の出力信号（メモリサイクルクロックARB-CLK ）
の周期が変化する様子を示す。図５および図６に示す例
に限らず、メモリサイクルクロックARB-CLK の周期をメ
モリシステムの仕様に応じて任意の長さに選ぶことが可
能である。
グラマブル方式で構成した場合の回路図を示す。図６
は、２ビットのプリセット値Ｐ1 ，Ｐ2 の種々の組み合
わせに対してこのプログラマブル式メモリサイクル発生
器５４の出力信号（メモリサイクルクロックARB-CLK ）
の周期が変化する様子を示す。図５および図６に示す例
に限らず、メモリサイクルクロックARB-CLK の周期をメ
モリシステムの仕様に応じて任意の長さに選ぶことが可
能である。
【００５０】
【発明の効果】以上説明したように、本発明のアービタ
回路によれば、複数のメモリの各々に対して受付手段と
調停手段を割り当てるとともに、共通のメモリサイクル
発生手段によって複数のメモリのそれぞれのメモリサイ
クルを同時に発生させるようにしたので、メモリ間相互
の干渉を防止しつつ各メモリを独立に動作させて全体的
なメモリアクセス時間を短くしてメモリ使用効率を向上
させることができる。また、本発明では、メモリサイク
ル発生手段を全てのメモリに対して共用しているだけで
なく、受付手段および調停手段の回路構成を標準化する
ことが可能であり、任意の個数のメモリに対応可能なア
ービタ回路を容易に構築することができ、回路コストの
低減化および回路設計の簡易化が実現されるだけでな
く、回路動作上の信頼性および再現性の向上もはかれる
という利点もある。
回路によれば、複数のメモリの各々に対して受付手段と
調停手段を割り当てるとともに、共通のメモリサイクル
発生手段によって複数のメモリのそれぞれのメモリサイ
クルを同時に発生させるようにしたので、メモリ間相互
の干渉を防止しつつ各メモリを独立に動作させて全体的
なメモリアクセス時間を短くしてメモリ使用効率を向上
させることができる。また、本発明では、メモリサイク
ル発生手段を全てのメモリに対して共用しているだけで
なく、受付手段および調停手段の回路構成を標準化する
ことが可能であり、任意の個数のメモリに対応可能なア
ービタ回路を容易に構築することができ、回路コストの
低減化および回路設計の簡易化が実現されるだけでな
く、回路動作上の信頼性および再現性の向上もはかれる
という利点もある。
【図１】本発明のアービタ回路の基本構成を示すブロッ
ク図である。
ク図である。
【図２】本発明のアービタ回路をフィールドメモリに適
用した一実施例によるメモリシステムの構成を示すブロ
ック図である。
用した一実施例によるメモリシステムの構成を示すブロ
ック図である。
【図３】図２のアービタ回路における各アービタユニッ
ト内の具体的回路構成例を示す回路図である。
ト内の具体的回路構成例を示す回路図である。
【図４】図２のアービタ回路における２つのアービタユ
ニットに全部の要求信号が同時に入力された場合にそれ
ぞれ対応する命令が出力されるタイミングを示すタイミ
ング図である。
ニットに全部の要求信号が同時に入力された場合にそれ
ぞれ対応する命令が出力されるタイミングを示すタイミ
ング図である。
【図５】図２のアービタ回路におけるメモリサイクル発
生器をプログラマブル方式で構成した場合の回路図を示
すブロック図である。
生器をプログラマブル方式で構成した場合の回路図を示
すブロック図である。
【図６】図５のメモリサイクル発生器の作用を示すタイ
ミング図である。
ミング図である。
【図７】従来のアービタ回路を適用したメモリシステム
の構成を示す図である。
の構成を示す図である。
【図８】従来のアービタ回路の基本構成を示す図であ
る。
る。
【図９】同一チップ上に複数のメモリを搭載するメモリ
システムに適用する従来のアービタ回路の基本構成を示
す図である。
システムに適用する従来のアービタ回路の基本構成を示
す図である。
１０(1) 〜１０(N) ，１０(i) 受付回路 １２(1) 〜１２(N) ，１２(i) 調停回路 １４(1) 〜１４(N) ，１４(i) アービタユニット １６ メモリサイクル発生器 ３０(1) ，３０(2) 多ポート型フィールドメモリ ５０ アービタ回路 ５２(1) ，５２(2) アービタユニット ５４ メモリサイクル発生器 ５６ 受付回路 ５８ 調停回路
Claims (1)
- 【請求項１】 複数のメモリの各々について複数の要求
信号を受け付ける受付手段と、 前記複数のメモリの各々について前記受付手段に受け付
けられた前記複数の要求信号間の調停を行う調停手段
と、 前記複数のメモリがそれぞれ対応する前記調停手段によ
って選択されたいずれかの要求に応じて動作するための
メモリサイクルを前記複数のメモリについて同時に発生
するメモリサイクル発生手段とを有するアービタ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18193993A JP3443689B2 (ja) | 1993-06-28 | 1993-06-28 | アービタ回路 |
| US08/266,000 US5495190A (en) | 1993-06-28 | 1994-06-27 | Arbiter circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18193993A JP3443689B2 (ja) | 1993-06-28 | 1993-06-28 | アービタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0713848A true JPH0713848A (ja) | 1995-01-17 |
| JP3443689B2 JP3443689B2 (ja) | 2003-09-08 |
Family
ID=16109542
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18193993A Expired - Fee Related JP3443689B2 (ja) | 1993-06-28 | 1993-06-28 | アービタ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5495190A (ja) |
| JP (1) | JP3443689B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011056810A (ja) * | 2009-09-10 | 2011-03-24 | Ricoh Co Ltd | 画像処理装置、カラー画像形成装置、画像処理方法、画像処理プログラム及び記録媒体 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6002274A (en) * | 1995-09-29 | 1999-12-14 | Dallas Semiconductor | Oversampled state machine for jitter tolerant pulse detection |
| US6401176B1 (en) * | 1997-11-14 | 2002-06-04 | Agere Systems Guardian Corp. | Multiple agent use of a multi-ported shared memory |
| JP4153579B2 (ja) * | 1998-01-22 | 2008-09-24 | 松下電器産業株式会社 | メモリアクセス制御装置 |
| US6523098B1 (en) * | 1999-12-22 | 2003-02-18 | Intel Corporation | Mechanism for efficient low priority write draining |
| US6512397B1 (en) * | 2001-08-20 | 2003-01-28 | International Business Machines Corporation | Circuit structures and methods for high-speed low-power select arbitration |
| US8554270B2 (en) | 2006-08-16 | 2013-10-08 | Broadcom Corporation | Systems and methods for enabling coexistence of multiple wireless components operating in the same frequency band |
| CN103827836B (zh) * | 2011-09-05 | 2017-02-01 | 华为技术有限公司 | 存储数据的方法和装置 |
| CN109461414B (zh) * | 2018-11-09 | 2020-11-06 | 惠科股份有限公司 | 一种显示装置的驱动电路及方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61202396A (ja) * | 1985-03-05 | 1986-09-08 | Nec Corp | デユアルポ−ト型ダイナミツク・ランダム・アクセス・メモリ |
| JP2613257B2 (ja) * | 1988-05-24 | 1997-05-21 | 株式会社日立製作所 | 多ポートｒａｍ |
| JPH04271089A (ja) * | 1991-02-26 | 1992-09-28 | Nec Ic Microcomput Syst Ltd | Ｉｃメモリ装置 |
| JPH04298882A (ja) * | 1991-03-28 | 1992-10-22 | Nec Corp | デュアルポートメモリ |
-
1993
- 1993-06-28 JP JP18193993A patent/JP3443689B2/ja not_active Expired - Fee Related
-
1994
- 1994-06-27 US US08/266,000 patent/US5495190A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011056810A (ja) * | 2009-09-10 | 2011-03-24 | Ricoh Co Ltd | 画像処理装置、カラー画像形成装置、画像処理方法、画像処理プログラム及び記録媒体 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5495190A (en) | 1996-02-27 |
| JP3443689B2 (ja) | 2003-09-08 |
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