JPH0454317B2 - - Google Patents
Info
- Publication number
- JPH0454317B2 JPH0454317B2 JP2155933A JP15593390A JPH0454317B2 JP H0454317 B2 JPH0454317 B2 JP H0454317B2 JP 2155933 A JP2155933 A JP 2155933A JP 15593390 A JP15593390 A JP 15593390A JP H0454317 B2 JPH0454317 B2 JP H0454317B2
- Authority
- JP
- Japan
- Prior art keywords
- flip
- flop
- signal
- input terminal
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000008054 signal transmission Effects 0.000 claims 3
- 238000010586 diagram Methods 0.000 description 16
- 230000006870 function Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000001902 propagating effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
- G06F13/364—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control using independent requests or grants, e.g. using separated request and grant lines
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
- Electronic Switches (AREA)
- Dram (AREA)
- Logic Circuits (AREA)
Description
産業上の利用分野
本発明は、２以上の要求信号の競合を調整する
ためのアービター回路に関するものである。 従来の技術 アービター回路とは、所定の回路に入力される
２以上の要求信号の競合を調整し、いずれかひと
つの要求信号のみを選択するための回路である。
たとえば、半導体メモリに対する書込み要求信号
と読出し要求信号の競合、あるいは、書込み要求
信号、読出し要求信号およびリフレツシユ要求信
号の競合を防止するために用いられる。２以上の
要求信号は、互いに同期していてもよいし、互い
に非同期の状態であつてもよい。 近年、映像機器等の高機能化が進み、それに伴
いシステム制御が非常に困難になつてきた。たと
えば、ビデオテープレコーダ等において、フイー
ルドメモリとしてダイナミツク・ランダム・アク
セス・メモリ（DRAM）を用いる場合、DRAM
に対するデータの書込みと読出しは同時に行わな
ければならないが、DRAMはデータの書込みと
読出しとを同時に行うことができない。このた
め、DRAMに対する書込み要求信号と読出し要
求信号の競合を調整して、書込み要求と読出し要
求のいずれか一方のみを行わせる必要がある。 第９図は従来のアービター回路を示すブロツク
図、第１０図はそのアービター回路に用いるRS
フリツプフロツプを示すブロツク図である。 第１０図のRSフリツプフロツプは、それぞれ
２つの入力端子をもつ第１、第２のNORゲート
１００，１０１で構成されている。第１のNOR
ゲート１００の出力端子は、第２のNORゲート
１０１の一方の入力端子に接続され、第２の
NORゲート１０１の出力端子は、第１のNORゲ
ート１００の一方の入力端子に接続されている。
そして、第１、第２のNORゲート１００，１０
１のもう一方の入力端子には、リセツト信号Ｒと
セツト信号Ｓがそれぞれ供給される。第１、第２
のNORゲート１００，１０１からは、出力信号
ＱおよびNQが出力される。 第１０図のRSフリツプフロツプは、セツト入
力端子を１端子、リセツト入力端子を１端子有す
るRSフリツプフロツプであり、以後、これを1R
−RSフリツプフロツプと呼ぶ。 第９図は、第１０図の1R−RSフリツプフロツ
プを用いた従来のアービター回路である。第９図
において、第１のRSフリツプフロツプ１０２〜
第４のRSフリツプフロツプ１０５は、いずれも
第１０図に示した1R−RSフリツプフロツプで構
成されている。第１のRSフリツプフロツプ１０
２のセツト入力端子Ｓには要求信号Ａが入力さ
れ、リセツト入力端子Ｒにはリセツト信号Ａが入
力される。第１のRSフリツプフロツプ１０２の
出力信号Ａ１は第１のANDゲート１０６の一方
の入力端子に供給される。第１のANDゲート１
０６の出力信号Ａ２は、第２のRSフリツプフロ
ツプ１０３のセツト入力端子Ｓに供給される。第
２のRSフリツプフロツプ１０３の第１の出力端
子Ｑからは、受付信号Ａが出力される。以上述べ
た第１、第２のRSフリツプフロツプ１０２，１
０３および第１のANDゲート１０６によつて、
第１のラツチ回路１０７が構成されている。 一方、第３、第４のRSフリツプフロツプ１０
４および第２のANDゲート１０８によつて第２
のラツチ回路１０９が構成されている。第２のラ
ツチ回路１０９内の接続関係は、第１のラツチ回
路１０７内の接続関係と同一である。そして、第
３のRSフリツプフロツプ１０４のセツト入力端
子Ｓには要求信号Ｂが入力され、リセツト入力端
子Ｒにはリセツト信号Ｂが入力される。また第４
のRSフリツプフロツプ１０５の第１の出力端子
Ｑからは、受付信号Ｂが出力される。受付信号
Ａ，ＢはNORゲート１１０の入力端子に供給さ
れ、NORゲート１１０の出力信号NABは第１、
第２のANDゲート１０６，１０８のもう一方の
入力端子に供給される。 第２、第４のRSフリツプフロツプ１０３，１
０５のリセツト入力端子Ｒには、アービター回路
の外部回路（たとえばメモリブロツク）から、共
通のリクエスト・エンド信号が供給される。 第１１図は、第９図に示すアービター回路の基
本動作を説明するためのタイミングチヤートであ
る。 第１１図には、第９図のアービター回路に対し
て、 (1) 要求信号Ａが入力されてから一定時間経過後
にリセツト信号Ａが入力される； (2) 要求信号Ａが入力された後に要求信号Ｂが入
力され、それから一定時間経過後にリセツト信
号Ｂが入力される； (3) 要求信号ＡまたはＢのいずれか一方が受け付
けられてから一定時間経過後にリクエスト・エ
ンド信号が入力される； 場合の各ノードの電位波形が示されている。 以下、第１１図を参照して第９図のアービター
回路の基本動作を説明する。 まず、要求信号Ａが第１のRSフリツプフロツ
プ１０２のリセツト入力端子Ｓに供給されると、
第１のRSフリツプフロツプ１０２の出力信号Ａ
１はＨレベルになる。このとき、受付信号Ａ，Ｂ
は共にＬレベルであり、NORゲート１１０の出
力信号NABはＨレベルであるから、第２のRSフ
リツプフロツプ１０３のセツト入力端子Ｓの信号
はＨレベルとなる。その結果、受付信号ＡがＨレ
ベルとなり、要求信号Ａが受け付けられたことに
なる。 次に、受付信号ＡがＨレベルの状態で、要求信
号Ｂが第３のRSフリツプフロツプ１０４のセツ
ト入力端子Ｓに供給されると、第３のRSフリツ
プフロツプ１０４の出力信号Ｂ１がＨレベルとな
る。ところが、この状態では受付信号ＡがＨレベ
ルであるため、NORゲート１１０の出力信号
NABがＬレベルである。このため第４のRSフリ
ツプフロツプ１０５のセツト入力端子ＳはＬレベ
ルのままであり、受付信号ＢもＬレベルのままで
ある。 次に、受付信号ＡがＨレベルになつてから一定
時間経過後に、外部回路からリセツト信号Ａが第
１のRSフリツプフロツプ１０２のリセツト入力
端子Ｒに供給されると、出力信号Ａ１はリセツト
されてＬレベルになる。 更に、要求信号Ｂとほぼ同じタイミングで、外
部回路からリエクスト・エンド信号が第２、第４
のRSフリツプフロツプ１０３，１０５のリセツ
ト入力端子Ｒに供給されるため、第２のRSフリ
ツプフロツプ１０３の出力信号Ｑがリセツトさ
れ、受付信号ＡがＬレベルとなる。すると、
NORゲート１１０の出力信号NABがＨレベルと
なり、第４のRSフリツプフロツプ１０５のセツ
ト入力端子ＳがＨレベルとなるため、受付信号Ｂ
がＨレベルに変化する。このようにして要求信号
Ｂが受付けられたことになる。 このように、第９図に示したアービター回路に
よれば、要求信号Ａにしたがつて受付信号ＡがＨ
レベルである期間内に、要求信号Ｂが入力された
場合にも、両要求信号Ａ，Ｂの競合を調整し、い
ずれか一方の要求信号のみを受付けることができ
る。 発明が解決しようとする課題 ところで、第９図のアービター回路において、
２つの要求信号Ａ，Ｂが競合する場合、一方の要
求信号Ａが受付けられ、NORゲート１１０の出
力信号NANがＬレベルに変化した後にもう一方
の要求信号が入力されるか、逆に一方の要求信号
Ｂが受付けられ、NORゲート１１０の出力信号
NABがＬレベルに変化した後にもう一方の要求
信号Ａが入力されるのであれば、特に問題は生じ
ない。 ところが、２つの要求信号Ａ，Ｂがほぼ同時に
アービター回路に入力されると、第１２図に示す
ような不都合が生じる。すなわち、要求信号Ａ，
Ｂが同時にアービター回路に入力されると、第
１、第３のRSフリツプフロツプ１０２，１０４
の出力信号Ａ１，Ｂ１が共にＨレベルとなる。こ
の時点では、受付信号Ａ，Ｂが共にＬレベル、
NORゲート１１０の出力信号NABがＨレベルで
あるため、第２、第４のRSフリツプフロツプ１
０３，１０５のセツト入力端子Ｓは共にＨレベル
となる。その結果、受付信号Ａ，Ｂが共にＨレベ
ルとなり、要求信号Ａと要求信号Ｂの両方を受付
けてしまうことになる。 このように、第９図に示すアービター回路で
は、２つの要求信号Ａ，Ｂがほぼ同時に入力され
た場合に、このような競合する２つの要求を調整
し、いずれか一方の要求のみを選択するという、
アービター回路本来の仕様を満足しないことにな
る。 更に、一方に要求信号Ａがアービター回路に入
力され、受付信号ＡがＨレベルとなり、NORレ
ベル１１０の出力信号NABがＬレベルになる直
前に、もう一方の要求信号Ｂが第３のRSフリツ
プフロツプ１０４のセツト入力端子Ｓに入力さ
れ、第３のRSフリツプフロツプ１０４の出力信
号Ｂ１がＨレベルになる場合、第１３図に示すよ
うな不都合が生じる。 すなわち、第３のRSフリツプフロツプ１０４
の出力信号Ｂ１がＨレベルになつた直後にNOR
ゲート１１０の出力信号NABがＬレベルになる
ため、第２のANDゲート１０８の出力信号Ｂ２
はパルス状になる。このパルスのパルス幅が、第
４のRSフリツプフロツプ１０５のセツト入力端
子Ｓへ信号Ｂ２が供給されてから出力信号（受付
信号Ｂ）をラツチするまでの遅延時間より短い
と、このパルスが第４のRSフリツプフロツプ１
０５内の２つのNORゲート１００，１０１（第
１０図参照）の間を伝播し続けるため、第４の
RSフリツプフロツプは発振することになる。 逆に、一方の要求信号Ｂがアービター回路に入
力され、受付信号ＢがＨレベルとなり、NORゲ
ート１１０の出力信号NABがＬレベルになる直
前に、もう一方の要求信号Ａが第１のRSフリツ
プフロツプ１０２のセツト入力端子Ｓに供給され
て、その出力信号Ａ１がＨレベルになる場合に
は、第２のフリツプフロツプ１０３の出力信号
（受付信号Ａ）が発振することになる。 本発明はこのような問題を解決し、複数の要求
信号が実質的に同時に入力された場合でも、ある
いは複数の要求信号間の時間差が少ない場合で
も、競合する複数の要求信号を調整することので
きるアービター回路を提供することを目的とす
る。 課題を解決するための手段 本発明は、複数の要求信号が供給される複数の
ラツチ回路の出力段RSフリツプフロツプに、リ
クエスト・エンド信号が供給されるリセツト入力
端子の他に、１つ以上のリセツト入力端子を設け
たものである。そして、複数のラツチ回路のうち
の所定のラツチ回路の出力段RSフリツプフロツ
プの第１の出力端子の信号を、他のラツチ回路の
出力段RSフリツプフロツプのリセツト入力端子
に供給するとともに、各ラツチ回路の出力段RS
フリツプフロツプの第２の出力端子とリセツト入
力端子の間に遅延回路を接続したものである。 作 用 このようにすれば、複数の要求信号が実質的に
同時に供給された場合にも、それらの要求信号の
競合を調整することができる。また、各遅延回路
の遅延時間を、対応する出力段RSフリツプフロ
ツプのセツト入力端子に信号が供給されてから出
力端子に信号がラツチされるまでに要する時間よ
り長く設定しておけば、各出力段RSフリツプフ
ロツプにパルス状の信号が供給された場合でも、
各出力段RSフリツプフロツプが発振するのを防
止することができる。 実施例 第１図は本発明の第１の実施例におけるアービ
ター回路を組込んだメモリ回路のブロツク図であ
る。 第１図において、書込みモード時には、書込み
クロツクにしたがつて、書込み制御回路１よりア
ービター回路２に対して書込み要求信号Ａが供給
される。また、書込みアドレス発生回路３からの
書込みアドレスが、アドレス選択回路４を介して
メモリブロツク５に供給される。一方、読出しモ
ード時には、読出しクロツクにしたがつて、読出
し制御回路６よりアービター回路２に対して読出
し要求信号Ｂが供給される。また、読出しアドレ
ス発生回路７からの読出しアドレスが、アドレス
選択回路４を介してメモリブロツク５に供給され
る。 ここで、書込み要求と読出し要求とが競合した
場合、アービター回路２においてその競合が調整
され、いずれか一方の要求のみを受付ける。そし
て書込み要求が受付けられたときは、アービター
回路２からの受付信号Ａがロジツク回路８を介し
てメモリブロツク５に供給され、アドレス選択回
路４からのメモリアドレスにしたがつて入力デー
タをメモリブロツク５内の所定のメモリセルに書
込む。一方、読出し要求が受付けられたときは、
アービター回路２からの受付信号Ｂがロジツク回
路８を介してメモリブロツク５に供給され、アド
レス選択回路４からのメモリアドレスにしたがつ
て、メモリブロツク５の所定のメモリセルに記憶
されたデータを読み出す。 第２図は、第１図のメモリ回路に組込まれる、
本発明の第１の実施例におけるアービター回路の
ブロツク図である。第３図は第２図のアービター
回路に用いるRSフリツプフロツプのブロツク図
である。 第３図に示すRSフリツプフロツプは、４つの
入力端子をもつ第１のNORゲート９と、２つの
入力端子をもつ第２のNORゲート１０とで構成
されている。第１のNORゲート９の出力端子は、
第２のNORゲート１０の一方の入力端子に接続
され、第２のNORゲート１０の出力端子は、第
１のNORゲート９のひとつの入力端子に接続さ
れている。第１のNORゲート９の残りの３つの
入力端子にはリセツト信号R1，R2，R3がそれぞ
れ供給される。第２のNORゲート１０の残りの
入力端子には、セツト信号Ｓが供給される。第
１、第２のNORゲート９，１０からは、出力信
号ＱおよびNQが出力される。 第３図のRSフリツプフロツプは、セツト入力
端子を１端子、リセツト入力端子を３端子有する
RSフリツプフロツプであり、以後、これを3R−
RSフリツプフロツプと呼ぶ。 第２図は、第３図の3R−RSフリツプフロツプ
を用いた、本発明の第１の実施例におけるアービ
ター回路である。第２図において、第１のRSフ
リツプフロツプ（入力段RSフリツプフロツプ）
１１および第３のRSフリツプフロツプ（入力段
RSフリツプフロツプ）１３は、従来のアービタ
ー回路に用いた1R−RSフリツプフロツプで構成
されている。一方、第２のRSフリツプフロツプ
（出力段RSフリツプフロツプ）１２および第４の
RSフリツプフロツプ（出力段RSフリツプフロツ
プ）１４は、第３図に示した3R−RSフリツプフ
ロツプで構成されている。 第１のRSフリツプフロツプ１１のセツト入力
端子Ｓには要求信号Ａが入力され、リセツト端子
Ｒにはリセツト信号Ａが入力される。第１のRS
フリツプフロツプ１１の出力信号Ａ１は第１の
ANDゲート１５の一方の入力端子に供給される。
第１のANDゲート１５の出力信号Ａ２は、第２
のRSフリツプフロツプ１２のセツト入力端子Ｓ
に供給される。第２のRSフリツプフロツプ１２
の第１の出力端子Ｑからは受付信号Ａが出力され
る。第２のRSフリツプフロツプ１２の第２の出
力端子NQとリセツト入力端子R1の間には、第１
の遅延回路１６が接続されている。以上述べた第
１、第２のRSフリツプフロツプ１１，１２およ
び第１のANDゲート１５、第１の遅延回路１６
によつて、第１のラツチ回路１７が構成されてい
る。 一方、第３のRSフリツプフロツプ１３、第４
のRSフリツプフロツプ１４、第２のANDゲート
１８、第２の遅延回路１９によつて第２のラツチ
回路２０が構成されている。第２のラツチ回路２
０内の接続関係は、第１のラツチ回路１７内の接
続関係と同一である。そして第３のRSフリツプ
フロツプ１３のセツト入力端子Ｓには要求信号Ｂ
が入力され、リセツト入力端子Ｒにはリセツト信
号Ｂが入力される。また第４のRSフリツプフロ
ツプ１４の第１の出力端子Ｑからは、要求信号Ｂ
が出力される。 受付信号Ａ，ＢはNORゲート２１の入力端子
に供給され、NORゲート２１の出力端子NABは
第１、第２のANDゲート１５，１８のもう一方
の入力端子に供給される。第２、第４のRSフリ
ツプフロツプ１２，１４のリセツト入力端子R2，
R2には、第１図に示したメモリブロツク５から
ロジツク回路８を介してリクエスト・エンド信号
が供給される。第２のRSフリツプフロツプ１２
のリセツト入力端子R3には受付信号Ｂが供給さ
れ、第４のRSフリツプフロツプ１４のリセツト
入力端子R3は接地されている。 第２図のアービター回路において、第１１図に
示したタイミングで２つの要求Ａ，Ｂが入力され
た場合の動作は従来例と同様である。すなわち、
要求Ａが受付けられ、NORゲート２１の出力信
号NABがＬレベルになつた後に要求Ｂが入力さ
れるか、または要求Ｂが受付けられ、NORゲー
ト２１の出力信号NABがＬレベルになつた後に
要求Ａが入力される場合は、従来と同様に要求
Ａ，Ｂの競合を調整し、いずれか一方の要求のみ
を選択することができる。 次に、従来のアービター回路で不都合の生じた
タイミング、すなわち、要求Ａ，Ｂが実質的に同
時に入力される場合の動作を、第４図とともに説
明する。 要求Ａ，Ｂが同時にアービター回路に入力され
ると、第１、第３のRSフリツプフロツプ１１，
１３の出力信号Ａ１，Ｂ１が共にＬレベルにな
る。この時点では、受付信号Ａ、受付信号Ｂが共
にＬレベル、NORゲート２１の出力信号NABが
Ｈレベルであるため、第１、第２のANDゲート
１５，１８の出力信号Ａ２，Ｂ２は共にＨレベル
となる。その結果、第２、第４のRSフリツプフ
ロツプ１２，１４の出力端子NQからの出力信号
Ａ３，Ｂ３は共にＬレベルになる。更に、第１、
第２の遅延回路１６，１９の出力信号Ａ４，Ｂ４
が共にＬレベルになると、第２、第４のRSフリ
ツプフロツプ１２，１４のすべてのリセツト入力
端子R1〜R3がＬレベルになるため、第２、第４
のRSフリツプフロツプ１２，１４の出力端子Ｑ
における受付信号Ａ，Ｂは共にレベルになる。と
ころが、受付信号ＢがＨレベルになると、第２の
RSフリツプフロツプ１２のリセツト入力端子R3
がＨレベルになり、受付信号ＡがＬレベルにリセ
ツトされる。その結果、要求信号Ｂのみが受付け
られ、要求信号Ａは受けつけられない。 このように、第２図のアービター回路によれ
ば、２つの要求Ａ，Ｂがほぼ同時に入力された場
合でも、２つの信号Ａ，Ｂの両方が受付けられる
ということはなく、互いに競合する２つの要求を
調整し、いずれか一方を選択するという、アービ
ター回路としての本来の仕様を満足する。 次に、要求信号Ａがアービター回路に入力さ
れ、受付信号ＡがＨレベルになり、NORゲート
２１の出力信号NABがＬレベルになる直前に、
もう一方の要求信号Ｂが第３のRSフリツプフロ
ツプ１３に入力され、第３のRSフリツプフロツ
プ１３の出力信号Ｂ１がＨレベルとなる場合の動
作を、第５図とともに説明する。 この場合、第３のRSフリツプフロツプ１３の
出力信号Ｂ１がＨレベルになつた直後にNORゲ
ート２１の出力信号NABがＬレベルになる。こ
のため、従来のアービター回路と同様に第２の
ANDゲート１８の出力信号Ｂ２はパルス状にな
る。すると、第４のRSフリツプフロツプ１４の
出力端子NQからの出力信号Ｂ３もパルス状にな
る。ここで、第２の遅延素子１９の遅延時間を、
第４のRSフリツプフロツプ１４のセツト入力端
子Ｓへ信号Ｂ２が供給されてから出力信号（受付
信号Ｂ）をラツチするまでの遅延時間より長く設
定しておけば、第４のRSフリツプフロツプ１４
のリセツト入力端子R1と出力端子NQとが共にＬ
レベルとなることはない。その結果、従来のアー
ビター回路のように第４のRSフリツプフロツプ
が発振することはない。 第６図は本発明の第２の実施例におけるアービ
ター回路のブロツク図である。第６図において、
第２図中のブロツクと実質的に等価な機能をもつ
ブロツクには第２図と同一の番号を付して説明を
省略する。第６図において、第２図と異なる点
は、第４のRSフリツプフロツプ２２を2R−RS
フリツプフロツプで構成した点である。すなわ
ち、第４のRSフリツプフロツプ２２は、２つの
リセツト入力端子R1，R2をもち、一方のリセツ
ト入力端子R2にはリクエスト・エンド信号が供
給され、もう一方のリセツト入力端子R1には第
２の遅延回路１９の出力信号Ｂ４が供給される。 このように構成しても、第２図の実施例と同じ
機能が実現できる。 第７図は本発明の第３の実施例におけるアービ
ター回路のブロツク図である。第７図において、
第２図，第６図中のブロツクと実質的に等価な機
能をもつブロツクには、第２図，第６図と同一の
番号を付して説明を省略する。 第７図は、３つの要求信号Ａ，ＢおよびＣの競
合を調整するためのアービター回路であり、たと
えばDRAMの書込み要求信号、読出し要求信号、
リフレツシユ要求信号の３つの要求信号の競合を
調整する場合に用いられる。第７図においては、
第２のRSフリツプフロツプ２３が4R−RSフリ
ツプフロツプ、すなわち４つのリセツト入力端子
R1〜R4をもつRSフリツプフロツプで構成されて
いる。また第４のRSフリツプフロツプ２４も4R
−RSフリツプフロツプで構成されている。更に、
第３のラツチ回路２５が付加されており、第３の
ラツチ回路２５は、1RのRSフリツプフロツプか
らなる第５のRSフリツプフロツプ２６と、第３
のANDゲート２７と、4R−RSフリツプフロツ
プからなる第６のRSフリツプフロツプ２８と、
第６のRSフリツプフロツプ２８の出力端子NQ
とリセツト入力端子R1の間に接続された第３の
遅延回路２９とで構成されている。そして受付信
号Ｂが第２のRSフリツプフロツプ２３のリセツ
ト入力端子R3に供給され、受付信号Ｃが第２、
第４のRSフリツプフロツプ２３，２４のリセツ
ト入力端子R4とR3にそれぞれ供給される。なお、
第４のRSフリツプフロツプ２４のリセツト入力
端子R4、および第６のRSフリツプフロツプ２８
のリセツト入力端子R3，R4は共に接地されてい
る。 第７図の構成にすれば、第２図あるいは第６図
に示したアービター回路と実質的に同一の原理に
よつて、３つの要求信号Ａ，Ｂ，Ｃの競合を調整
することができる。 第８図は、更に本発明の第４の実施例における
アービター回路を示すブロツク図である。第８図
において、第７図中のブロツクと実質的に等価な
機能をもつブロツクには、第７図と同一の番号を
付して説明を省略する。 第８図において、第７図と異なる点は、第４の
RSフリツプフロツプ３０を3R−RSフリツプフ
ロツプで構成し、第６のRSフリツプフロツプ３
１を2R−RSフリツプフロツプで構成した点であ
る。このようにしても、３つの要求信号Ａ，Ｂ，
Ｃの競合を調整することができる。 なお、以上の説明から明らかなように、、第４、
第５、第６等のラツチ回路を順次付加することに
よつて、４つ以上の要求信号の競合を調整できる
ことは云うまでもない。 ここで、要求信号の数と、ラツチ回路と、各ラ
ツチ回路を構成するRSフリツプフロツプのリセ
ツト入力端子数との関係を概念的に示すと、表１
のようになる。
ためのアービター回路に関するものである。 従来の技術 アービター回路とは、所定の回路に入力される
２以上の要求信号の競合を調整し、いずれかひと
つの要求信号のみを選択するための回路である。
たとえば、半導体メモリに対する書込み要求信号
と読出し要求信号の競合、あるいは、書込み要求
信号、読出し要求信号およびリフレツシユ要求信
号の競合を防止するために用いられる。２以上の
要求信号は、互いに同期していてもよいし、互い
に非同期の状態であつてもよい。 近年、映像機器等の高機能化が進み、それに伴
いシステム制御が非常に困難になつてきた。たと
えば、ビデオテープレコーダ等において、フイー
ルドメモリとしてダイナミツク・ランダム・アク
セス・メモリ（DRAM）を用いる場合、DRAM
に対するデータの書込みと読出しは同時に行わな
ければならないが、DRAMはデータの書込みと
読出しとを同時に行うことができない。このた
め、DRAMに対する書込み要求信号と読出し要
求信号の競合を調整して、書込み要求と読出し要
求のいずれか一方のみを行わせる必要がある。 第９図は従来のアービター回路を示すブロツク
図、第１０図はそのアービター回路に用いるRS
フリツプフロツプを示すブロツク図である。 第１０図のRSフリツプフロツプは、それぞれ
２つの入力端子をもつ第１、第２のNORゲート
１００，１０１で構成されている。第１のNOR
ゲート１００の出力端子は、第２のNORゲート
１０１の一方の入力端子に接続され、第２の
NORゲート１０１の出力端子は、第１のNORゲ
ート１００の一方の入力端子に接続されている。
そして、第１、第２のNORゲート１００，１０
１のもう一方の入力端子には、リセツト信号Ｒと
セツト信号Ｓがそれぞれ供給される。第１、第２
のNORゲート１００，１０１からは、出力信号
ＱおよびNQが出力される。 第１０図のRSフリツプフロツプは、セツト入
力端子を１端子、リセツト入力端子を１端子有す
るRSフリツプフロツプであり、以後、これを1R
−RSフリツプフロツプと呼ぶ。 第９図は、第１０図の1R−RSフリツプフロツ
プを用いた従来のアービター回路である。第９図
において、第１のRSフリツプフロツプ１０２〜
第４のRSフリツプフロツプ１０５は、いずれも
第１０図に示した1R−RSフリツプフロツプで構
成されている。第１のRSフリツプフロツプ１０
２のセツト入力端子Ｓには要求信号Ａが入力さ
れ、リセツト入力端子Ｒにはリセツト信号Ａが入
力される。第１のRSフリツプフロツプ１０２の
出力信号Ａ１は第１のANDゲート１０６の一方
の入力端子に供給される。第１のANDゲート１
０６の出力信号Ａ２は、第２のRSフリツプフロ
ツプ１０３のセツト入力端子Ｓに供給される。第
２のRSフリツプフロツプ１０３の第１の出力端
子Ｑからは、受付信号Ａが出力される。以上述べ
た第１、第２のRSフリツプフロツプ１０２，１
０３および第１のANDゲート１０６によつて、
第１のラツチ回路１０７が構成されている。 一方、第３、第４のRSフリツプフロツプ１０
４および第２のANDゲート１０８によつて第２
のラツチ回路１０９が構成されている。第２のラ
ツチ回路１０９内の接続関係は、第１のラツチ回
路１０７内の接続関係と同一である。そして、第
３のRSフリツプフロツプ１０４のセツト入力端
子Ｓには要求信号Ｂが入力され、リセツト入力端
子Ｒにはリセツト信号Ｂが入力される。また第４
のRSフリツプフロツプ１０５の第１の出力端子
Ｑからは、受付信号Ｂが出力される。受付信号
Ａ，ＢはNORゲート１１０の入力端子に供給さ
れ、NORゲート１１０の出力信号NABは第１、
第２のANDゲート１０６，１０８のもう一方の
入力端子に供給される。 第２、第４のRSフリツプフロツプ１０３，１
０５のリセツト入力端子Ｒには、アービター回路
の外部回路（たとえばメモリブロツク）から、共
通のリクエスト・エンド信号が供給される。 第１１図は、第９図に示すアービター回路の基
本動作を説明するためのタイミングチヤートであ
る。 第１１図には、第９図のアービター回路に対し
て、 (1) 要求信号Ａが入力されてから一定時間経過後
にリセツト信号Ａが入力される； (2) 要求信号Ａが入力された後に要求信号Ｂが入
力され、それから一定時間経過後にリセツト信
号Ｂが入力される； (3) 要求信号ＡまたはＢのいずれか一方が受け付
けられてから一定時間経過後にリクエスト・エ
ンド信号が入力される； 場合の各ノードの電位波形が示されている。 以下、第１１図を参照して第９図のアービター
回路の基本動作を説明する。 まず、要求信号Ａが第１のRSフリツプフロツ
プ１０２のリセツト入力端子Ｓに供給されると、
第１のRSフリツプフロツプ１０２の出力信号Ａ
１はＨレベルになる。このとき、受付信号Ａ，Ｂ
は共にＬレベルであり、NORゲート１１０の出
力信号NABはＨレベルであるから、第２のRSフ
リツプフロツプ１０３のセツト入力端子Ｓの信号
はＨレベルとなる。その結果、受付信号ＡがＨレ
ベルとなり、要求信号Ａが受け付けられたことに
なる。 次に、受付信号ＡがＨレベルの状態で、要求信
号Ｂが第３のRSフリツプフロツプ１０４のセツ
ト入力端子Ｓに供給されると、第３のRSフリツ
プフロツプ１０４の出力信号Ｂ１がＨレベルとな
る。ところが、この状態では受付信号ＡがＨレベ
ルであるため、NORゲート１１０の出力信号
NABがＬレベルである。このため第４のRSフリ
ツプフロツプ１０５のセツト入力端子ＳはＬレベ
ルのままであり、受付信号ＢもＬレベルのままで
ある。 次に、受付信号ＡがＨレベルになつてから一定
時間経過後に、外部回路からリセツト信号Ａが第
１のRSフリツプフロツプ１０２のリセツト入力
端子Ｒに供給されると、出力信号Ａ１はリセツト
されてＬレベルになる。 更に、要求信号Ｂとほぼ同じタイミングで、外
部回路からリエクスト・エンド信号が第２、第４
のRSフリツプフロツプ１０３，１０５のリセツ
ト入力端子Ｒに供給されるため、第２のRSフリ
ツプフロツプ１０３の出力信号Ｑがリセツトさ
れ、受付信号ＡがＬレベルとなる。すると、
NORゲート１１０の出力信号NABがＨレベルと
なり、第４のRSフリツプフロツプ１０５のセツ
ト入力端子ＳがＨレベルとなるため、受付信号Ｂ
がＨレベルに変化する。このようにして要求信号
Ｂが受付けられたことになる。 このように、第９図に示したアービター回路に
よれば、要求信号Ａにしたがつて受付信号ＡがＨ
レベルである期間内に、要求信号Ｂが入力された
場合にも、両要求信号Ａ，Ｂの競合を調整し、い
ずれか一方の要求信号のみを受付けることができ
る。 発明が解決しようとする課題 ところで、第９図のアービター回路において、
２つの要求信号Ａ，Ｂが競合する場合、一方の要
求信号Ａが受付けられ、NORゲート１１０の出
力信号NANがＬレベルに変化した後にもう一方
の要求信号が入力されるか、逆に一方の要求信号
Ｂが受付けられ、NORゲート１１０の出力信号
NABがＬレベルに変化した後にもう一方の要求
信号Ａが入力されるのであれば、特に問題は生じ
ない。 ところが、２つの要求信号Ａ，Ｂがほぼ同時に
アービター回路に入力されると、第１２図に示す
ような不都合が生じる。すなわち、要求信号Ａ，
Ｂが同時にアービター回路に入力されると、第
１、第３のRSフリツプフロツプ１０２，１０４
の出力信号Ａ１，Ｂ１が共にＨレベルとなる。こ
の時点では、受付信号Ａ，Ｂが共にＬレベル、
NORゲート１１０の出力信号NABがＨレベルで
あるため、第２、第４のRSフリツプフロツプ１
０３，１０５のセツト入力端子Ｓは共にＨレベル
となる。その結果、受付信号Ａ，Ｂが共にＨレベ
ルとなり、要求信号Ａと要求信号Ｂの両方を受付
けてしまうことになる。 このように、第９図に示すアービター回路で
は、２つの要求信号Ａ，Ｂがほぼ同時に入力され
た場合に、このような競合する２つの要求を調整
し、いずれか一方の要求のみを選択するという、
アービター回路本来の仕様を満足しないことにな
る。 更に、一方に要求信号Ａがアービター回路に入
力され、受付信号ＡがＨレベルとなり、NORレ
ベル１１０の出力信号NABがＬレベルになる直
前に、もう一方の要求信号Ｂが第３のRSフリツ
プフロツプ１０４のセツト入力端子Ｓに入力さ
れ、第３のRSフリツプフロツプ１０４の出力信
号Ｂ１がＨレベルになる場合、第１３図に示すよ
うな不都合が生じる。 すなわち、第３のRSフリツプフロツプ１０４
の出力信号Ｂ１がＨレベルになつた直後にNOR
ゲート１１０の出力信号NABがＬレベルになる
ため、第２のANDゲート１０８の出力信号Ｂ２
はパルス状になる。このパルスのパルス幅が、第
４のRSフリツプフロツプ１０５のセツト入力端
子Ｓへ信号Ｂ２が供給されてから出力信号（受付
信号Ｂ）をラツチするまでの遅延時間より短い
と、このパルスが第４のRSフリツプフロツプ１
０５内の２つのNORゲート１００，１０１（第
１０図参照）の間を伝播し続けるため、第４の
RSフリツプフロツプは発振することになる。 逆に、一方の要求信号Ｂがアービター回路に入
力され、受付信号ＢがＨレベルとなり、NORゲ
ート１１０の出力信号NABがＬレベルになる直
前に、もう一方の要求信号Ａが第１のRSフリツ
プフロツプ１０２のセツト入力端子Ｓに供給され
て、その出力信号Ａ１がＨレベルになる場合に
は、第２のフリツプフロツプ１０３の出力信号
（受付信号Ａ）が発振することになる。 本発明はこのような問題を解決し、複数の要求
信号が実質的に同時に入力された場合でも、ある
いは複数の要求信号間の時間差が少ない場合で
も、競合する複数の要求信号を調整することので
きるアービター回路を提供することを目的とす
る。 課題を解決するための手段 本発明は、複数の要求信号が供給される複数の
ラツチ回路の出力段RSフリツプフロツプに、リ
クエスト・エンド信号が供給されるリセツト入力
端子の他に、１つ以上のリセツト入力端子を設け
たものである。そして、複数のラツチ回路のうち
の所定のラツチ回路の出力段RSフリツプフロツ
プの第１の出力端子の信号を、他のラツチ回路の
出力段RSフリツプフロツプのリセツト入力端子
に供給するとともに、各ラツチ回路の出力段RS
フリツプフロツプの第２の出力端子とリセツト入
力端子の間に遅延回路を接続したものである。 作 用 このようにすれば、複数の要求信号が実質的に
同時に供給された場合にも、それらの要求信号の
競合を調整することができる。また、各遅延回路
の遅延時間を、対応する出力段RSフリツプフロ
ツプのセツト入力端子に信号が供給されてから出
力端子に信号がラツチされるまでに要する時間よ
り長く設定しておけば、各出力段RSフリツプフ
ロツプにパルス状の信号が供給された場合でも、
各出力段RSフリツプフロツプが発振するのを防
止することができる。 実施例 第１図は本発明の第１の実施例におけるアービ
ター回路を組込んだメモリ回路のブロツク図であ
る。 第１図において、書込みモード時には、書込み
クロツクにしたがつて、書込み制御回路１よりア
ービター回路２に対して書込み要求信号Ａが供給
される。また、書込みアドレス発生回路３からの
書込みアドレスが、アドレス選択回路４を介して
メモリブロツク５に供給される。一方、読出しモ
ード時には、読出しクロツクにしたがつて、読出
し制御回路６よりアービター回路２に対して読出
し要求信号Ｂが供給される。また、読出しアドレ
ス発生回路７からの読出しアドレスが、アドレス
選択回路４を介してメモリブロツク５に供給され
る。 ここで、書込み要求と読出し要求とが競合した
場合、アービター回路２においてその競合が調整
され、いずれか一方の要求のみを受付ける。そし
て書込み要求が受付けられたときは、アービター
回路２からの受付信号Ａがロジツク回路８を介し
てメモリブロツク５に供給され、アドレス選択回
路４からのメモリアドレスにしたがつて入力デー
タをメモリブロツク５内の所定のメモリセルに書
込む。一方、読出し要求が受付けられたときは、
アービター回路２からの受付信号Ｂがロジツク回
路８を介してメモリブロツク５に供給され、アド
レス選択回路４からのメモリアドレスにしたがつ
て、メモリブロツク５の所定のメモリセルに記憶
されたデータを読み出す。 第２図は、第１図のメモリ回路に組込まれる、
本発明の第１の実施例におけるアービター回路の
ブロツク図である。第３図は第２図のアービター
回路に用いるRSフリツプフロツプのブロツク図
である。 第３図に示すRSフリツプフロツプは、４つの
入力端子をもつ第１のNORゲート９と、２つの
入力端子をもつ第２のNORゲート１０とで構成
されている。第１のNORゲート９の出力端子は、
第２のNORゲート１０の一方の入力端子に接続
され、第２のNORゲート１０の出力端子は、第
１のNORゲート９のひとつの入力端子に接続さ
れている。第１のNORゲート９の残りの３つの
入力端子にはリセツト信号R1，R2，R3がそれぞ
れ供給される。第２のNORゲート１０の残りの
入力端子には、セツト信号Ｓが供給される。第
１、第２のNORゲート９，１０からは、出力信
号ＱおよびNQが出力される。 第３図のRSフリツプフロツプは、セツト入力
端子を１端子、リセツト入力端子を３端子有する
RSフリツプフロツプであり、以後、これを3R−
RSフリツプフロツプと呼ぶ。 第２図は、第３図の3R−RSフリツプフロツプ
を用いた、本発明の第１の実施例におけるアービ
ター回路である。第２図において、第１のRSフ
リツプフロツプ（入力段RSフリツプフロツプ）
１１および第３のRSフリツプフロツプ（入力段
RSフリツプフロツプ）１３は、従来のアービタ
ー回路に用いた1R−RSフリツプフロツプで構成
されている。一方、第２のRSフリツプフロツプ
（出力段RSフリツプフロツプ）１２および第４の
RSフリツプフロツプ（出力段RSフリツプフロツ
プ）１４は、第３図に示した3R−RSフリツプフ
ロツプで構成されている。 第１のRSフリツプフロツプ１１のセツト入力
端子Ｓには要求信号Ａが入力され、リセツト端子
Ｒにはリセツト信号Ａが入力される。第１のRS
フリツプフロツプ１１の出力信号Ａ１は第１の
ANDゲート１５の一方の入力端子に供給される。
第１のANDゲート１５の出力信号Ａ２は、第２
のRSフリツプフロツプ１２のセツト入力端子Ｓ
に供給される。第２のRSフリツプフロツプ１２
の第１の出力端子Ｑからは受付信号Ａが出力され
る。第２のRSフリツプフロツプ１２の第２の出
力端子NQとリセツト入力端子R1の間には、第１
の遅延回路１６が接続されている。以上述べた第
１、第２のRSフリツプフロツプ１１，１２およ
び第１のANDゲート１５、第１の遅延回路１６
によつて、第１のラツチ回路１７が構成されてい
る。 一方、第３のRSフリツプフロツプ１３、第４
のRSフリツプフロツプ１４、第２のANDゲート
１８、第２の遅延回路１９によつて第２のラツチ
回路２０が構成されている。第２のラツチ回路２
０内の接続関係は、第１のラツチ回路１７内の接
続関係と同一である。そして第３のRSフリツプ
フロツプ１３のセツト入力端子Ｓには要求信号Ｂ
が入力され、リセツト入力端子Ｒにはリセツト信
号Ｂが入力される。また第４のRSフリツプフロ
ツプ１４の第１の出力端子Ｑからは、要求信号Ｂ
が出力される。 受付信号Ａ，ＢはNORゲート２１の入力端子
に供給され、NORゲート２１の出力端子NABは
第１、第２のANDゲート１５，１８のもう一方
の入力端子に供給される。第２、第４のRSフリ
ツプフロツプ１２，１４のリセツト入力端子R2，
R2には、第１図に示したメモリブロツク５から
ロジツク回路８を介してリクエスト・エンド信号
が供給される。第２のRSフリツプフロツプ１２
のリセツト入力端子R3には受付信号Ｂが供給さ
れ、第４のRSフリツプフロツプ１４のリセツト
入力端子R3は接地されている。 第２図のアービター回路において、第１１図に
示したタイミングで２つの要求Ａ，Ｂが入力され
た場合の動作は従来例と同様である。すなわち、
要求Ａが受付けられ、NORゲート２１の出力信
号NABがＬレベルになつた後に要求Ｂが入力さ
れるか、または要求Ｂが受付けられ、NORゲー
ト２１の出力信号NABがＬレベルになつた後に
要求Ａが入力される場合は、従来と同様に要求
Ａ，Ｂの競合を調整し、いずれか一方の要求のみ
を選択することができる。 次に、従来のアービター回路で不都合の生じた
タイミング、すなわち、要求Ａ，Ｂが実質的に同
時に入力される場合の動作を、第４図とともに説
明する。 要求Ａ，Ｂが同時にアービター回路に入力され
ると、第１、第３のRSフリツプフロツプ１１，
１３の出力信号Ａ１，Ｂ１が共にＬレベルにな
る。この時点では、受付信号Ａ、受付信号Ｂが共
にＬレベル、NORゲート２１の出力信号NABが
Ｈレベルであるため、第１、第２のANDゲート
１５，１８の出力信号Ａ２，Ｂ２は共にＨレベル
となる。その結果、第２、第４のRSフリツプフ
ロツプ１２，１４の出力端子NQからの出力信号
Ａ３，Ｂ３は共にＬレベルになる。更に、第１、
第２の遅延回路１６，１９の出力信号Ａ４，Ｂ４
が共にＬレベルになると、第２、第４のRSフリ
ツプフロツプ１２，１４のすべてのリセツト入力
端子R1〜R3がＬレベルになるため、第２、第４
のRSフリツプフロツプ１２，１４の出力端子Ｑ
における受付信号Ａ，Ｂは共にレベルになる。と
ころが、受付信号ＢがＨレベルになると、第２の
RSフリツプフロツプ１２のリセツト入力端子R3
がＨレベルになり、受付信号ＡがＬレベルにリセ
ツトされる。その結果、要求信号Ｂのみが受付け
られ、要求信号Ａは受けつけられない。 このように、第２図のアービター回路によれ
ば、２つの要求Ａ，Ｂがほぼ同時に入力された場
合でも、２つの信号Ａ，Ｂの両方が受付けられる
ということはなく、互いに競合する２つの要求を
調整し、いずれか一方を選択するという、アービ
ター回路としての本来の仕様を満足する。 次に、要求信号Ａがアービター回路に入力さ
れ、受付信号ＡがＨレベルになり、NORゲート
２１の出力信号NABがＬレベルになる直前に、
もう一方の要求信号Ｂが第３のRSフリツプフロ
ツプ１３に入力され、第３のRSフリツプフロツ
プ１３の出力信号Ｂ１がＨレベルとなる場合の動
作を、第５図とともに説明する。 この場合、第３のRSフリツプフロツプ１３の
出力信号Ｂ１がＨレベルになつた直後にNORゲ
ート２１の出力信号NABがＬレベルになる。こ
のため、従来のアービター回路と同様に第２の
ANDゲート１８の出力信号Ｂ２はパルス状にな
る。すると、第４のRSフリツプフロツプ１４の
出力端子NQからの出力信号Ｂ３もパルス状にな
る。ここで、第２の遅延素子１９の遅延時間を、
第４のRSフリツプフロツプ１４のセツト入力端
子Ｓへ信号Ｂ２が供給されてから出力信号（受付
信号Ｂ）をラツチするまでの遅延時間より長く設
定しておけば、第４のRSフリツプフロツプ１４
のリセツト入力端子R1と出力端子NQとが共にＬ
レベルとなることはない。その結果、従来のアー
ビター回路のように第４のRSフリツプフロツプ
が発振することはない。 第６図は本発明の第２の実施例におけるアービ
ター回路のブロツク図である。第６図において、
第２図中のブロツクと実質的に等価な機能をもつ
ブロツクには第２図と同一の番号を付して説明を
省略する。第６図において、第２図と異なる点
は、第４のRSフリツプフロツプ２２を2R−RS
フリツプフロツプで構成した点である。すなわ
ち、第４のRSフリツプフロツプ２２は、２つの
リセツト入力端子R1，R2をもち、一方のリセツ
ト入力端子R2にはリクエスト・エンド信号が供
給され、もう一方のリセツト入力端子R1には第
２の遅延回路１９の出力信号Ｂ４が供給される。 このように構成しても、第２図の実施例と同じ
機能が実現できる。 第７図は本発明の第３の実施例におけるアービ
ター回路のブロツク図である。第７図において、
第２図，第６図中のブロツクと実質的に等価な機
能をもつブロツクには、第２図，第６図と同一の
番号を付して説明を省略する。 第７図は、３つの要求信号Ａ，ＢおよびＣの競
合を調整するためのアービター回路であり、たと
えばDRAMの書込み要求信号、読出し要求信号、
リフレツシユ要求信号の３つの要求信号の競合を
調整する場合に用いられる。第７図においては、
第２のRSフリツプフロツプ２３が4R−RSフリ
ツプフロツプ、すなわち４つのリセツト入力端子
R1〜R4をもつRSフリツプフロツプで構成されて
いる。また第４のRSフリツプフロツプ２４も4R
−RSフリツプフロツプで構成されている。更に、
第３のラツチ回路２５が付加されており、第３の
ラツチ回路２５は、1RのRSフリツプフロツプか
らなる第５のRSフリツプフロツプ２６と、第３
のANDゲート２７と、4R−RSフリツプフロツ
プからなる第６のRSフリツプフロツプ２８と、
第６のRSフリツプフロツプ２８の出力端子NQ
とリセツト入力端子R1の間に接続された第３の
遅延回路２９とで構成されている。そして受付信
号Ｂが第２のRSフリツプフロツプ２３のリセツ
ト入力端子R3に供給され、受付信号Ｃが第２、
第４のRSフリツプフロツプ２３，２４のリセツ
ト入力端子R4とR3にそれぞれ供給される。なお、
第４のRSフリツプフロツプ２４のリセツト入力
端子R4、および第６のRSフリツプフロツプ２８
のリセツト入力端子R3，R4は共に接地されてい
る。 第７図の構成にすれば、第２図あるいは第６図
に示したアービター回路と実質的に同一の原理に
よつて、３つの要求信号Ａ，Ｂ，Ｃの競合を調整
することができる。 第８図は、更に本発明の第４の実施例における
アービター回路を示すブロツク図である。第８図
において、第７図中のブロツクと実質的に等価な
機能をもつブロツクには、第７図と同一の番号を
付して説明を省略する。 第８図において、第７図と異なる点は、第４の
RSフリツプフロツプ３０を3R−RSフリツプフ
ロツプで構成し、第６のRSフリツプフロツプ３
１を2R−RSフリツプフロツプで構成した点であ
る。このようにしても、３つの要求信号Ａ，Ｂ，
Ｃの競合を調整することができる。 なお、以上の説明から明らかなように、、第４、
第５、第６等のラツチ回路を順次付加することに
よつて、４つ以上の要求信号の競合を調整できる
ことは云うまでもない。 ここで、要求信号の数と、ラツチ回路と、各ラ
ツチ回路を構成するRSフリツプフロツプのリセ
ツト入力端子数との関係を概念的に示すと、表１
のようになる。
【表】
【表】
また、以上では、メモリ回路において、データ
の書込み要求と読出し要求とを調整する場合を例
に挙げて説明したが、メモリ回路以外の用途にも
応用できることは云うまでもない。 発明の効果 本発明は、複数の要求信号が供給される複数の
ラツチ回路の出力段RSフリツプフロツプに、共
通のリセツト信号が供給されるリセツト入力端子
の他に、１つ以上のリセツト入力端子を設けたも
のである。そして、複数のラツチ回路のうちの所
定のラツチ回路の出力段RSフリツプフロツプの
第１の出力端子の信号を、他のラツチ回路の出力
段RSフリツプフロツプのリセツト入力端子に供
給するとともに、各ラツチ回路の出力段RSフリ
ツプフロツプの第２の出力端子とリセツト入力端
子の間に遅延回路を接続したものである。 このようにすれば、複数の要求信号が実質的に
同時に供給された場合にも、それらの要求信号の
競合を調整することができる。また、各遅延回路
の遅延時間を、対応する出力段RSフリツプフロ
ツプのセツト入力端子に信号が供給されてから出
力端子に信号がラツチされるまでに要する時間よ
り長く設定しているため、各出力段RSフリツプ
フロツプにパルス状の信号が供給された場合で
も、各出力段RSフリツプフロツプが発振するの
を防止することができる。
の書込み要求と読出し要求とを調整する場合を例
に挙げて説明したが、メモリ回路以外の用途にも
応用できることは云うまでもない。 発明の効果 本発明は、複数の要求信号が供給される複数の
ラツチ回路の出力段RSフリツプフロツプに、共
通のリセツト信号が供給されるリセツト入力端子
の他に、１つ以上のリセツト入力端子を設けたも
のである。そして、複数のラツチ回路のうちの所
定のラツチ回路の出力段RSフリツプフロツプの
第１の出力端子の信号を、他のラツチ回路の出力
段RSフリツプフロツプのリセツト入力端子に供
給するとともに、各ラツチ回路の出力段RSフリ
ツプフロツプの第２の出力端子とリセツト入力端
子の間に遅延回路を接続したものである。 このようにすれば、複数の要求信号が実質的に
同時に供給された場合にも、それらの要求信号の
競合を調整することができる。また、各遅延回路
の遅延時間を、対応する出力段RSフリツプフロ
ツプのセツト入力端子に信号が供給されてから出
力端子に信号がラツチされるまでに要する時間よ
り長く設定しているため、各出力段RSフリツプ
フロツプにパルス状の信号が供給された場合で
も、各出力段RSフリツプフロツプが発振するの
を防止することができる。
第１図は本発明の第１の実施例におけるアービ
ター回路を組込んだメモリ回路を示す回路図、第
２図は本発明の第１の実施例におけるアービター
回路のブロツク図、第３図は第２図に示す実施例
に用いるRSフリツプフロツプを示すブロツク図、
第４図は第２図に示す本発明の第１の実施例の動
作を説明するためのタイミングチヤート、第５図
は第２図に示す本発明の第１の実施例の動作を説
明するためのタイミングチヤート、第６図は本発
明の第２の実施例におけるアービター回路のブロ
ツク図、第７図は本発明の第３の実施例における
アービター回路のブロツク図、第８図は本発明の
第４の実施例におけるアービター回路のブロツク
図、第９図は従来のアービター回路のブロツク
図、第１０図は第９図に示す従来のアービター回
路に用いるRSフリツプフロツプを示すブロツク
図、第１１図は第９図に示す従来のアービター回
路の動作を説明するためのタイミングチヤート、
第１２図は第９図に示す従来のアービター回路の
動作を説明するためのタイミングチヤート、第１
３図は第９図に示す従来のアービター回路の動作
を説明するためのタイミングチヤートである。 １……書込み制御回路、２……アービター回
路、３……書込みアドレス発生回路、４……アド
レス選択回路、５……メモリブロツク、６……読
出し制御回路、７……読出しアドレス発生回路、
８……ロジツク回路、１１，１３，２６……入力
段RSフリツプフロツプ、１２，１４，２２，２
３，２４，２８，３０，３１……出力段RSフリ
ツプフロツプ、１６，１９，２９……第１、第
２、第３の遅延回路。
ター回路を組込んだメモリ回路を示す回路図、第
２図は本発明の第１の実施例におけるアービター
回路のブロツク図、第３図は第２図に示す実施例
に用いるRSフリツプフロツプを示すブロツク図、
第４図は第２図に示す本発明の第１の実施例の動
作を説明するためのタイミングチヤート、第５図
は第２図に示す本発明の第１の実施例の動作を説
明するためのタイミングチヤート、第６図は本発
明の第２の実施例におけるアービター回路のブロ
ツク図、第７図は本発明の第３の実施例における
アービター回路のブロツク図、第８図は本発明の
第４の実施例におけるアービター回路のブロツク
図、第９図は従来のアービター回路のブロツク
図、第１０図は第９図に示す従来のアービター回
路に用いるRSフリツプフロツプを示すブロツク
図、第１１図は第９図に示す従来のアービター回
路の動作を説明するためのタイミングチヤート、
第１２図は第９図に示す従来のアービター回路の
動作を説明するためのタイミングチヤート、第１
３図は第９図に示す従来のアービター回路の動作
を説明するためのタイミングチヤートである。 １……書込み制御回路、２……アービター回
路、３……書込みアドレス発生回路、４……アド
レス選択回路、５……メモリブロツク、６……読
出し制御回路、７……読出しアドレス発生回路、
８……ロジツク回路、１１，１３，２６……入力
段RSフリツプフロツプ、１２，１４，２２，２
３，２４，２８，３０，３１……出力段RSフリ
ツプフロツプ、１６，１９，２９……第１、第
２、第３の遅延回路。
Claims (1)
- 【特許請求の範囲】 １ (a) 第１の要求信号が供給されるセツト入力
端子とリセツト信号が供給されるリセツト入力
端子をもつ入力段RSフリツプフロツプと、セ
ツト入力端子と少なくとも３つのリセツト入力
端子をもつ出力段RSフリツプフロツプとを含
む第１のラツチ回路、 (b) 第２の要求信号が供給されるセツト入力端子
とリセツト信号が供給されるリセツト入力端子
をもつ入力段RSフリツプフロツプと、セツト
入力端子と少なくとも２つのリセツト入力端子
をもつ出力段RSフリツプフロツプとを含む第
２のラツチ回路、 (c) 上記第１、第２のラツチ回路の出力段RSフ
リツプフロツプの第１の出力端子の信号にした
がつて、上記第１、第２のラツチ回路の入力段
RSフリツプフロツプから上記各出力段RSフリ
ツプフロツプのセツト入力端子への信号の伝送
を制御する手段、 (d) 上記第２のラツチ回路の出力段RSフリツプ
フロツプの第１の出力端子の信号を、上記第１
のラツチ回路の出力段RSフリツプフロツプの
第１のリセツト入力端子に供給する手段、 (e) 上記第１のラツチ回路の出力段RSフリツプ
フロツプの第２の出力端子と第２のリセツト入
力端子との間に接続された第１の遅延回路、 (f) 上記第２のラツチ回路の出力段RSフリツプ
フロツプの第２の出力端子と第１のリセツト入
力端子との間に接続された第２の遅延回路、 (g) 上記第１のラツチ回路の出力段RSフリツプ
フロツプの第３のリセツト入力端子と、上記第
２のラツチ回路の出力段RSフリツプフロツプ
の第２のリセツト入力端子に共通のリセツト信
号を供給する手段、 を備え、 (h) 上記第１、第２の遅延回路の遅延時間を、上
記第１、第２のラツチ回路の出力段RSフリツ
プフロツプのセツト入力端子に信号が供給され
てから上記各出力段RSフリツプフロツプの第
１、第２の出力端子に信号がラツチされるまで
に要する時間より長く設定したことを特徴とす
るアービター回路。 ２ 第１、第２の要求信号が、ダイナミツク・ラ
ンダム・アクセス・メモリ・デバイスにおける書
込み要求信号と読出し要求信号であることを特徴
とする請求項１記載のアービター回路。 ３ (a) 第１の要求信号が供給されるセツト入力
端子とリセツト信号が供給されるリセツト入力
端子をもつ入力段RSフリツプフロツプと、セ
ツト入力端子と少なくとも４つのリセツト入力
端子をもつ出力段RSフリツプフロツプとを含
む第１のラツチ回路、 (b) 第２の要求信号が供給されるセツト入力端子
とリセツト信号が供給されるリセツト入力端子
をもつ入力段RSフリツプフロツプと、セツト
入力端子と少なくとも３つのリセツト入力端子
をもつ出力段RSフリツプフロツプとを含む第
２のラツチ回路、 (c) 第３の要求信号が供給されるセツト入力端子
とリセツト信号が供給されるリセツト入力端子
をもつ入力段RSフリツプフロツプと、セツト
入力端子と少なくとも２つのリセツト入力端子
をもつ出力段RSフリツプフロツプとを含む第
３のラツチ回路、 (d) 上記第１、第２、第３のラツチ回路の出力段
RSフリツプフロツプの第１の出力端子の信号
にしたがつて、上記第１、第２、第３のラツチ
回路の入力段RSフリツプフロツプから上記各
出力段RSフリツプフロツプのセツト入力端子
への信号の伝送を制御する手段、 (e) 上記第２のラツチ回路の出力段RSフリツプ
フロツプの第１の出力端子の信号を、上記第１
のラツチ回路の出力段RSフリツプフロツプの
第１のリセツト入力端子に供給する手段、 (f) 上記第３のラツチ回路の出力段RSフリツプ
フロツプの第１の出力端子の信号を、上記第１
のラツチ回路の出力段RSフリツプフロツプの
第２のリセツト入力端子と、上記第２のラツチ
回路の出力段RSフリツプフロツプの第１のリ
セツト入力端子に供給する手段、 (g) 上記第１のラツチ回路の出力段RSフリツプ
フロツプの第２の出力端子と第３のリセツト入
力端子との間に接続された第１の遅延回路、 (h) 上記第２のラツチ回路の出力段RSフリツプ
フロツプの第２の出力端子と第２のリセツト入
力端子との間に接続された第２の遅延回路、 (i) 上記第３のラツチ回路の出力段RSフリツプ
フロツプの第２の出力端子と第１のリセツト入
力端子との間に接続された第３の遅延回路、 (j) 上記第１のラツチ回路の出力段RSフリツプ
フロツプの第４のリセツト入力端子と、上記第
２のラツチ回路の出力段RSフリツプフロツプ
の第３のリセツト入力端子と、上記第３のラツ
チ回路の出力段RSフリツプフロツプの第２の
リセツト入力端子に共通のリセツト信号を供給
する手段、 を備え、 (k) 上記第１、第２、第３の遅延回路の遅延時間
を、上記第１、第２、第３のラツチ回路の出力
段RSフリツプフロツプのセツト入力端子に信
号が供給されてから上記各出力段RSフリツプ
フロツプの第１、第２の出力端子に信号がラツ
チされるまでに要する時間より長く設定したこ
とを特徴とするアービター回路。 ４ 第１、第２および第３の要求信号のいずれか
１つが、ダイナミツク・ランダム・アクセス・メ
モリ・デバイスの書込み要求信号、他の１つが読
出し要求信号、残りの１つがリフレツシユ要求信
号であることを特徴とする請求項３記載のアービ
ター回路 ５ (a) 複数の要求信号と同数のラツチ回路、 上記各ラツチ回路は、上記各要求信号が供給
されるセツト入力端子とリセツト信号が供給さ
れるリセツト入力端子をもつ入力段RSフリツ
プフロツプと、セツト入力端子と複数のリセツ
ト入力端子をもつ出力段RSフリツプフロツプ
とを含む、 (b) 上記各ラツチ回路の上記出力段RSフリツプ
フロツプの第１の出力端子の信号にしたがつ
て、上記各ラツチ回路の上記入力段RSフリツ
プフロツプから上記出力段RSフリツプフロツ
プのセツト入力端子への信号の伝送を制御する
手段、 (c) 上記複数のラツチ回路のうち所定のラツチ回
路の出力段RSフリツプフロツプの第１の出力
端子の信号を、他のラツチ回路の出力段RSフ
リツプフロツプのリセツト入力端子に供給する
手段、 (d) 上記各ラツチ回路の出力段RSフリツプフロ
ツプの第２の出力端子とひとつのリセツト入力
端子の間にそれぞれ接続された複数の遅延回
路、 (e) 上記各ラツチ回路の出力段RSフリツプフロ
ツプの他のリセツト入力端子に共通のリセツト
信号を供給する手段、 を備え、 (f) 上記各遅延回路の遅延時間を、各出力段RS
フリツプフロツプのセツト入力端子に信号が供
給されてから上記各出力段RSフリツプフロツ
プの第１、第２の出力端子に信号がラツチされ
るまでに要する時間より長く設定したことを特
徴とするアービター回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1-151813 | 1989-06-14 | ||
| JP15181389 | 1989-06-14 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0395793A JPH0395793A (ja) | 1991-04-22 |
| JPH0454317B2 true JPH0454317B2 (ja) | 1992-08-31 |
Family
ID=15526871
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2155933A Granted JPH0395793A (ja) | 1989-06-14 | 1990-06-14 | アービター回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5065052A (ja) |
| EP (1) | EP0403269B1 (ja) |
| JP (1) | JPH0395793A (ja) |
| DE (1) | DE69023395T2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5509129A (en) * | 1993-11-30 | 1996-04-16 | Guttag; Karl M. | Long instruction word controlling plural independent processor operations |
| US5633607A (en) * | 1995-04-28 | 1997-05-27 | Mosaid Technologies Incorporated | Edge triggered set-reset flip-flop (SRFF) |
| US5805838A (en) * | 1996-05-31 | 1998-09-08 | Sun Microsystems, Inc. | Fast arbiter with decision storage |
| US5933855A (en) * | 1997-03-21 | 1999-08-03 | Rubinstein; Richard | Shared, reconfigurable memory architectures for digital signal processing |
| US6072348A (en) * | 1997-07-09 | 2000-06-06 | Xilinx, Inc. | Programmable power reduction in a clock-distribution circuit |
| US6061418A (en) * | 1998-06-22 | 2000-05-09 | Xilinx, Inc. | Variable clock divider with selectable duty cycle |
| KR100434513B1 (ko) * | 2002-09-11 | 2004-06-05 | 삼성전자주식회사 | 클럭 인에이블 신호를 이용한 데이터 경로의 리셋 회로,리셋 방법 및 이를 구비하는 반도체 메모리 장치 |
| US7533222B2 (en) * | 2006-06-29 | 2009-05-12 | Mosys, Inc. | Dual-port SRAM memory using single-port memory cell |
| US8866509B1 (en) * | 2013-03-15 | 2014-10-21 | Xilinx, Inc. | Flip-flop array with option to ignore control signals |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4314335A (en) * | 1980-02-06 | 1982-02-02 | The Perkin-Elmer Corporation | Multilevel priority arbiter |
| US4398101A (en) * | 1981-01-06 | 1983-08-09 | The United States Of America As Represented By The Department Of Health And Human Services | Four input coincidence detector |
| US4451881A (en) * | 1981-11-03 | 1984-05-29 | International Business Machines Corp. | Data processing system bus for multiple independent users |
| JPS6182263A (ja) * | 1984-09-29 | 1986-04-25 | Toshiba Corp | 要求信号受付回路 |
| JPS62188096A (ja) * | 1986-02-13 | 1987-08-17 | Toshiba Corp | 半導体記憶装置のリフレツシユ動作タイミング制御回路 |
| JP2508039B2 (ja) * | 1986-12-05 | 1996-06-19 | 三菱電機株式会社 | ア−ビタ回路 |
| JPS6446181A (en) * | 1987-08-14 | 1989-02-20 | Seiko Epson Corp | Card reader |
| JPH01134557A (ja) * | 1987-11-19 | 1989-05-26 | Mitsubishi Electric Corp | アービタ回路 |
| US4864243A (en) * | 1987-12-07 | 1989-09-05 | Vlsi Technology, Inc. | Method and an apparatus for resolving identical address requests in a dual port circuit device |
| JPH01224993A (ja) * | 1988-03-04 | 1989-09-07 | Nec Corp | マルチポートメモリ |
| US4918664A (en) * | 1989-01-18 | 1990-04-17 | Cypress Semiconductor | Apparatus and method for preserving data integrity in multiple-port RAMS |
| JP2569790B2 (ja) * | 1989-03-13 | 1997-01-08 | 三菱電機株式会社 | アービタ回路 |
| US4967398A (en) * | 1989-08-09 | 1990-10-30 | Ford Motor Company | Read/write random access memory with data prefetch |
-
1990
- 1990-06-13 DE DE69023395T patent/DE69023395T2/de not_active Expired - Fee Related
- 1990-06-13 EP EP90306464A patent/EP0403269B1/en not_active Expired - Lifetime
- 1990-06-14 JP JP2155933A patent/JPH0395793A/ja active Granted
- 1990-06-14 US US07/538,244 patent/US5065052A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE69023395T2 (de) | 1996-05-15 |
| JPH0395793A (ja) | 1991-04-22 |
| US5065052A (en) | 1991-11-12 |
| EP0403269A3 (en) | 1992-01-08 |
| EP0403269A2 (en) | 1990-12-19 |
| DE69023395D1 (de) | 1995-12-14 |
| EP0403269B1 (en) | 1995-11-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4644502A (en) | Semiconductor memory device typically used as a video ram | |
| US5537354A (en) | Semiconductor memory device and method of forming the same | |
| JP3013714B2 (ja) | 半導体記憶装置 | |
| US9218860B2 (en) | Multiple data rate memory with read timing information | |
| KR100233358B1 (ko) | 동기형 반도체 기억 장치 | |
| JPH0454317B2 (ja) | ||
| JPH02238548A (ja) | アービタ回路 | |
| US4916541A (en) | Picture processor | |
| JPH0713848A (ja) | アービタ回路 | |
| US5323346A (en) | Semiconductor memory device with write-per-bit function | |
| KR910004398B1 (ko) | 연속적인 시스템클럭사이클에 의해 메인메모리유니트의 반도체어레이들을 어드레싱하기 위한 장치 | |
| JPS6323581B2 (ja) | ||
| US6014333A (en) | Semiconductive memory device capable of carrying out a write-in operation at a high speed | |
| JPH10340596A (ja) | データ記憶装置および半導体記憶装置 | |
| JPH0376094A (ja) | 半導体記憶装置 | |
| JPH0757459A (ja) | 半導体メモリ | |
| KR0148182B1 (ko) | 쿼드러플뱅크 메모리 제어장치 | |
| JPH0517711Y2 (ja) | ||
| KR20210093125A (ko) | 프로세싱-인-메모리 장치 | |
| KR0169789B1 (ko) | 클럭주기가 다른 블럭들의 데이타 전송방법 및 회로 | |
| JPS6158052B2 (ja) | ||
| US20020131439A1 (en) | Data transmission circuit and method | |
| JPH0520868A (ja) | メモリアクセス方法 | |
| JPH0388196A (ja) | 半導体メモリ | |
| JPH04205879A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |