JPH0517711Y2 - - Google Patents

Description

【考案の詳細な説明】 ［考案の目的］ （産業上の利用分野） 本考案は複数の装置で共有される記憶部を介し
てこれらの複数の装置の間で情報の交換を行うよ
うにした車両用通信装置に関するものである。

（従来の技術） 近年においては自動車のエレクトロニクス化が
推し進められており、マイクロコンピユータ等の
演算処理手段を用いて種々の電子部品を制御する
ようにしている。

ところでこのような複数の電子部品を制御する
ための配線の束即ち、ワイヤハーネスが肥大化
し、複雑するに伴つて車両の設計上における自由
度が大きな制約を受けると共に、複雑化したワイ
ヤハーネスの製造コストが増大するという問題点
を生じた。

そこで複数の制御装置のそれぞれが所定数の電
子部品を管轄して制御すると共に、これらの複数
の制御装置の間で共有する共有メモリを設けてこ
の共有メモリを介して複数の制御装置の間で情報
の交換を行うようにした車両用通信装置が提案さ
れている。

このような車両用通信装置は低コストで高機能
な制御システムを実現することができ、各制御装
置の負担を大幅に軽減すると共に、制御システム
の信頼性が向上し製品開発を短時間で行うことが
できるという種々の特徴を有する。

（発明が解決しようとする課題） しかしながら、このような従来の車両用通信装
置においては、それぞれの制御装置が共有メモリ
に対して、位相の異なる複数の周期的なタイミン
グ信号に同期して共有メモリのアクセスタイミン
グを決定するようにしており、一方の制御装置が
共有メモリをアクセスした場合には、他方の制御
装置が一連の処理を終了するまで所定の待ち時間
を必要としていた。

具体的に説明すると一方の制御装置から共有メ
モリに対してデータを連続的に書込む場合は、第
６図Ａに示すようにステツプS1aにおいて書込み
用のデータを一時的に格納するための書込みレジ
スタへデータの書込みが終了すると、ステツプ
S3aにおいて共有メモリのアドレスを指定するた
めのアドレス情報を間接アドレスレジスタへ書込
む。その後ステツプS5aにおいて所定の待ち時間
T₀を要した。以下同様に書込みデータレジスタ
へのデータ書込みと、間接アドレスレジスタへの
アドレス情報の書込みとが終了すると所定の待ち
時間T₀を要した。

また制御装置が共有メモリから連続的に情報を
読出す場合には、第６図Ｂに示すようにステツプ
S11aにおいて共有メモリのアドレスを指定する
ための間接アドレスレジスタへアドレスの情報の
書込みを終了すると、ステツプS13aにおいて所
定の待ち時間T₀を要した。

この所定の待ち時間T₀が経過するとステツプ
S15aにおいて読出しデータレジスタに格納され
た共有メモリの指定されたアドレスからの情報を
読出すようにしている。以下同様に間接アドレス
レジスタへのアドレス情報の書込みが終了する
と、所定の待ち時間T₀経過後に読出しデータレ
ジスタからの所望のデータを読出すようにしてい
る。

以上の如く共有メモリに対して連続的にアクセ
スする場合には、一連の処理が終了すると所定の
待ち時間を必要とし、共有メモリのアクセスに関
する効率が悪く改良の余地が残されていた。

本考案は上記課題に鑑みてなされたもので、待
ち時間を要することなく共有メモリに対する連続
的なアクセスを行うことができる車両用通信装置
を提供することを目的とする。

［考案の構成］ （課題を解決するための手段） 上記目的を達成するため本考案が提供する手段
は、第１の装置と第２の装置とで共有される記憶
部を介してこの第１の装置と第２の装置との間で
情報の交換を行なう車両用通信装置において、記
憶部に接続され前記記憶部へ記憶すべき前記第１
の装置からの情報を格納する第１の格納手段と、
記憶部に接続され前記記憶部へ記憶すべき前記第
２の装置からの情報を格納する第２の格納手段
と、前記第１の装置によつて読取られるための前
記記憶部からの情報を格納する第３の格納手段
と、前記第２の装置によつて読取られるための前
記記憶部からの情報を格納する第４の格納手段と
を有し、前記第１の装置は前記記憶部と第３の格
納手段から選択的に情報を読取るとともに、前記
第２の装置は前記記憶部と第４の格納手段から選
択的に情報を読取るようにしたものである。

（作用） 本考案は第１の装置と第２の装置との間で記憶
部を共有しており、この記憶部を介して第１の装
置と第２の装置との間で情報の交換を行う。第１
の装置からの情報は第１の格納手段に格納された
後に前記記憶部へ記憶される。また第２の装置か
らの情報は第２の格納手段に記憶された後に前記
記憶部へ記憶される。また記憶部からの情報を格
納するための第３の格納手段を有しており、第１
の装置は前記記憶部と第３の格納手段から選択時
に情報を読取る。また同様に記憶部からの情報を
格納するための第４の格納手段を有しており、第
２の装置は記憶部と第４の格納手段から選択的に
情報を読取るようにしている。

従つてそれぞれの装置は所定の待ち時間を要す
ることなく共有メモリを任意のタイミングでアク
セスすることができる。

（実施例） 以下図面を参照して本考案に係る一実施例を詳
細に説明する。

まず、第１図を参照して本考案が適用される車
両用通信装置の要部を説明する。

第１の装置である制御装置１１はバツフアライ
ト信号線BLS及びバツフアライトバスBLAを介
してライトバツフアメモリ１３と接続されてい
る。制御装置１１はバツフアライト信号線BLS
を介してバツフアライト信号１１Ａを出力すると
共に、バツフアライトバスBLAを介してデータ
情報をバツフアライトメモリ１３へ出力する。ラ
イトバツフアメモリ１３は共有メモリ２３へ記憶
すべき制御装置１１からのデータ情報を格納する
ための第１の格納手段である。このライトバツフ
アメモリ１３は31バイトの記憶容量を有してい
る。

ライト信号発生部１４は複数のライト信号発生
回路から構成されている。例えばライトバツフア
メモリ１３のバイト数に相応したアドレスが設定
されている場合には、このアドレスの数に対応し
た数のライト信号発生回路１４ａ，１４ｂ，１４
ｃ，……が設けられている。これらの複数のライ
ト信号発生回路のそれぞれは共有メモリ２３と接
続されており、それぞれのアドレスに対応するラ
イト信号WSIを共有メモリ２３へ出力する。

第２の装置である通信制御装置３１はバツフア
ライト信号線BLT及びバツフアライトバスBLB
を介してライトバツフアメモリ３３と接続されて
いる。通信装置３１はバツフアライト信号線
BLTを介してバツフアライト信号３１Ａを出力
すると共に、バツフアライトバスBLBを介して
データ情報を出力する。ライトバツフアメモリ３
３は共有メモリ２３へ記憶すべき通信装置３１か
らのデータ情報を格納するための第２の格納手段
である。このライトバツフアメモリ３３は31バイ
トの記憶容量を有する。

ライト信号発生部３４は複数のライト信号発生
回路から構成されている。例えばライトバツフア
メモリ３３のバイト数に相応する数のアドレスが
設定されている場合には、このアドレスの数に対
応する数のライト信号発生回路３４ａ，３４ｂ，
３４ｃ，……が設けられている。これらのライト
信号発生回路３４ａ，３４ｂ，３４ｃ，……のそ
れぞれは共有メモリ２３と接続されており、対応
するアドレスのライト信号WSJを共有するメモ
リ２３へ出力する。

パルス信号発生回路２１は第４図に示すように
パルス幅T₃で且つ周期T₅の信号RCHを生成する
と共に、この信号RCHからパルス幅T₅で且つ周
期T₇の信号WCHを生成する。即ち信号RCHの
ＬレベルからＨレベルへの立上りタイミングに応
じて信号WCHを反転させるようにしている。従
つて信号WCHの周期T₇はRCHの周期T₅の２倍
である。パルス信号発生回路２１はライトバツフ
アメモリ１３及びライトバツフアメモリ３３のそ
れぞれと接続されており、前述した信号WCHを
双方のライトバツフアメモリ１３及び３３へ出力
する。

共有メモリ２３はデータストアバスDSBを介
してライトバツフアメモリ１３及びライトバツフ
アメモリ３３のそれぞれと接続されており、双方
のライトバツフアメモリからのデータ情報を交互
に入力する。例えば前述した信号WCHを交互に
入力する。例えば前述した信号WCHがＬレベル
の期間においてはライトバツフアメモリ１３から
のすべてのアドレスのデータ情報がデータストア
バスDSBへ出力されると共に、信号WCHがＨレ
ベルの期間においてはライトバツフアメモリ３３
からのすべてのアドレスのデータ情報がデータス
トアバスDSBへ出力される。共有メモリ２３は
31バイトの記憶容量を有しており、ライトバツフ
アメモリ１３または３３からのデータ情報を交互
に入力すると、対応するライト信号WSIまたは
WSJに同期してそれぞれのデータ情報を記憶す
る。即ち共有メモリ２３は第１の装置である制御
装置１１と第２の装置である通信制御装置３１と
で共有される。

共有メモリ２３はデータロードバスDRBを介
してリードバツフアメモリ１５及びリードバツフ
アメモリ３５のそれぞれと接続されている。また
共有メモリ２３は図示しないパルス信号発生回路
からのリードイネーブル信号RSKとリードイネ
ーブル信号RSLとを入力しており、共有メモリ
２３のすべてのアドレスのデータ情報を常にデー
タロードバスDRBへ出力する。

リードバツフアメモリ１５は共有メモリ２３と
同数の31バイトの記憶容量を有しており、制御装
置１１によつて読取られるための共有メモリ２３
からのデータ情報を格納するための第３の格納手
段である。即ちリードトバツフアメモリ１５はデ
ータロードバスDRBを介して入力する共有メモ
リ２３からのデータ情報を第４図に示すような信
号φ２０に同期して格納する。

リードバツフアメモリ３５は共有メモリ２３と
同数の３１バイトの記憶領域を有しており、通信
装置３１によつて読取られるための共有メモリ２
３からのデータ情報を格納するための第４の格納
手段である。即ちリードバツフアメモリ３５はデ
ータロードバスDRBを介して入力する共有メモ
リ２３からのデータ情報を前述した信号φ20に同
期して格納する。

バスセレクタ１７の入力端子I₁はリードバス
BLCを介して共有メモリ２３と接続されると共
に、入力端子I₂はバツフアリードバスBLEを介し
てリードバツフアメモリ１５と接続されている。
前述したリードイネーブル信号RSKが共有メモ
リ２３及びリードバツフアメモリ１５のそれぞれ
に与えられており、このリードイネーブル信号
RSKによつて指定されたアドレスのデータ情報
がバスセレクタ１７のそれぞれの入力端子へ与え
られる。即ち共有メモリ２３からのデータ情報が
リードバスBLCを介して入力端子I₁へ与えられる
と共に、リートバツフアメモリ１５からのデータ
情報がバツフアリードバスBLEを介して入力端
子I₂へ与えられる。

バスセレクタ３７の入力端子I₁はリードバス
BLDを介して共有メモリ２３と接続されると共
に、入力端子I₂はバツフアリードバスBLFを介し
てリードバツフアメモリ３５と接続されている。
ここで共有メモリ２３及リードバツフアメモリ３
５のそれぞれは図示しないパルス信号発生回路か
らのリードイネーブル信号RSLを入力しており、
このリードイネーブル信号RSLによつて指定さ
れたアドレスのデータ情報がそれぞれの入力端子
へ与えられる。即ち共有メモリ２３からのデータ
情報がリードバスBLDを介して入力端子I₁へ与え
られると共に、リードバツフアメモリ３５からの
データ情報がバツフアリードバスBLFを介して
入力端子I₂へ与えられる。

ラツチ回路１９はバスセレクタ１７と接続され
ており、バスセレクト信号１９Ａをバスセレクタ
１７へ出力する。具体的に説明するとラツチ回路
１９は前述した信号RCHをリードイネーブル信
号RSKに同期してラツチし、このラツチした信
号をバスセレクト信号１９Ａとして出力する。

バスセレクタ１７はこのバスセレクタ信号１９
Ａによつて入力端子I₁及びI₂に入力する双方のデ
ータ情報の内いずれか一方を選択する。例えばバ
スセレクト信号１９ＡがＬレベルである場合には
入力端子I₁へ入力した共有メモリ２３からのデー
タ情報をリードバスBLGへ出力する。また逆に
バスセレクト信号１９ＡがＨレベルである場合に
は入力端子I₂へ入力したリードバツフアメモリ１
５からのデータ情報をリードバスBLGへ出力す
る。このリードバスBLGは制御装置１１と接続
される。

ラツチ回路３９は前述したと同様にバスセレク
タ３７と接続されており、バスセレクト信号３９
Ａをバスセレクタ３７へ出力する。具体的に説明
するとラツチ回路３９は信号RCHをリードイネ
ーブル信号RSLに同期してラツチし、このラツ
チした信号をバスセレクト信号３９Ａとして出力
する。

バスセレクタ３７はバスセレクト信号３９Ａに
応じて入力端子I₁と入力端子I₂へ入力した双方の
データ情報を選択する。例えばバスセレクト信号
３９ＡがＬレベルである場合には入力端子I₁へ入
力した共有メモリ２３からのデータ情報をリード
バスBLHへ出力する。また逆にバスセレクト信
号３９ＡがＨレベルである場合には入力端子I₂へ
入力したリードバツフアメモリ３５からのデータ
情報をリードバスBLHへ出力する。このリード
バスBLHは通信装置３１と接続される。

次にライト信号発生部１４を構成する複数のラ
イト信号発生回路１４ａ，１４ｂ，１４ｂ，……
のうちライト信号発生回路１４ａを代表して第２
図及び第３図を参照して詳細に説明する。

インバータ回路４１の入力端子には制御装置１
１からのバツフアライト信号１１Ａが与えられて
いる。またインバータ回路４１の出力端子はRS
型のフリツプフロツプ回路４３の一方の入力端子
と接続されている。またこのフリツプフロツプ回
路４３の出力端子はラツチ回路４５の入力端子と
接続されている。またラツチ回路４５のゲート端
子には図示しないパルス信号発生回路からの周期
T₇のクロツク信号SCKが与えられている。従つ
てＬレベルのバツフアライト信号１１Ａがインパ
ータ４１の入力端子へ与えられると、このインバ
ータ４１によつて反転され、フリツプフロツプ回
路４３をセツトする。これによりインバータ回路
４３の出力であるライト検出回路４３ＡがＬレベ
ルからＨレベルへ立上る。このようにライト検出
信号４３ＡがＨレベルへ立上ると、制御装置１１
からのデータ情報がライトバツフアメモリ１３の
対応するアドレスへ書込まれたことを示す。

またラツチ回路４５では所定周期のクロツク信
号SCKがゲート端子へ与えられており、このク
ロツク信号SCKによつて前述したＨレベルのラ
イト検出信号４３Ａをラツチする。これによりラ
ツチ回路４５の出力であるストアイネーブルフラ
グ４５ＡがＬレベルからＨレベルへ立上る。ラツ
チ回路４５の出力端子は論理積回路４７の一方の
入力端子と接続されており、このストアイネーブ
ルクラブ４５Ａが論理積回路４７の一方の入力端
子へ与えられる。また論理積回路４７の他方の入
力端子には周期T₇でなる信号φ10が与えられると
共に、論理積回路４７の出力端子はフリツプフロ
ツプ回路４３のリセツト端子へ帰還接続されてい
る。従つてＨレベルのストアイネーブルフラグ４
５Ａが論理積回路４７の一方の入力端子へ与えら
れると、信号φ10に同期してＨレベルの論理積出
力が得られる。論理積回路４７はインバータ回路
４９と接続されており、このＨレベルの論理積出
力はインバータ回路４９によつて反転され、負パ
ルスのライト信号WSIが得られる。このライト信
号WSIは共有メモリ２３の対応するアドレスへ与
えられる。

以上示したライト信号発生回路１４ａの内部構
成は他のライト信号発生回路１４ｂ，１４ｃ，…
…においても同様である。

また更に前述したライト信号発生回路１４ａの
内部構成はライト信号発生部３４を形成する複数
のライト信号発生回路３４ａ，３４ｂ，３４ｃ…
…においても次に示す事項を除き同様である。即
ちライト信号発生部３４を構成する複数のライト
信号発生回路３４ａ，３４ｂ，３４ｃ……におい
ては、バツフアライト信号１１Ａの代りに通信装
置３１からのバツフアライト信号３１Ａがインバ
ータ回路４１の入力端子へ与えられると共に、信
号φ10の代りに信号φ11が論理積回路４７の他方
の入力端子へ与えられる。

ここで信号φ10と信号φ11とを対比して説明す
ると、第３図に示すように信号φ10はクロツク信
号SCKと同一周期で且つ位相の異なる周期的な
パルス信号である。また第４図に示すように信号
φ10はパルス幅T₁で且つ周期T₇に設定されてい
る。また信号φ10は信号WCHと同一周期であり
且つ信号WCHに対して時間ΔTだけ遅れて出力
される。この遅れの時間ΔTはリードイネーブル
信号RSKのＬレベルの期間より短い値に設定さ
れる。信号φ11は信号φ10に対して位相のみが異
なり同一のパルス幅T₁で且つ同一の周期T₇に設
定される。即ち信号φ10は信号WCHがＬレベル
の期間だけ出力されるのに対して信号φ11は信号
WCHがＨレベルの期間だけ出力される。

従つてライト信号発生部１４を形成する複数の
ライト信号発生回路１４ａ，１４ｂ，１４ｃ，…
…のそれぞれはライトバツフアメモリ１３へのデ
ータ情報の書込みがあつたときだけ対応するアド
レスのライト信号WSIを出力する。また同様にラ
イト信号発生部３４を形成する複数のライト信号
発生回路３４ａ，３４ｂ，３４ｃ，……のそれぞ
れはライトバツフアメモリ３３へのデータ情報の
書込みがあつたときだけ対応するアドレスのライ
ト信号WSJを出力する。

次に動作を説明する。

まず第４図を参照して制御装置１１からのデー
タ情報を共有メモリ２３へ記憶する場合の動作を
説明する。

制御装置１１はバツフアライトバスBLAを介
してデータ情報をライトバツフアメモリ１３へ出
力する。制御装置１１からのバツフアライト信号
１１ＡがＬレベルになると、ライトバツフアメモ
リ１３は制御装置１１からのデータ情報を書込
む。ライトバツフアメモリ１３へのデータ情報の
書込みがなされると、ライトバツフアメモリ１３
のアドレス毎に設けられたライト信号発生回路１
４ａ，１４ｂ，１４ｃ，……のそれぞれが対応す
るアドレスのライト信号WSIを共有メモリ２３へ
出力する。

一方パルス信号発生回路２１から出力される信
号WCHのＬレベルの期間においては、ライトバ
ツフアメモリ１３のすべてのアドレスのデータ情
報がデータストアバスDSBへ出力されており、
共有メモリ２３ではデータストアバスDSBを介
して入力したデータ情報を前述したライト信号発
生回路WSIに同期して対応するアドレスへ記憶す
る。

次に通信装置３１からのデータ情報を共有メモ
リ２３へ記憶する場合の動作を説明する。

前述したと同様に通信装置３１はデータ情報を
バツフアライトバスBLBを介してライトバツフ
アメモリ３３へ出力しており、ライトバツフアメ
モリ３３では入力したデータ情報を通信装置３１
からのバツフアライト信号３１Ａに基いて書込
む。またライトバツフアメモリ３３のそれぞれの
アドレスに対応して設けられた複数のライト信号
発生回路３４ａ，３４ｂ，３４ｃ，……のそれぞ
れは、ライトバツフアメモリ３３へのデータ情報
の書込みを検出すると、それぞれのアドレスに対
応するライト信号WSJを共有メモリ２３へ出力
する。

一方パルス信号発生回路２１から出力される信
号WCHのＨレベルの期間においては、ライトバ
ツフアメモリ３３のすべてのアドレスのデータ情
報がデータストアバスDSBへ出力されており、
共有メモリ２３ではデータストアバスDSBを介
して入力したデータ情報を前述のライト信号
WSJに応じて対応するアドレスへ記憶する。

以上の如く共有メモリ２３では信号WCHがＬ
レベルの期間において制御装置１１からのデータ
情報を記憶すると共に、信号WCHがＨレベルの
期間におい通信装置３１からのデータ情報を記憶
するようにしたことから、双方のデータ情報は衝
突することがなく、制御装置１１及び通信装置３
１はそれぞれ任意のタイミングでデータ情報の書
込みを行うことができる。

次に共有メモリ２３に記憶されたデータ情報を
読出す場合の動作を説明する。

共有メモリ２３のすべてのアドレスのデータ情
報はデータロードバスDRBへ出力されている。
従つてリードバツフアメモリ１５及び３５のそれ
ぞれはデータロードバスDRBを介して入力する
データ情報をそれぞれ信号φ20に同期して格納す
る。

ここでリードバツフアメモリ１５及び３５へデ
ータ情報を書込むための信号φ20は第４図に示す
ように、信号WCHの周期T₇の半分即ち周期T₅に
設定されると共に、信号RCHがＬレベルの期間
だけ出力される。すなわち信号φ10と信号φ11が
共に信号RCHのＨレベルの期間だけ出力される
に対して、信号φ20はRCHがＬレベルの期間だけ
出力される。従つて第４図に示すように共有メモ
リ２３に記憶されたデータ情報の状態変化は信号
RCHがＨレベルのときだけ生じる。これに対し
てリードバツフアメモリ１５及びリードバツフア
メモリ３５でのデータ情報の状態変化は、信号が
Ｌレベルの期間だけ生じる。

次に第５図を参照して制御装置１１がデータ情
報を読取る場合の動作を説明する。

第５図に示すように例えばチツプセレクト信号
とアドレス信号から生成されるリードイネーブル
信号RSKが共有メモリ２３及びリードバツフア
メモリ１５のそれぞれに与えられており、共有メ
モリ２３からのデータ情報がリードバスBLCを
介して出力されると共に、リードバツフアメモリ
１５からのデータ情報がバツフアリードバス
BLEを介して出力される。共有メモリ２３から
のデータ情報はバスセレクタ１７の入力端子I₁へ
与えられると共に、リードバツフアメモリ１５か
らのデータ情報はバスセレクタ１７の入力端子I₂
へ与えられる。バスセレクタ１７はバスセレクト
信号１９ＡがＬレベルである場合には入力端子I₁
へ入力した共有メモリ２３からのデータ情報をリ
ードバスBLGへ出力する。またパスセレクタ１
７はバスセレクト信号１９ＡがＨレベルである場
合には入力端子I₂へ入力したリードバツフアメモ
リ１５からのデータ情報をリードバスBLGへ出
力する。このリードバスBLGは制御装置１１と
接続されており、制御装置１１はリードバス
BLGを介して共有メモリ２３に記憶されたデー
タ情報即ち読取り情報を任意のタイミングで読出
すことができる。

次に通信装置３１が共有メモリ２３からのデー
タ情報を読出す場合の動作を説明する。

リードイネーブル信号RSLが共有メモリ２３
及びリードバツフアメモリ３５のそれぞれに与え
られており、共有メモリ２３からのデータ情報が
リードバスBLDへ出力されると共に、リードバ
ツフアメモリ３５からのデータ情報がバツフアリ
ードバスBLFへ出力される。従つてバスセレク
タ３７では入力端子I₁へ共有メモリ２３からのデ
ータ情報を入力すると共に、入力端子I₂へリード
バツフアメモリ３５からのデータ情報を入力す
る。またバスセレクタ３７はバスセレトク信号３
９Ａに基いて双方のデータ情報を選択する。即ち
バスセレクト信号３９ＡがＬレベルである場合に
は入力端子I₁へ入力した共有メモリ２３からのデ
ータ情報をリードバスBLHへ出力する。また逆
にバスセレクト信号３９ＡがＨレベルである場合
には入力端子I₂へ入力したリードバツフアメモリ
３５からのデータ情報をリードバスBLHへ出力
する。リードバスBLHは通信装置３１と接続さ
れており、通信装置３１はリードバスBLHを介
して共有メモリ２３からのデータ情報を任意のタ
イミングで読出すことができる。

［考案の効果］ 以上説明したように本考案によれば、第１の装
置と第２の装置からの双方の情報を対応して設け
たそれぞれの格納手段を介して交互に共有メモリ
へ格納すると共に、この共有メモリに格納された
データ情報をそれぞれの装置に対応して設けられ
た格納手段へ一時的に格納しておき、第１の装置
はまた第２の装置は共有メモリとこの格納手段と
のデータ情報を選択的に読取るようにしたことに
より、それぞれの装置は待ち時間を要することな
く任意のタイミングで共有メモリに対するアクセ
スを行うことができる。

また共有メモリのアクセスに関するソフトウエ
アを簡略化することができシステムの信頼性を大
幅に向上させることができる。

【図面の簡単な説明】

第１図は本考案が適用される車両用通信装置の
要部を示したブロツク図、第２図は第１図に示し
たライト信号発生回路の内部構成を示した回路
図、第３図は第２図の信号波形を示した信号波形
図、第４図は共有メモリに対するデータ情報の書
込動作を示した信号波形図、第５図は共有メモリ
からのデータ情報を読出す場合の動作を示した信
号波形図、第６図は従来例を示した説明図であ
る。 １１……制御装置、１３，３３……ライトバツ
フアメモリ、１５，３５……リードバツフアメモ
リ、２３……共有メモリ、３１……通信装置。

Claims (1)

1. 【実用新案登録請求の範囲】 第１の装置と第２の装置とで共有される記憶部
   を介して当該第１の装置と第２の装置との間で情
   報の交換を行なう車両用通信装置において、 前記記憶部に接続され前記記憶部へ記憶すべき
   前記第１の装置からの情報を格納する第１の格納
   手段と、 前記記憶部に接続され前記記憶部へ記憶すべき
   前記第２の装置からの情報を格納する第２の格納
   手段と、 前記第１の装置によつて読取られるための前記
   記憶部からの情報を格納する第３の格納手段と、 前記第２の装置によつて読取られるための前記
   記憶部からの情報を格納する第４の格納手段とを
   有し、 前記第１の装置は前記記憶部と第３の格納手段
   から選択的に情報を読取るとともに、前記第２の
   装置は前記記憶部と第４の格納手段から選択的に
   情報を読取ることを特徴とする車両用通信装置。