JPH0474385A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は半導体メモリ装置の内部回路及び外部インタフ
ェースに関し、特にデータ端子を時分割で使用するため
の内部データバス制御部に間する。

［従来の技術］ 従来、この種のメモリ装置は計算機の情報処理能力を向
上させるため、大容量化、高速化してきた。

第１２図にメモリ装置の概略図を示す。メモリ装置はそ
の中枢となる情報記憶部１２０１及び行アドレスデコー
ダ１２０２、列アドレスデコーダ１２０３、アドレス人
力バッファ１２０４、データ人出力バッファ１２０５、
制御信号発生回路１２０６により構成され、外部より与
えられる行アドレスＲＡ１〜ＲＡＯ及び列アドレスＣＡ
７〜ＣＡＯは共にアドレス端子Ａ７〜ＡＯを通してメモ
リ装置に入り、アドレス人力バッファ１２０４で増幅し
、それぞれ行アドレスデコーダ１２０２、列アドレスデ
コーダ１２０３に送られる。入力されたアドレスを基に
行アドレスデコーダ１２０２及び列アドレスデコーダ１
２０３が情報記憶部に作用し、アドレスに対応した１ワ
ード８ビツトの記憶素子（セル）を選択する。データ人
出力バッファ１２０５は選択された８ビツトのセルに対
し、データ端子ｌ１０７〜ｌ１００より入力された情報
を書き込み、あるいは事前に保存された情報を読み出し
データ端子■１０７〜Ｉ　１００より出力する。これら
の一連の動作は制御信号発生回路１２０６が発生する内
部制御信号により適当に制御される。また制御信号発生
回路１２０６は外部より与えられる行アドレスの取り込
み制御信号（ＫＫ茗）、列アドレスの取り込み制御信号
（ｍ　）、記憶情報の書き込み制御信号（Ｗｌ）、記憶
情報の読み出し制御信号（百下）によりそれぞれ行アド
レスの取り込み、列アドレスの取り込み、セルへのデー
タ書き込み、セルからのデータ読み出しの指示に従って
動作する。第１３図、第１４図にそれぞれメモリ装置に
対して書き込み、読み出しを行う場合の主要信号の波形
図を示す。メモリ装置の一連の書き込みあるいは読み出
し動作はＫＫ３がイネーブルとなった時限（ｔ　１３０
１．　　ｔ　１４０１）より開始される。この時、制御
信号発生回路１２０６はアドレス人力バッファ１２０４
及び行アドレスデコーダ１２０２を制御し、Ａ７〜ＡＯ
端子から入力されたアドレスを行アドレスＲＡ７〜ＲＡ
Ｏとして認識される。

次に書き込み動作の時はＷｌ−１読み出し動作の時は■
をイネーブルとしくそれぞれｔ１３０２．　　ｔ１４０
２）、制御信号発生回路１２０６に対して当該動作の指
示を行う。ざらにＣＡＳ信号をイネーブルにすることに
より（ｔ１３０３．　　ｔ１４０３）、制御信号発生回
路１２０６はアドレス端子Ａ７〜ＡＯから入力されたア
ドレスを列アドレスＣＡ７〜ＣＡＯとして認識し、アド
レス人力バッファ１２０４及び列アドレスデコーダ１２
０３を制御する。この時点で行アドレスデコーダ１２０
２と列アドレスデコーダ１２０３により、アドレスに対
応したセル８ビツトが情報記憶部１２０１より選択され
、データ人出力バッファ１２０６と接続される。データ
人出力バッファ１２０５は制御信号発生回路１２０６の
指示に従い、書き込み時にはデータ端子１１０７〜■１
００から入力された情報Ｄ７〜ＤＯを接続されているセ
ル８ビツトに対して同時に書き込みを行い（ｔ　１３０
３）、また読み出し時には接続されたセル８ビツトの情
報をデータ端子１１０７〜１１００から同時に出力する
（　ｔ　１４０３）。最後にπに’Ｓ、　てＸ■、Ｗ！
、　τ■をｔ　へＴニーＦ　イス＋：、−フルにするこ
とにより（ｔ　１３０４．　　ｔ　１４０４）、一連の
動作が終了する。

第１５図にデータ人出力バッファ１２０５及び制御信号
発生回路１２０６より、これを制御する回路を抜粋した
回路図を示す。データ人出力バッファ１２０５は書き込
み情報を一時的に保持するラッチ回Ｒ１５０１、情報を
セルへ書き込むトライステートバッファ１５０２、及び
情報を読み出すトライステートバッファ１５０３により
構成され、これらの制御信号をモード判定回路１５０４
、ラッチ回路１５０５，１５０６と論理ゲート１５０７
０組合せにより生成している。

第１６図に従来のメモリ装置の応用例を示す。

第１６図は情報処理部１６０１は１ワードに対して１６
ビツトの情報を要求する場合に従来の１ワード８ビツト
のメモリ装置１６０２を２台並列動作させて対応した場
合である。情報処理部１６０】とメモリ装置１６０２と
の間にはメモリ制御部１６０３、アドレス切換部１６０
４、データ切換部１６０５があり、メモリ制御部１６０
３は情報処理部１６０１が出力するステータス情報ＳＴ
ｉを基にメモリ装置１６０２．アドレス切換部１６０４
、及びデータ切換部１６０５を制御し、アドレスＡ１５
〜ＡＯと情報Ｄ１５〜Ｄｏの流れを制御する。

第１７〜第１９図にそれぞれメモリ制御部１６０３、ア
ドレス切換部１６０４．データ切換部１６０５の回路例
を示す。

メモリ制御ｆｉＢ１６０３は第１７図に示すように論理
ゲート１７０１とラッチフリップフロップ回路１７０２
により構成され、書き込み時には■λミ、て７１．ｌを
第１３図に示したタイミングて変化させ、読み出し時に
はＫＫ茗、ｍ、。

πを第１４図に示したタイミングで変化させる。

更に、ｍの変化に応じた期間毎（すなわちＷＴまたはす
π、て７１の一連の変化期間毎）にアドレス切換に係る
信号ｍのレベルを変化させる。

アドレス切換部１６０４は第１８図に示すようにトライ
ステートバッフ７１８０１により構成され、［のレベル
に応じてアドレスＡ７〜ＡＯまたはＡＩ５〜Ａ８のいず
れかを選択してメモリ装置側へ入力する。

データ切換部１６０５は第１９図に示すようにデータｌ
１０１５〜ｌ１０８．ｌ１０７〜工１００毎に互いに逆
向きに設けた読み出し用及び書き込み用トライステート
バッファ１９０１．１９０２により構成され、信号σπ
またはＷＴのレベルに応じてデータｌ１０１５〜ｌ１０
８及びｌ１０７〜■１００の読み出し用または書き込み
用のトライステートバッファを動作させる。

すなわち、ＷＴがイネーブルとなる書き込み時またはσ
丁がイネーブルとなる読み出し時において、アドレスＡ
１５〜Ａ８とＡ７〜ＡＯの２回に分けてデータは■１０
１５〜工１０８及び■１０７〜ｌ１０Ｏの１６ビツト分
が一斉に入出力される。

［発明が解決しようとする課題］ 上述した従来の半導体メモリ装置は情報処理能力を向上
させるために大容量化、高速化してきている。ここで容
量は世代が代わる度に４倍の容量を実現してるのに対し
、速度は約２倍程度と容量の増加に比べて低いため、１
回当りに読み書きできる情報量（ワード長）を増やすこ
とにより容量当りの情報処理能力を維持してきた。しか
しながら、ワード長を増やすことは情報の入出力端子を
増やすことで、すなわち半導体メモリ装置内部に形成す
るデータ出力バッファの増加を意味する。

メモリ装置の内部索子の大部分はトランジスタとコンデ
ンサであり、これらの寸法を小さくすることにより高集
積化を行っているが、トランジスタ寸法を小さくするこ
とは耐圧、電流能力の低下あるいは電流密度の増加によ
る発熱の問題などがあり、特にデータ出力バッファに使
用されるトランジスタは外部回路とのインタフェースの
点から所定の電流能力を必要とするために、これの問題
が顕著に現れる。よってワード長が１ビツトから１６ビ
ツトまで増加している現在、情報処理能力の向上のため
に、これ以上のワード長の増加は困難な状況にある。し
かしながら半導体メモリ装置を大容量化することはこれ
を応用したシステムにおいて容量当りのメモリ装置数の
削減につながり、システムの小型化、コスト低減、信頼
性の向上を助長するためにも、より一層の大容量化が望
まれている。ここで、第１６図に示したようなシステム
では、これ以上のメモリ装置の大容量化が進んでも情報
処理部のワード長が１６ビツトでメモリ装置のワード長
が８ビツトである限り、メモリ装置が必ず２台必要とな
り希望したメモリ容量とはなりにくい問題がある。

［課題を解決するための手段］ 本発明の半導体メモリ装置は、行アドレス及び列アドレ
スの組合せにより任意の記憶素子を複数ビット単位で選
択し、該選択された記憶素子に対し入出力共用のデータ
端子を用いて１ワード分の記憶情報の読み出しあるいは
書き込みを行うランダムアクセス形式の半導体メモリ装
置おいて、前記データ端子を記憶素子のビット数より少
なく設け、１ワード分の記憶情報を時分割して該データ
端子から読み出しあるいは書き込みさせる制御手段を設
けたことを特徴とする。

また、本発明の半導体メモリ装置は、上記の発明におい
て、時分割された記憶情報の各ビット群を読み出しある
いは書き込みさせる順序を任意に変更し得る制御手段を
設けたことを特徴とする。

［実施例コ 次に本発明について図面を参照して説明する。

第１図は本発明の第１実施例の半導体メモリ装置に係る
データ人出力バッファ及びこれを制御する信号発生回路
を示す回路図である。本実施例の半導体メモリ装置は外
部回路とのインタフェース（８号とＬ＋ｒＫＫ茗、　ｒ
Ｘｌ、ｗｉ、　　τ丁、Ａ７〜ＡＯ，１１０７〜ｌ１０
０及びにπ３を有し、てＡＳ。

１、τ■倍信号論理レベルより、メモリ装置の動作すべ
き機能を判定するモード判定回路１０１、その判定結果
をπに茗に同期してラッチするラッチ回路１０２、外部
からの書き込みデータＤＩ５〜Ｄ８をｌ１０７〜１１０
０端子を通してラッチするラッチ回路１０３、同様に書
き込みデータＤ７〜Ｄ。

をｌ１０７〜■１００端子を通してラッチするラッチ回
路１０４、ラッチされた書き込みデータをそれぞれ情報
記憶部に導くトライステートバッファ１０５．１０６、
これらトライステートバッファ１０５．１０６を制御す
るラッチ回路１０７，１０８、これらのラッチ回路１０
３，１０４，１０７．１０８の制御信号を生成する基本
論理ゲート１０９．１１０，１１１、情報記憶部より読
み出されたデータ１０１５〜１００をｌ１０７〜ｌ１０
０を通して出力するトライステートバッファ１１２゜１
１３と、これらトライステートバッファ１１２゜］１３
の制御信号を生成する基本論理ゲート１１４〜１１７に
より構成される。ここで、ラッチ回路１０３，１０４及
びトライステートバッファ１０５．１０６，１１２，１
１３はＩ　１０７〜ｌ１００の各端子に対しそれぞれ設
けられている。

第２図に第１図に示した回路図の情報記憶部への書き込
み時の動作波形図を示す。ＲＡＳ信号がイネーブルにな
る時限（ｔ　２０１）にＡ７〜ＡＯ端子より行アドレス
（ＲＯＷ）を取り込み、続く時限（ｔ　２０２）にＷニ
ーをイネーブルして書き込み動作を指定する。更にｍ信
号がイネーブルになる時限（ｔ　２０３）にＡ７〜ＡＯ
端子より列アドレス（ＣＯＬＵＭＮ）を取り込み、これ
ら行２列アドレスにより指定された情報記憶部の１ワー
ド分１６ビツトのセルが選択される。この時限（ｔ　２
０３）においてｌ１０７〜ｌ１００より上位データ（Ｄ
１５〜Ｄ８）をラッチ回路１０３によりラッチし、内部
データバスｌ０１５〜１０８を通して選択された１ワー
ド分１６ビツトのうちの半分の８ビツトのセルに書き込
まれる。続いてに■３をイネーブルになる時限（ｔ　２
０４）において１１０７〜ｌ１００より下位データＤ７
〜Ｄｏをラッチ回路１０４によりラッチし、内部データ
バス１０７〜１００を通して残る８ビツトのセルに書き
込まれる。最後にＫＫ３．ｍ。

Ｗ丁、ＫＩ３をディスエーブルすることにより（ｔ　２
０５）書き込み動作を終わらせる。これにより８ビツト
のＩ１０端子を利用して１ワードが１６ビツトで構成さ
れるメモリ装置に対する書き込みが可能となる。

この方式ではＩ１０端子を時間割で使用するため、Ｉ１
０端子が１６ビツトあるメモリ装置よりも１ワード分の
書き込み時間が長くなるが、従来例で示したようなワー
ド長が８ビツトのメモリ装置に対し、２ワード分の１６
ビツトを書き込むよりは、アドレスの再指定やセルの再
選択時間がない分かなり高速である。

第３図に第１図に示した回路図の情報記憶部からの読み
出し時の動作波形図を示す。ｍ信号がイネーブルになる
時限（ｔ３０Ｊ）にＡ７〜ＡＯ端子より行アドレス（Ｒ
ＯＷ）を取り込み、続く時限（ｔ　３０２）に３丁をイ
ネーブルにして読み出し動作を指定する。更にｍ信号が
イネーブルになるＦＩ８ｔｆ限（ｔ　３０３）にＡ７〜
ＡＯ端子より列アドレス（ＣＯＬＵＭＮ）を取り込み、
これら行２列アドレスにより指定された情報記憶部の１
ワード分１６ビツトのセルが選択される。その後の適当
な時限（ｔ３０４）に情報記憶部より内部データバスｌ
０１５〜Ｉ００上に読み出しデータＤ１５〜ＤＯが現れ
る。このデータの上位８ピツ）Ｄ１５〜Ｄ８をデータバ
ッファ１１２により増幅し、ｌ１０７〜工１００端子を
通して外部回路へ出力する。外部回路がこのデータＤ１
５〜Ｄ８を取り込んだ後、ｍをイネーブルにすると（ｔ
　３０５）、内部データバス上の下位８ビツトＤ７〜Ｄ
Ｏをデータバッファ１１３により増幅し、ｌ１０７〜■
１００端子を通して外部回路へ出力する。最後にｒＸｌ
、てＷ３．σＴ、　　Ａ丁瓦をディスエーブルする事に
より（ｔ　３０７）読み出し動作を終了する。読み出し
動作も書き込み動作と同様に８ビツトのＩ１０端子を利
用して１ワードが１６ビツトで構成されるメモリ装置に
対する書き込み動作を行い、この動作は従来例で示した
ような１ワードが８ビツトで構成されるメモリ装置に２
ワード分１６ビツトを書き込むよりはかなり高速である
。

第４図に第１図に示した半導体メモリ装置の使用例を示
す。第４図において情報処理部４０１は本発明のメモリ
装置４０２より必要な情報を取り出し、また、これらを
加工・処理あるいは情報処理部４０１にて新たに生成さ
れた情報をメモリ装置４０２に送り保存する。情報処理
部４０１とメモリ装置４０２との間での情報の受渡しの
ために、情報処理部４０１からはステータス信号Ｓ　Ｔ
　ｉｓ　　アドレス信号Ａ１５〜ＡＯが出力され、デー
タ信号Ｄ１５〜ＤＯにより情報自身が送られる。情報処
理部４０１より出力されるステータス信号ＳＴｉにより
メモリ装置４０２に対する情報の書き込みや読み出し要
求等が出されるので、このＳＴｉをメモリ制御部４０３
にて検出し、必要な制御信号を発生する。

アドレス切換部４０４は情報処理部４０１より出力され
たアドレスＡＩ５〜ＡＯを行ＲＡ７〜ＲＡＯと列ＣＡ７
〜ＣＡＯに分けてメモリ装置４０２へ送る。

データ切換部４０５は情報処理部４０１より出力された
１６ビツトＤＩ５〜ＤＯのデータの上位８ピツ）ＤＩ５
〜ＤＯあるいは下位８ビツトＤ７〜ＤＯをメモリ装置４
０２へ送り、あるいは逆にメモリ装置４０２より出力さ
れたデータを情報処理部４０１に送ることができる。

第５図にメモリ制御部、第６図にデータ切換部として本
実施例を実施するために修正を加えた回路例を示す。尚
、アドレス切換部には修正の必要がないため、本実施例
では従来と同じ第１８図の回路を使用する。

メモリ制御部４０３は第５図に示すように論理ゲートδ
０１とラッチフリップフロップ回路５０２により構成さ
れ、書き込み時にはｍ、−σＸ丁、Ｗ丁を第２図に示し
たタイミングで変化させ、読み出し時にはｆＡｌ、ＣＡ
Ｓ、　τ■を第３図に示したタイミングで変化させる。

さらにｍの変化に応じた期間毎（すなわち、Ｗπまたは
σ丁。

ｍの一連の変化期間毎）にアドレス切換に係る信号ｍ及
びデータ端子の時分割に係る信号にπ３のレベルを変化
させる。

データ切換部４０５は第６図に示すようにデータｌ１０
１５〜ｌ１０８．ｌ１０７〜ｌ１００毎に互いに逆向き
に設けた読み出し用及び書き込み用トライステートバッ
ファ６０１，６０２及び論理ゲー）６０３．ＮＯＴ回路
６０４．ラッチ回路６０５により構成され、信号σ丁ま
たは１丁及びにπ３のレベルに応じてデータ端子ｌ１０
１５〜■１０８またはｌ１０７〜ｌ１００の読み出し用
または書き込み用のトライステートバッファを動作させ
る。

すなわち、Ｗ■がイネーブルとなる書き込み時またはσ
πがイネーブルとなる読み出し時において、ｍのレベル
変化に応じてデータはｌ１０１５〜■１０８またはｌ１
０７〜ｌ１００の８ビツトづつに時分割されて入出力さ
れる。

第７図は本発明の第２実施例のメモリ装置に係るデータ
人出力バッファ及びこれの制御信号発生回路を示す回路
図である。本実施例第１図に示した回路図に対し、さら
に１本の制御信号（ＨＢ／’ＩＩ）を追加している。第
１の実施例が常に１ワードの上位８ビツトから書き込み
あるいは読み出しと始めるのに対し、本実施例では制御
信号（ＨＢ／　ｒ■）の追加により１ワードの上位８ビ
ツトもしくは下位８ビツトのいずれからでも書き込みあ
るいは読み出しを始められるようにしである。

これは新たにラッチ７０１及び論理ゲー）７０２゜７０
３．７０４，７０５を追加することにより実現される。

第８図、第９図はそれぞれ第７図に示した回路図の情報
記憶部に対する書き込み及び読み出し時の動作波形図を
示す。主な動作は第１実施例と同じであるため説明を適
宜省略するが、書き込み読み出し動作の何れもｍのイネ
ーブル時（ｔ８０１、　ｔ９０１）にＨＢ／’Ｉｌｒの
論理レベルをラッチ回路７０１によりラッチし、ハイレ
ベルならば第１実施例と同じ＜τＫＳ及びｍのイネーブ
ル時にそれぞれ１ワードの上位８ビツト（ｔ　８０２．
　　ｔ　９０２）、下位８ビツト（ｔ　８０３．　　ｔ
　９０３）の順で書き込みあるいは読み出しが行われる
（第８図、第９図中の■）。−歩、ＨＢ／Ｌｌがロウレ
ベルならば１ワードの下位８ビツト、上位８ビツトの順
で書き込みあるいは読み出しが行われる（第８図。

第９図中の■）。

また、この実施例では第１０図及び第１１図に示すよう
にｍをディスエーブルしたままの状態でＨＢ／’Ｌｌを
行アドレスの１部として扱うことにより見かけ上１ワー
ドが８ビツトのメモリ装置として使用することも可能で
ある。よフてこの実施例ではワードの上位８ビツトと下
位８ビツトの格納順序が異なる２つの演算装置で情報を
共有したり、あるいは１ワードの長さが８ビツトや１６
ビツトなどに変化する。演算装置などに容易に適用でき
る利点がある。

［発明の効果コ 以上説明したように本発明は、半導体メモリ装置の行ア
ドレス、列アドレスにより選択される記憶素子のビット
数に対し、データ端子数を少なくし、該選択された記憶
素子の情報の読み書きを前記データ端子を時分割で使用
するようにしたため、端子数削減によるパッケージの小
型化及びメモリ装置内部のデータ入出力ドライバの削減
が図れ、これらによりチップサイズの縮少、消費電力の
削減、低コスト化が図れるという効果がある。

【図面の簡単な説明】

第１図は本発明の第１実施例の半導体メモリ装置の要部
を示す回路図、第２図は第１実施例における書き込み時
の動作波形図、第３図は第１実施例における読み出し時
の動作波形図、第４図は第１実施例の半導体メモリ装置
の応用例を示すブロック図、第５図はメモリ制御部の回
路図、第６図はデータ切換部の回路図、第７図は本発明
の第２実施例の半導体メモリ装置の要部を示す回路図、
第８図は第２実施例における書き込み時の動作波形図、
第９図は第２実施例における読み出し時の動作波形図、
第１０図は第２実施例における書き込み時の他の例を示
す動作波形図、第１１図は第２実施例における読み出し
時の他の例を示す動作波形図、第１２図は従来のメモリ
装置のブロック図、第１３図は従来例における誉き込み
時の動作波形図、第１４図は従来例における読み出し時
の動作波形図、第１５図は従来のメモリ装置の要部を示
す回路図、第１６図は従来のメモリ装置の応用例を示す
ブロック図、第１７図は従来のメモリ制御部の回路図、
第１８図は従来のアドレス切換部の回路図、第１９図は
従来のデータ切換部の回路図である。 １０１・・・・・モード判定回路、 １１４〜１１７゜ ７０２〜７０５゜ １５０６．１５０７・・・・・・論理ゲート、４０１゜ ４０２゜ ４０３゜ ４０４゜ ４０５゜ １６０１　・ １６０２　・ １６０３　φ １６０４　・ １６０５　・ ・情報処理部、 ・メモリ装置、 ・メモリ制御部、 ・アドレス切換部、 ・データ切換部。 １０２〜１０４．　１０７゜ １０８、　７０１．　１５０１゜ １５０５．１５０６・・・・・・ラッチ回路、１０５、
　１０６．　１１２．　１１３゜１５０２．１５０３・
・・・・・トライステートバッファ、

Claims (2)

【特許請求の範囲】
1. （１）行アドレス及び列アドレスの組合せにより任意の
   記憶素子を複数ビット単位で選択し、該選択された記憶
   素子に対し入出力共用のデータ端子を用いて１ワード分
   の記憶情報の読み出しあるいは書き込みを行うランダム
   アクセス形式の半導体メモリ装置おいて、前記データ端
   子を記憶素子のビット数より少なく設け、１ワード分の
   記憶情報を時分割して該データ端子から読み出しあるい
   は書き込みさせる制御手段を設けたことを特徴とする半
   導体メモリ装置。
2. （２）時分割された記憶情報の各ビット群を読み出しあ
   るいは書き込みさせる順序を任意に変更し得る制御手段
   を設けたことを特徴とする請求項１に記載の半導体メモ
   リ装置。