CN1078378C - 具有多个行地址选通信号的半导体存储装置 - Google Patents

Abstract

本发明涉及一半导体存储装置，特别是一通过向芯片施加多个行地址选通信号而用以完成高速数据存取操作的动态随机存取存储器。多个行地址选通信号被加至多个管脚，且每一行地址选通信号在一数据存取操作期间被依次加以一激发信号。因而，多个存储单元阵列中的数据在一个存取周期时间内进行存取。这样，由于提供了大量随机数据，数据存取时间变得更快且系统特性能得到大的改进。

Description

具有多个行地址选通信号的半导体存储装置

本发明涉及半导体存储装置，特别是通过采用行地址选通信号以驱动存储单元阵列的动态随机存取存储器(DRAM)。

半导体存储装置的发展带来了大规模的集成化，且对于信号的高速存取的要求变得强烈了。一般地，芯片的高速工作意味着，由系统的中央处理单元(CPU)控制的，用于将存储在存储器阵列中的地址数据存取到芯片的外部的时间是以高速完成的。通常，在DRAM中，数据存取操作与系统中产生的系统时钟同步完成。随着系统时钟速度的提高，芯片的数据存取操作应该以一相应于系统时钟速度的速度完成。在现有技术中已知，系统时钟速度已预期高达66MHz(这意味着系统时钟的脉冲间隔为15纳秒(ns))，且在将来会更快。芯片的数据存取操作必须以相应于系统时钟的速度完成。但是，芯片的数据存取操作落后于通用半导体存储装置设计下的系统的处理速度。

图1示出了一般的DRAM芯片设计。图1的阵列设计被分成四个存储阵列，每个阵列带有若干副阵列。此外，阵列设计可根据芯片的集成化程度而改变。每一副阵列中的数据在系统控制下进行存取，系统控制通过阵列外部中的管脚来进行。

图2是示出了图1的管脚连接的示意图。一行地址选通信号 RAS和一列地址选通信号 CAS被加以由系统CPU控制的TTL(晶体管-晶体管逻辑电路)电平信号。在这个时候，应该注意该行地址选通信号 RAS仅与一个管脚相连。

图3是示出了常规数据存取操作的方框示意图。在图1所示的DRAM设计中，依据芯片的集成化程度提供了若干副阵列，这些副阵列带有具有多个行和列的若干可存取存储单元。在图3中，一存储阵列100包括一个或多个副阵列，且在4兆DRAM、16兆DRAM或更高集成度的半导体存储装置的情况下，通常设有若干副阵列。此外，分别设有一读出放大器和一数据线等，且同时设有一用于向芯片外部生成数据的缓冲级。图3的工作特性以DRAM操作型式中的半字节型例子的方式作了描述。半字节型系指根据要求达到的操作周期在DRAM的操作型式中以高速完成页型周期。在页型中，列地址不从外部施加，而在页型中的DRAM装置内部中增值。

在图4中示出一在半字节型期间操作的例子。除了列地址不选通外，半字节型与页型是一样的，且该未选通部分可以高速重复。在1M DRAM的情况下，一半字节型周期的可存取存储单元是4比特的数据。在图3中，一行地址选通信号 RAS、一列地址选通信号 CAS和若干地址A0至A9分别控制数据存取。若行地址选通信号 RAS被激发至逻辑“低”电平以保证芯片、该若干副阵列被激发，则存储在存储单元中的数据通过一系列激发周期被生成到芯片外部。另一方面，为了通过新的行地址选通信号生成新的数据，该行地址选通信号RAS应该被置到逻辑“高”电平。因此，一数据输出链复位并如图4所示存在一个间隔t1。然后，通过逻辑“低”电平的新行地址选通信号 RAS重复上述处理过程。这样，响应逻辑“低”电平的行地址选通信号 RAS产生4比特的数据。当该行地址选通信号 RAS复位时，也即，信号 RAS被预充电时，输出数据在间隔t1处于“随意(don′tcare)”状态中，而在信号 RAS被激发后，产生4比特数据。为了改进系统的性能，应当提出一种用于提高DRAM的存取速度的方法，或另一种用于在给定时间内提供更多的随机数据的方法。但是，这种用以提高存取速度的方法在给定的处理过程和设计技术中有局限性，而且从CPU速度的观点看，数据的存取速度太低。另外，在半字节型中，若列地址选通信号 CAS的周期时间为15ns而行地址选通信号RAS的为120ns(在这种情况下，该行地址选通信号 RAS的预充电时间为60ns)，4比特数据在60ns期间产生而在间隔t1其余的60ns期间，则不能产生任何数据。从而，由于数据不能在预充电周期生成，数据存取速度的提高受到限制。

因此本发明的一个目的是提供一响应于从外部施加的高速系统时钟而操作的DRAM。

本发明的另一个目的是提供一DRAM，它能在一个数据存取周期内，响应于外部提供的高速系统时钟连续地生成由彼此不同存储单元阵列产生的数据。

本发明进一步的目的是提供一DRAM，在一个数据存取周期之内，响应于从外部提供的高速系统时钟，该DRAM能够连续地生成从一个存储单元阵列产生的数据，以及从另一个存储单元阵列产生的数据；该另一个存储单元阵列在上述存储单元阵列处于激发状态时被预充电而当上述存储单元阵列处于预充电状态时被激发。

依照本发明的一个方面，一DRAM包括：多个存储阵列组，每组有若干存储单元(celi)，存储单元有行和列矩阵形式；多个第一选通信号输入端，这些端口与用以接收第一选通信号的多个存储阵列组的数目相同；一相连的时钟信号输入端用以从外部接收时钟信号；和相应于随后被激发的第一选通信号的激发周期，用以从存储阵列组连续生成同步于时钟信号的数据的输出装置。

依照本发明的另一方面，一DRAM包括：多个存储阵列组，每组有多个带有行和列矩阵形式的存储单元；多个第一选通信号输入端，它们与多个用以接收第一选通信号的存储阵列组的数目相同；一用于从外部接收时钟信号的时钟信号输入端；和用于顺序激发第一选通信号且用于预充电相应于未激发状态的第一选通信号的存储阵列组比特线的装置。这样，同步于时钟信号的第一选通信号依序被加以第一电平的信号，该DRAM有一用以连续产生多个存储阵列组数据的周期。此外，该第一电平是能够激发一给定信号的电平，且该第一选通信号是一行地址选通信号。另外，该DRAM以高速生成同步于系统时钟的每一存储单元阵列数据。

本发明的这些和其他目的连同其优点与特性当联系附图时，从实施例的详细描述中将会更加清楚，其中：

图1是示出了一常规DRAM芯片结构的示意图；

图2是示出了图1的管脚连接的示意图；

图3是示出了常规数据存取操作的方框示意图；

图4是图3数据存取操作的时序图；

图5是示出了依照本发明的数据存取操作的方框示意图；

图6是示出了依照本发明的DRAM的管脚连接示意图；

图7A至7D是图5每个控制信号的方框示意图；

图8A和8B是示出了副阵列排列的示意图；

图9是示出了图5数据读出路由的电路示意图；和

图10是图5数据存取操作的时序图。

在高度集成化的半导体装置中，倾向于在一个芯片中包含的管脚数随着半导体存储装置集成度的改进而增加。应该注意，随着集成度的改进，按照本发明的DRAM能有效地工作。此外，外部行地址选通信号和相应于它们作为输入端的管脚数目取决于一个芯片中所包含的存储阵列组的设计。图5的设计不同于图3，其中多个行地址选通信号 RAS1到 RASi和由系统提供的系统时钟SYSC被加至控制和时钟部分40。在图6中，示出了图5的管脚连接。包括在一个半导体存储装置中的管脚数目随着提高的集成度而越来越得以提高，因而，地址A0到Aj的数目也可增加。因此，应该提供用以分别接收行地址选通信 RAS1至 RASi的管脚和另一个用以接收系统时钟SYSC的管脚。

图5控制和时钟部分40的控制信号在图7A中示出。由芯片外部提供的行地址选通信 RAAS1至 RASi被转换成信号ФRAS1至ФRASi以分别作为内部信号，且作为外部信号的系统时钟SYSC被转换为作为内部信号的系统时钟ФSYSC。图5的一个地址缓冲级20包括如图7B所示的行和列地址缓冲级21和22。地址A0至Aj被分别输送给行和列地址缓冲级21和22。行地址缓冲级21当行地址选通信号 RAS1至 RASi的任一个被激发时被起动，由此一输出信号是用以选择所要求的副阵列的信号ФBLSi。在选出的实施例中，需要一个用以驱动所要求副阵列的副阵列驱动时钟生成装置，同时需要一个如图7C所示的用以驱动该副阵列驱动时钟生成装置的控制装置。由图7A的控制和时钟部分40生成的内部行地址选通信号ФRAS1至ФRASi被加至一读出放大器和输入/输出(I/O)线起动时钟生成电路91。读出放大器和输入/输出(I/O)线起动生成电路的数目由内部行地址选通信号ФRAS1至ФRASi的数目决定；也即，由副阵列组的数目决定。每一读出放大器和输入/输出(I/O)线起动时钟生成电路的输出信号ФCSI1至ФCSIi被加至副阵列选择时钟部分以产生如图7D中所示的一给定副阵列选择时钟ФSC。更详细地，副阵列选择时钟部分92接收由图7B的行地址缓冲级21产生的字块选择信号ФBLSi和由读出放大器和输入/输出(I/O)线起动时钟生成电路91产生的输出信号ФCSI1至ФCSIi，以产生副阵列选择时钟ФSC。显而易见，副阵列选择时钟部分的数目是由副阵列组的数目决定的。副阵列选择时钟ФSC是一个用以驱动包括在一所选择的副阵列中的读出放大器的信号，这将在后面加以描述。另外，一个副阵列选择时钟部分应该有多个副阵列选择时钟电路且它们的数目由一个副阵列组中的副阵列数目决定。

在存储阵列中的副阵列设计成两组的情况下，一个数据存取操作特性的例子将在以下描述。这种情况下，由于应该施加两个行地址选通信号，就需要两个用以接收这两个行地址选通信号的管脚。两个副阵列组的设计在图8A中示出。一个副阵列组有多个副阵列，在某些情况下，一个副阵列组可有一个副阵列。在选出的实施例中，两个行地址选通信号 RAS1和 RAS2激发或预充电两个副阵列组。相互邻接的副阵列的排列在图8B中示出。图9是示出了图8A的每个副阵列中数据读出路径的电路示意图。现将描述在一给定副阵列中数据读出操作的一个例子。若同步干系统时钟SYSC的行地址选通信号RAS1被激发到逻辑“低”电平，则在副阵列组1中的一给定副阵列通过图7B至7D所示的路径被激发以生成数据。在这种情况下，图7D的副阵列选择时钟ФSC起动副阵列组1的每个副阵列中的读出放大器101和102，且所选副阵列中的数据连于各输入/输出(I/O)线。另外，数据经由输入/输出和读出放大器(I/O-S/A)71至74被送到移位寄存器部分110以便顺序产生数据，该(I/O-S/A)71至74由图7C的读出放大器和输入/输出(I/O)线起动时钟生成电路生成的信号ФSCI1起动。存储在移位寄存器部分110的数据同步干系统时钟ФSYSC且连续生产。接着，行地址选通信号RAS1被置到逻辑“高”电平，然后同步干系统时钟SYSC的行地址选通信号RAS2被激发到逻辑“低”电平，而副阵列组1中被激发的副阵列被预充电，且副阵列组2中一给定的副阵列被激发以便通过图7B至7D中示出的路径生成给定数据。这时候，图7D的副阵列选择时钟ФSC起动副阵列组2各副阵列中的读出放大器，然后，选出副阵列中的数据连接到各输入/输出(I/O)线。另外，各数据经由输入/输出和读出放大器(I/O-S/A)71′至74′被送到移位寄存器部分110，该I/O-S/A71′至74′由图7C的读出放大器和输入/输出(I/O)线起动时钟生成电路生成的信号ФCSI2被起动。因此，存在移位寄存器部分110中的数据同步干系统时钟ФISYSC且连续产生。这样，相互不同的副阵列组的数据在图10中所示的一个数据存取周期间连续产生。这时候，一比特数据输出时间相应于系统时钟的一个脉冲周期。例如，若行地址选通信号 RAS1的周期时间为120ns(在这种情况下，行地址选通信号 RAS1的预充电时间为60ns)，在60ns的数据存取时间期间产生4比特数据。此后，另一4比特数据顺序产生，这由于在60ns的预充电时间内行地址选通信号 RAS2被激发而行地址选通信号 RAS1被预充电。这样，行地址选通信号 RAS1和 RAS2在给定电平时间间隔内具有交替数据存取时间。因而，单位时间内的数据存取速率与图3中的相比增加了2倍。当加用系统时钟SYSC时，数据存取操作是连续完成的。在图10的时序图中，在行地址选通信号 RAS1的上升点行地址选通信号 RAS2下降。但是，由于系统时钟SYSC是连续施加的，即使行地址选通信号 RAS2在行地址选通信号RAS1与其上升点相比有一给定电平的延迟点处下降，也能取得同样的结果。

如上所述，即使数据存取时间预先设定，通过施加多个行地址选通信号可获得大量随机数据，且这样数据存取时间变得更快且系统的特性也能有大的改进。

虽然本发明选出的实施例已特别示出并加以描述，但本技术领域中的熟练者将会理解，在不背离本发明的精神和范围时可在形式和细节上作出前述和其他变化。

Claims (5)

1.一动态随机存取存储器，包括：

多个存储阵列组，每个具有若干有行和列矩阵形式的存储单元；其特征在于，

多个行址选通信号输入端，这些端与所说的多个以接收行地址选通信号的存储阵列组的数目相同；

一用以接收来自外部的时钟信号的时钟信号输入端；和

用以相应于顺序激发的行地址选通信号的一个激发周期而从存储阵列组生成同步于所说时钟信号的数据的输出装置。

2.如权利要求1中所称的动态随机存取存储器(DRAM)，其特征在于，即使在所说多个行地址选通信号中的一个行地址选通信号被加以预充电信号，数据存取操作也能完成。

3.一动态随机存取存储器(DRAM)，包括：

多个存储阵列组，每个具有若干有行和列矩阵形式的存储单元，其特征在于，

多个第一选通信号输入端，这些端与用以接收第一选通信号的所说多个存储阵列组的数目相同；

一用以接收来自外部的时钟信号的时钟信号输入端；和

用以响应一激发状态的所说第一选通信号而顺序激发所说第一选通信号和预充电存储阵列组的比特线的预充电装置；

利用同步于所说时钟信号的所说第一选通信号被依次加以一第一电平，从而有用以连续生成所说多个存储阵列组的各数据的周期。

4、如权利要求3中所称的动态随机存取存储器(DRAM)，其特征在于，所说第一电平是能够激发一给定信号的电平。

5、如权利要求3中所称的动态随机存取存储器(DRAM)，其特征在于，所说第一选通信号是一行地址选通信号。

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