JP4961003B2 - リフレッシュフラグを発生させる半導体メモリシステム - Google Patents
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Description
本発明は半導体メモリ装置に係り、特に、ＤＲＡＭのようにデータの維持にリフレッシュを必要とする半導体メモリ装置及び半導体メモリシステムに関する。
現在、携帯電話などの簡易端末機にはＳＲＡＭが装着されているが、ＳＲＡＭの集積度の限界に達するにつれてＳＲＡＭの代わりにＤＲＡＭを使用する方式が増加しつつある。これは特許文献１、特許文献２、特許文献３などで説明されている。
ところで、この場合のＤＲＡＭはＳＲＡＭとは異なりデータ維持にリフレッシュが必要であり、リフレッシュの遂行がＤＲＡＭの動作特性に及ぼす影響は大きい。これを克服するために特許文献３では多重バンク構造とキャッシュ（ｃａｃｈｅ）メモリを具備してリフレッシュ動作を隠している。
ところで、この場合のＤＲＡＭはＳＲＡＭとは異なりデータ維持にリフレッシュが必要であり、リフレッシュの遂行がＤＲＡＭの動作特性に及ぼす影響は大きい。これを克服するために特許文献３では多重バンク構造とキャッシュ（ｃａｃｈｅ）メモリを具備してリフレッシュ動作を隠している。
また特許文献４では、１つの外部命令リフレッシュのためのワードライン動作とノーマルアクセスのためのワードライン動作とを備え、リフレッシュ動作を隠している。特許文献１では、リフレッシュは内部のリフレッシュタイマを使用して行われるので、メモリコントローラがリフレッシュに関係なくメモリにアクセスできると説明されている。
しかし、特許文献３のようにキャッシュメモリを使用する場合、キャッシュメモリを具備するための面積増加が必要であり、特定バンクに対する外部アクセスが続く場合、キャッシュメモリミスが連続的に発生すれば、リフレッシュ失敗が発生する可能性がある。キャッシュメモリアクセスが統計的な推測に依存することを考慮すると、リフレッシュ失敗を完全に避けることが難しいという問題がある。
しかし、特許文献３のようにキャッシュメモリを使用する場合、キャッシュメモリを具備するための面積増加が必要であり、特定バンクに対する外部アクセスが続く場合、キャッシュメモリミスが連続的に発生すれば、リフレッシュ失敗が発生する可能性がある。キャッシュメモリアクセスが統計的な推測に依存することを考慮すると、リフレッシュ失敗を完全に避けることが難しいという問題がある。
一方、特許文献４及び特許文献２でのように、ノーマルアクセス、すなわち、書込み／読取りアクセスごとにリフレッシュのためのローサイクル動作とノーマルローサイクル動作とが共に遂行されるようにすれば、ローサイクル時間が延びて通常のＤＲＡＭリフレッシュサイクル時間より読取り／書込みにかかるサイクル時間が延びるという問題がある。もちろん特許文献４では、リフレッシュサイクル時間が延びるという問題を克服するために、別途、書込みバッファを備えているが、やはり読取り／書込みにかかるサイクル時間は延びる。
図１は、一般的なメモリとメモリコントローラとの関係を示すブロック図である。
従来のメモリ１２０はリフレッシュ動作が完全にメモリコントローラ１１０によって制御される。すなわち、メモリコントローラ１１０の中にリフレッシュ計測手段が存在し、メモリのデータ保持時間スペックを基準として周期的なリフレッシュ命令が発生する。この場合、メモリ１２０への書込み／読取りなどの命令語の伝達は、リフレッシュ動作中は、メモリコントローラ１１０内部で保留される。
従来のメモリ１２０はリフレッシュ動作が完全にメモリコントローラ１１０によって制御される。すなわち、メモリコントローラ１１０の中にリフレッシュ計測手段が存在し、メモリのデータ保持時間スペックを基準として周期的なリフレッシュ命令が発生する。この場合、メモリ１２０への書込み／読取りなどの命令語の伝達は、リフレッシュ動作中は、メモリコントローラ１１０内部で保留される。
本発明が解決しようとする技術的課題は、メモリ装置の面積増加や読取り／書込みにかかるサイクル時間の増加を除去できるＳＲＡＭ代替用の半導体メモリ装置を提供することにある。
本発明が解決しようとする他の技術的課題は、メモリ装置の面積増加や読取り／書込みにかかるサイクル時間の増加を除去できるＳＲＡＭ代替用の半導体メモリシステムを提供することにある。
本発明が解決しようとする他の技術的課題は、メモリ装置の面積増加や読取り／書込みにかかるサイクル時間の増加を除去できるＳＲＡＭ代替用の半導体メモリシステムを提供することにある。
前記技術的課題を達成するための本発明の第１実施例による半導体メモリ装置は、オシレータ、リフレッシュタイマ、ＭＲＳ部及びリフレッシュ制御部を具備することを特徴とする。
オシレータはオシレータ出力信号を発生する。リフレッシュタイマは第１及び第２制御信号と、オシレータ出力信号又は外部クロック信号とに応答してリフレッシュパルスを発生する。
ＭＲＳ部はアドレス信号及び外部命令に応答して、前記リフレッシュタイマのリフレッシュパルス発生時間を制御する前記第１制御信号と、前記リフレッシュタイマをリセットさせる前記第２制御信号とを発生する。
リフレッシュ制御部は、前記リフレッシュパルスに応答してメモリセルをリフレッシュするためのリフレッシュ制御信号を発生する。前記リフレッシュ制御信号は前記メモリセルがリフレッシュされる間、リフレッシュフラグとして外部に出力される。
オシレータはオシレータ出力信号を発生する。リフレッシュタイマは第１及び第２制御信号と、オシレータ出力信号又は外部クロック信号とに応答してリフレッシュパルスを発生する。
ＭＲＳ部はアドレス信号及び外部命令に応答して、前記リフレッシュタイマのリフレッシュパルス発生時間を制御する前記第１制御信号と、前記リフレッシュタイマをリセットさせる前記第２制御信号とを発生する。
リフレッシュ制御部は、前記リフレッシュパルスに応答してメモリセルをリフレッシュするためのリフレッシュ制御信号を発生する。前記リフレッシュ制御信号は前記メモリセルがリフレッシュされる間、リフレッシュフラグとして外部に出力される。
前記半導体メモリ装置がパワーダウンモードである場合に発生するパワーダウン信号がディスエーブルになれば、前記外部クロック信号は前記リフレッシュタイマに印加され、前記パワーダウン信号がイネーブルになれば、前記オシレータ出力信号は前記リフレッシュタイマに印加されることを特徴とする。
前記半導体メモリ装置は前記外部クロック信号を分周して前記タイマに印加する分周器をさらに具備することを特徴とする。前記第１及び第２制御信号はＭＲＳ信号であることを特徴とする。前記外部クロック信号は前記半導体メモリ装置の基準クロック信号であることを特徴とする。
前記半導体メモリ装置は前記外部クロック信号を分周して前記タイマに印加する分周器をさらに具備することを特徴とする。前記第１及び第２制御信号はＭＲＳ信号であることを特徴とする。前記外部クロック信号は前記半導体メモリ装置の基準クロック信号であることを特徴とする。
前記技術的課題を達成するための本発明の第２実施例による半導体メモリ装置は、リフレッシュタイマ、ＭＲＳ部及びリフレッシュ制御部を具備することを特徴とする。
リフレッシュタイマは、第１及び第２制御信号と外部クロック信号とに応答してリフレッシュパルスを発生する。ＭＲＳ部は、アドレス信号及び外部命令に応答して前記リフレッシュタイマのリフレッシュパルス発生時間を制御する前記第１制御信号と前記リフレッシュタイマをリセットさせる前記第２制御信号とを発生する。
リフレッシュ制御部は、前記リフレッシュパルスに応答してメモリセルをリフレッシュするためのリフレッシュ制御信号を発生する。前記リフレッシュ制御信号は前記メモリセルがリフレッシュされる間、リフレッシュフラグとして外部に出力される。
前記半導体メモリ装置は、前記外部クロック信号を分周して前記タイマに印加する分周器をさらに具備し、前記外部クロック信号は前記半導体メモリ装置の基準クロック信号であることを特徴とする。前記第１及び第２制御信号はＭＲＳ信号であることを特徴とする。
リフレッシュタイマは、第１及び第２制御信号と外部クロック信号とに応答してリフレッシュパルスを発生する。ＭＲＳ部は、アドレス信号及び外部命令に応答して前記リフレッシュタイマのリフレッシュパルス発生時間を制御する前記第１制御信号と前記リフレッシュタイマをリセットさせる前記第２制御信号とを発生する。
リフレッシュ制御部は、前記リフレッシュパルスに応答してメモリセルをリフレッシュするためのリフレッシュ制御信号を発生する。前記リフレッシュ制御信号は前記メモリセルがリフレッシュされる間、リフレッシュフラグとして外部に出力される。
前記半導体メモリ装置は、前記外部クロック信号を分周して前記タイマに印加する分周器をさらに具備し、前記外部クロック信号は前記半導体メモリ装置の基準クロック信号であることを特徴とする。前記第１及び第２制御信号はＭＲＳ信号であることを特徴とする。
前記技術的課題を達成するための本発明の第３実施例による半導体メモリ装置は、オシレータ、リフレッシュタイマ、ＭＲＳ部及びリフレッシュ制御部を具備することを特徴とする。
オシレータは、オシレータ出力信号を発生させる。リフレッシュタイマは第１及び第２制御信号と前記オシレータ出力信号とに応答してリフレッシュパルスを発生する。
ＭＲＳ部は、アドレス信号及び外部命令に応答して前記リフレッシュタイマのリフレッシュパルス発生時間を制御する前記第１制御信号と前記リフレッシュタイマをリセットさせる前記第２制御信号とを発生する。
リフレッシュ制御部は、前記リフレッシュパルスに応答してメモリセルをリフレッシュするためのリフレッシュ制御信号を発生する。前記リフレッシュ制御信号は前記メモリセルがリフレッシュされる間、リフレッシュフラグとして外部に出力される。
オシレータは、オシレータ出力信号を発生させる。リフレッシュタイマは第１及び第２制御信号と前記オシレータ出力信号とに応答してリフレッシュパルスを発生する。
ＭＲＳ部は、アドレス信号及び外部命令に応答して前記リフレッシュタイマのリフレッシュパルス発生時間を制御する前記第１制御信号と前記リフレッシュタイマをリセットさせる前記第２制御信号とを発生する。
リフレッシュ制御部は、前記リフレッシュパルスに応答してメモリセルをリフレッシュするためのリフレッシュ制御信号を発生する。前記リフレッシュ制御信号は前記メモリセルがリフレッシュされる間、リフレッシュフラグとして外部に出力される。
前記オシレータは、前記半導体メモリ装置の動作状態または待機状態によって制御されるモード信号に応答して前記オシレータ出力信号の周期を制御することを特徴とする。
前記オシレータは、前記半導体メモリ装置の動作温度によって制御されるモード信号に応答して前記オシレータ出力信号の周期を制御することを特徴とする。
前記半導体メモリ装置は前記半導体メモリ装置の動作温度を感知する温度センサをさらに具備し、前記温度センサは前記半導体メモリ装置の動作温度によって制御されるモード信号を前記オシレータに印加して前記オシレータ出力信号の周期を制御することを特徴とする。
前記第１及び第２制御信号はＭＲＳ信号であることを特徴とする。
前記オシレータは、前記半導体メモリ装置の動作温度によって制御されるモード信号に応答して前記オシレータ出力信号の周期を制御することを特徴とする。
前記半導体メモリ装置は前記半導体メモリ装置の動作温度を感知する温度センサをさらに具備し、前記温度センサは前記半導体メモリ装置の動作温度によって制御されるモード信号を前記オシレータに印加して前記オシレータ出力信号の周期を制御することを特徴とする。
前記第１及び第２制御信号はＭＲＳ信号であることを特徴とする。
前記他の技術的課題を達成するための本発明の第４実施例による半導体メモリシステムは、第１ないし第Ｍメモリモジュール及びメモリコントローラを具備することを特徴とする。
第１ないし第Ｍメモリモジュールは内部にリフレッシュタイマを備え、アドレス信号及び外部命令を受信し、メモリセルがリフレッシュされる間、リフレッシュフラグを発生するＮ個のメモリ装置を具備する。
メモリコントローラは前記リフレッシュフラグに応答して前記アドレス信号及び前記外部命令の発生を制御する。
前記Ｎ個のメモリ装置が具備するそれぞれのリフレッシュタイマはオシレータ出力信号または外部クロック信号に応答して前記メモリセルをリフレッシュさせると同時にリセットされることを特徴とする。
第１ないし第Ｍメモリモジュールは内部にリフレッシュタイマを備え、アドレス信号及び外部命令を受信し、メモリセルがリフレッシュされる間、リフレッシュフラグを発生するＮ個のメモリ装置を具備する。
メモリコントローラは前記リフレッシュフラグに応答して前記アドレス信号及び前記外部命令の発生を制御する。
前記Ｎ個のメモリ装置が具備するそれぞれのリフレッシュタイマはオシレータ出力信号または外部クロック信号に応答して前記メモリセルをリフレッシュさせると同時にリセットされることを特徴とする。
前記メモリ装置がパワーダウンモードである場合に発生するパワーダウン信号がディスエーブルされれば、前記外部クロック信号は前記リフレッシュタイマに印加され、前記パワーダウン信号がイネーブルされれば、前記オシレータ出力信号は前記リフレッシュタイマに印加されることを特徴とする。
前記メモリ装置は、前記外部クロック信号を分周して前記タイマに印加する分周器をさらに具備することができる。前記第１及び第２制御信号はＭＲＳ信号であることを特徴とする。前記外部クロック信号は前記半導体メモリシステムの基準クロック信号であることを特徴とする。
前記メモリコントローラはメモリビジー信号発生部及び命令制御部を具備する。
前記メモリ装置は、前記外部クロック信号を分周して前記タイマに印加する分周器をさらに具備することができる。前記第１及び第２制御信号はＭＲＳ信号であることを特徴とする。前記外部クロック信号は前記半導体メモリシステムの基準クロック信号であることを特徴とする。
前記メモリコントローラはメモリビジー信号発生部及び命令制御部を具備する。
メモリビジー信号発生部は、前記リフレッシュフラグを受信してメモリビジー信号を発生する。命令制御部はＣＰＵからメモリアクセス命令を受信し、前記メモリビジー信号に応答して前記アドレス信号及び前記外部命令を前記メモリ装置に印加若しくは印加を保留する。
前記命令制御部はＦＩＦＯ（Ｆｉｒｓｔ−Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）として構成されることを特徴とする。
前記命令制御部はＦＩＦＯ（Ｆｉｒｓｔ−Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）として構成されることを特徴とする。
前記他の技術的課題を達成するための本発明の第５実施例による半導体メモリシステムは、メモリコントローラ及びメモリモジュールを具備することを特徴とする。
メモリコントローラは所定の出力リフレッシュフラグに応答してアドレス信号及び外部命令の発生を制御する。メモリモジュールは前記アドレス信号及び前記外部命令を受信し、メモリセルがリフレッシュされる間、第１ないし第Ｎリフレッシュフラグを発生する第１ないし第Ｎメモリ装置を具備する。
メモリコントローラは所定の出力リフレッシュフラグに応答してアドレス信号及び外部命令の発生を制御する。メモリモジュールは前記アドレス信号及び前記外部命令を受信し、メモリセルがリフレッシュされる間、第１ないし第Ｎリフレッシュフラグを発生する第１ないし第Ｎメモリ装置を具備する。
前記メモリモジュールは前記第１ないし第Ｎフラグ信号のうち１つでも活性化されれば、前記活性化されたフラグ信号を前記出力フラグ信号として出力する出力演算部を具備することを特徴とする。
前記それぞれのメモリ装置は、オシレータ、リフレッシュタイマ、ＭＲＳ部及びリフレッシュ制御部を具備する。
オシレータは、オシレータ出力信号を発生する。リフレッシュタイマは第１及び第２制御信号及び前記オシレータ出力信号に応答してリフレッシュパルスを発生する。
前記それぞれのメモリ装置は、オシレータ、リフレッシュタイマ、ＭＲＳ部及びリフレッシュ制御部を具備する。
オシレータは、オシレータ出力信号を発生する。リフレッシュタイマは第１及び第２制御信号及び前記オシレータ出力信号に応答してリフレッシュパルスを発生する。
ＭＲＳ部は、前記アドレス信号及び前記外部命令に応答してリフレッシュタイマのリフレッシュパルス発生時間を制御する前記第１制御信号と、前記リフレッシュタイマをリセットさせる前記第２制御信号とを発生する。
リフレッシュ制御部は、前記リフレッシュパルスに応答して前記メモリセルをリフレッシュするためのリフレッシュ制御信号を発生する。前記リフレッシュ制御信号は前記メモリセルがリフレッシュされる間、前記リフレッシュフラグとして外部に出力されることを特徴とする。
前記オシレータは、前記メモリ装置の動作状態または待機状態によって制御されるモード信号に応答して前記オシレータ出力信号の周期を制御することを特徴とする。
前記オシレータは、前記メモリ装置の動作温度によって制御されるモード信号に応答して前記オシレータ出力信号の周期を制御することを特徴とする。
リフレッシュ制御部は、前記リフレッシュパルスに応答して前記メモリセルをリフレッシュするためのリフレッシュ制御信号を発生する。前記リフレッシュ制御信号は前記メモリセルがリフレッシュされる間、前記リフレッシュフラグとして外部に出力されることを特徴とする。
前記オシレータは、前記メモリ装置の動作状態または待機状態によって制御されるモード信号に応答して前記オシレータ出力信号の周期を制御することを特徴とする。
前記オシレータは、前記メモリ装置の動作温度によって制御されるモード信号に応答して前記オシレータ出力信号の周期を制御することを特徴とする。
前記第１ないし第Ｎメモリ装置は前記メモリ装置それぞれの動作温度を感知する温度センサをさらに具備し、前記温度センサは前記メモリ装置の動作温度によって制御されるモード信号を前記オシレータに印加して前記オシレータ出力信号の周期を制御することを特徴とする。
前記第１及び第２制御信号はＭＲＳ信号であることを特徴とする。前記出力演算部は論理和手段として構成されることを特徴とする。
前記メモリコントローラはメモリビジー信号発生部及び命令制御部を具備する。
メモリビジー信号発生部は、前記リフレッシュフラグを受信してメモリビジー信号を発生する。命令制御部はＣＰＵからアクセス命令を受信し、前記メモリビジー信号に応答して前記アドレス信号及び前記外部命令を前記メモリ装置に印加したり印加を保留する。
前記命令制御部はＦＩＦＯとして構成されることを特徴とする。
前記第１及び第２制御信号はＭＲＳ信号であることを特徴とする。前記出力演算部は論理和手段として構成されることを特徴とする。
前記メモリコントローラはメモリビジー信号発生部及び命令制御部を具備する。
メモリビジー信号発生部は、前記リフレッシュフラグを受信してメモリビジー信号を発生する。命令制御部はＣＰＵからアクセス命令を受信し、前記メモリビジー信号に応答して前記アドレス信号及び前記外部命令を前記メモリ装置に印加したり印加を保留する。
前記命令制御部はＦＩＦＯとして構成されることを特徴とする。
前記他の技術的課題を達成するための本発明の第６実施例による半導体メモリシステムはメモリコントローラ、メモリモジュール及び出力演算部を具備することを特徴とする。
メモリコントローラは所定の出力リフレッシュフラグに応答してアドレス信号及び外部命令の発生を制御する。
メモリモジュールは、前記アドレス信号及び前記外部命令を受信し、メモリセルがリフレッシュされる間、第１ないし第Ｎリフレッシュフラグを発生する第１ないし第Ｎメモリ装置を具備する。
出力演算部は前記第１ないし第Ｎフラグ信号のうち１つでも活性化されれば、前記活性化されたフラグ信号を前記出力フラグ信号として出力する。
メモリコントローラは所定の出力リフレッシュフラグに応答してアドレス信号及び外部命令の発生を制御する。
メモリモジュールは、前記アドレス信号及び前記外部命令を受信し、メモリセルがリフレッシュされる間、第１ないし第Ｎリフレッシュフラグを発生する第１ないし第Ｎメモリ装置を具備する。
出力演算部は前記第１ないし第Ｎフラグ信号のうち１つでも活性化されれば、前記活性化されたフラグ信号を前記出力フラグ信号として出力する。
前記それぞれのメモリ装置は、オシレータ、リフレッシュタイマ、ＭＲＳ部及びリフレッシュ制御部を具備する。
オシレータは、オシレータ出力信号を発生する。リフレッシュタイマは所定の第１及び第２制御信号及び前記オシレータ出力信号に応答してリフレッシュパルスを発生する。
ＭＲＳ部は前記アドレス信号及び前記外部命令に応答してリフレッシュタイマのリフレッシュパルス発生時間を制御する前記第１制御信号と、前記リフレッシュタイマをリセットさせる前記第２制御信号とを発生する。
リフレッシュ制御部は前記リフレッシュパルスに応答して前記メモリセルをリフレッシュするためのリフレッシュ制御信号を発生する。前記リフレッシュ制御信号は前記メモリセルがリフレッシュされる間、前記リフレッシュフラグとして外部に出力される。
オシレータは、オシレータ出力信号を発生する。リフレッシュタイマは所定の第１及び第２制御信号及び前記オシレータ出力信号に応答してリフレッシュパルスを発生する。
ＭＲＳ部は前記アドレス信号及び前記外部命令に応答してリフレッシュタイマのリフレッシュパルス発生時間を制御する前記第１制御信号と、前記リフレッシュタイマをリセットさせる前記第２制御信号とを発生する。
リフレッシュ制御部は前記リフレッシュパルスに応答して前記メモリセルをリフレッシュするためのリフレッシュ制御信号を発生する。前記リフレッシュ制御信号は前記メモリセルがリフレッシュされる間、前記リフレッシュフラグとして外部に出力される。
前記オシレータは、メモリ装置の動作状態または待機状態によって制御されるモード信号に応答して前記オシレータ出力信号の周期を制御することを特徴とする。
前記オシレータは、前記メモリ装置の動作温度によって制御されるモード信号に応答して前記オシレータ出力信号の周期を制御することを特徴とする。
前記オシレータは、前記メモリ装置の動作温度によって制御されるモード信号に応答して前記オシレータ出力信号の周期を制御することを特徴とする。
前記第１ないし第Ｎメモリ装置は、前記メモリ装置それぞれの動作温度を感知する温度センサをさらに具備し、前記温度センサは前記メモリ装置の動作温度によって制御されるモード信号を前記オシレータに印加して前記オシレータ出力信号の周期を制御することを特徴とする。
前記第１及び第２制御信号はＭＲＳ信号であることを特徴とする。前記出力演算部は論理和手段として構成されることを特徴とする。
前記メモリコントローラは、メモリビジー信号発生部及び命令制御部を具備する。
前記第１及び第２制御信号はＭＲＳ信号であることを特徴とする。前記出力演算部は論理和手段として構成されることを特徴とする。
前記メモリコントローラは、メモリビジー信号発生部及び命令制御部を具備する。
メモリビジー信号発生部は前記リフレッシュフラグを受信してメモリビジー信号を発生する。命令制御部はＣＰＵからアクセス命令を受信し、前記メモリビジー信号に応答して前記アドレス信号及び前記外部命令を前記メモリ装置に印加したり印加を保留する。
前記命令制御部はＦＩＦＯとして構成することを特徴とする。
前記命令制御部はＦＩＦＯとして構成することを特徴とする。
本発明による半導体メモリ装置及び半導体メモリシステムはＤＲＡＭをＳＲＡＭの代替メモリとして利用する場合、リフレッシュによるメモリ面積増加や読取り／書込みにかかるサイクル時間の増加問題を除去できるという利点がある。
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには本発明の望ましい実施例を例示する図面及び図面に記載された内容を参照せねばならない。
以下、図面を参照して本発明の望ましい実施例を説明することによって、本発明を詳細に説明する。各図面に示された同一参照符号は同一部材を示す。
以下、図面を参照して本発明の望ましい実施例を説明することによって、本発明を詳細に説明する。各図面に示された同一参照符号は同一部材を示す。
図２は、本発明の第１実施例による半導体メモリ装置のブロック図である。
図２を参照すれば、本発明の第１実施例による半導体メモリ装置２００はオシレータ２０５、リフレッシュタイマ２１０、ＭＲＳ部２１５及びリフレッシュ制御部２２０を具備する。
図２には半導体メモリ装置２００の動作をさらに詳しく説明するために、リフレッシュアドレスカウンタ２４０、メイン制御部２４５、アドレス発生部２５０、ローデコーダ２３０、センスアンプ２３５、メモリセル２２５が示されている。
図２を参照すれば、本発明の第１実施例による半導体メモリ装置２００はオシレータ２０５、リフレッシュタイマ２１０、ＭＲＳ部２１５及びリフレッシュ制御部２２０を具備する。
図２には半導体メモリ装置２００の動作をさらに詳しく説明するために、リフレッシュアドレスカウンタ２４０、メイン制御部２４５、アドレス発生部２５０、ローデコーダ２３０、センスアンプ２３５、メモリセル２２５が示されている。
オシレータ２０５は、オシレータ出力信号ＯＳＣＳを発生する。リフレッシュタイマ２１０は第１及び第２制御信号ＣＴＲＬ１、ＣＴＲＬ２、オシレータ出力信号ＯＳＣＳ及び外部クロック信号ＥＣＬＫに応答してリフレッシュパルスＲＦＨＰを発生する。
リフレッシュタイマ２１０は、第１制御信号ＣＴＲＬ１及び第２制御信号ＣＴＲＬ２に応答してリフレッシュ周期を設定する。そして、外部クロック信号ＥＣＬＫまたはオシレータ出力信号ＯＳＣＳに応答して時間間隔を検出する。外部クロック信号ＥＣＬＫは半導体メモリ装置２００の基準クロック信号である。第１及び第２制御信号ＣＴＲＬ１、ＣＴＲＬ２については後述する。
リフレッシュタイマ２１０は、第１制御信号ＣＴＲＬ１及び第２制御信号ＣＴＲＬ２に応答してリフレッシュ周期を設定する。そして、外部クロック信号ＥＣＬＫまたはオシレータ出力信号ＯＳＣＳに応答して時間間隔を検出する。外部クロック信号ＥＣＬＫは半導体メモリ装置２００の基準クロック信号である。第１及び第２制御信号ＣＴＲＬ１、ＣＴＲＬ２については後述する。
リフレッシュタイマ２１０のリフレッシュ周期はメモリセル２２５のデータ保持時間と温度及び雑音などによって多様に変化させることができる。一般的に、半導体メモリ装置２００がパワーダウンモードの状態において温度の低い場合には、データ保持時間が長くなる。したがって、リフレッシュ周期を長くすることができる。
このような特性を利用して半導体メモリ装置２００のパワーダウンモードと動作モードとによってリフレッシュタイマ２１０に印加される駆動信号を別にすることができる。
外部クロック信号ＥＣＬＫは、パワーダウン信号ＰＤがディスエーブルされれば、リフレッシュタイマ２１０に印加される。パワーダウン信号ＰＤは半導体メモリ装置２００がパワーダウンモードの場合にイネーブルされる信号である。パワーダウン信号ＰＤがイネーブルされれば、オシレータ出力信号ＯＳＣＳがリフレッシュタイマ２１０に印加される。
外部クロック信号ＥＣＬＫは、パワーダウン信号ＰＤがディスエーブルされれば、リフレッシュタイマ２１０に印加される。パワーダウン信号ＰＤは半導体メモリ装置２００がパワーダウンモードの場合にイネーブルされる信号である。パワーダウン信号ＰＤがイネーブルされれば、オシレータ出力信号ＯＳＣＳがリフレッシュタイマ２１０に印加される。
すなわち、半導体メモリ装置２００がパワーダウンモードの場合には、リフレッシュタイマ２１０はオシレータ出力信号ＯＳＣＳに応答して一定の周期ごとにリフレッシュパルスＲＦＨＰを発生する。そして、半導体メモリ装置２００が動作モードの場合には、リフレッシュタイマ２１０は外部クロック信号ＥＣＬＫに応答して一定の周期ごとにリフレッシュパルスＲＦＨＰを発生する。
この場合、リフレッシュ周期は第１制御信号ＣＴＲＬ１を利用して調節できる。第１制御信号ＣＴＲＬ１はＭＲＳ信号である。
この場合、リフレッシュ周期は第１制御信号ＣＴＲＬ１を利用して調節できる。第１制御信号ＣＴＲＬ１はＭＲＳ信号である。
ＭＲＳ部２１５はアドレス信号ＡＤＤ及び外部命令ＣＯＭＭに応答して、リフレッシュタイマ２１０のリフレッシュパルスＲＦＨＰ発生時間を制御する第１制御信号ＣＴＲＬ１及びリフレッシュタイマ２１０をリセットさせる第２制御信号ＣＴＲＬ２を発生する。
第１及び第２制御信号ＣＴＲＬ１、ＣＴＲＬ２はＭＲＳ信号である。すなわち、外部命令ＣＯＭＭ及びアドレス信号ＡＤＤを組合わせて第１制御信号ＣＴＲＬ１及び第２制御信号ＣＴＲＬ２が発生する。
第１及び第２制御信号ＣＴＲＬ１、ＣＴＲＬ２はＭＲＳ信号である。すなわち、外部命令ＣＯＭＭ及びアドレス信号ＡＤＤを組合わせて第１制御信号ＣＴＲＬ１及び第２制御信号ＣＴＲＬ２が発生する。
リフレッシュタイマ２１０で発生したリフレッシュパルスＲＦＨＰはリフレッシュ制御部２３０及びリフレッシュアドレスカウンタ２４０に印加される。
リフレッシュ制御部２２０はリフレッシュパルスＲＦＨＰに応答してメモリセル２２５をリフレッシュするためのリフレッシュ制御信号ＲＦＣＳを発生する。リフレッシュ制御信号ＲＦＣＳはメイン制御部２４５とアドレス発生部２４０とに印加される。
リフレッシュアドレスカウンタ２４０はリフレッシュパルスＲＦＨＰに応答してリフレッシュが行われるメモリセルのローアドレスを選択するための信号ＲＡＤＤをアドレス発生部２５０に印加する。すると、アドレス発生部２５０はリフレッシュされるローアドレス情報を有する信号ＲＡをローデコーダ２３０に印加する。
リフレッシュ制御部２２０はリフレッシュパルスＲＦＨＰに応答してメモリセル２２５をリフレッシュするためのリフレッシュ制御信号ＲＦＣＳを発生する。リフレッシュ制御信号ＲＦＣＳはメイン制御部２４５とアドレス発生部２４０とに印加される。
リフレッシュアドレスカウンタ２４０はリフレッシュパルスＲＦＨＰに応答してリフレッシュが行われるメモリセルのローアドレスを選択するための信号ＲＡＤＤをアドレス発生部２５０に印加する。すると、アドレス発生部２５０はリフレッシュされるローアドレス情報を有する信号ＲＡをローデコーダ２３０に印加する。
メイン制御部２４５はリフレッシュ制御信号ＲＦＣＳを受信し、ワードライン活性化、感知及びプリチャージなどを制御するメイン制御信号ＭＣＴＲＬＳを発生してローデコーダ２３０及びセンスアンプ２３５に印加する。
またリフレッシュ制御信号ＲＦＣＳはメモリセル２２５がリフレッシュされる間、リフレッシュフラグＲＥＦ＿ＦＬＡＧとして外部に出力される。バッファ２６０はリフレッシュ制御信号ＲＦＣＳのドライビング能力を増加させた後、リフレッシュフラグＲＥＦ＿ＦＬＡＧとして外部に出力する。リフレッシュフラグＲＥＦ＿ＦＬＡＧが外部に出力されれば、半導体メモリ装置２００はリフレッシュ動作中を意味する。したがって、リフレッシュフラグＲＥＦ＿ＦＬＡＧを外部で認識して半導体メモリ装置２００を制御するのに利用することができる。これについては後述する。
またリフレッシュ制御信号ＲＦＣＳはメモリセル２２５がリフレッシュされる間、リフレッシュフラグＲＥＦ＿ＦＬＡＧとして外部に出力される。バッファ２６０はリフレッシュ制御信号ＲＦＣＳのドライビング能力を増加させた後、リフレッシュフラグＲＥＦ＿ＦＬＡＧとして外部に出力する。リフレッシュフラグＲＥＦ＿ＦＬＡＧが外部に出力されれば、半導体メモリ装置２００はリフレッシュ動作中を意味する。したがって、リフレッシュフラグＲＥＦ＿ＦＬＡＧを外部で認識して半導体メモリ装置２００を制御するのに利用することができる。これについては後述する。
半導体メモリ装置２００は、外部クロック信号ＥＣＬＫを分周してリフレッシュタイマ２１０に印加する分周器２５５をさらに具備する。外部クロック信号ＥＣＬＫの周期は非常に短いので、リフレッシュタイマ２１０が必要とする周期が外部クロック信号ＥＣＬＫから得られるよう、分周器２５５を使用する。
このような構成を有する半導体メモリ装置２００は、キャッシュメモリの使用による半導体メモリ装置の面積増加や読取り／書込みにかかるサイクル時間の増加などの問題なしにリフレッシュができる。
このような構成を有する半導体メモリ装置２００は、キャッシュメモリの使用による半導体メモリ装置の面積増加や読取り／書込みにかかるサイクル時間の増加などの問題なしにリフレッシュができる。
図３は、本発明の第２実施例による半導体メモリ装置のブロック図である。
図３を参照すれば、本発明の第２実施例による半導体メモリ装置３００はリフレッシュタイマ３１０、ＭＲＳ部３１５及びリフレッシュ制御部３２０を具備する。
図２の半導体メモリ装置２００のリフレッシュタイマ２１０とは異なり、図３の半導体メモリ装置３００のリフレッシュタイマ３１０は、第１及び第２制御信号ＣＴＲＬ１、ＣＴＲＬ２と外部クロック信号ＥＣＬＫとに応答して動作する。このような差異点を除いては、図３の半導体メモリ装置３００の動作は図２の半導体メモリ装置２００の動作と同一である。したがって動作についての詳細な説明は省略する。
図３を参照すれば、本発明の第２実施例による半導体メモリ装置３００はリフレッシュタイマ３１０、ＭＲＳ部３１５及びリフレッシュ制御部３２０を具備する。
図２の半導体メモリ装置２００のリフレッシュタイマ２１０とは異なり、図３の半導体メモリ装置３００のリフレッシュタイマ３１０は、第１及び第２制御信号ＣＴＲＬ１、ＣＴＲＬ２と外部クロック信号ＥＣＬＫとに応答して動作する。このような差異点を除いては、図３の半導体メモリ装置３００の動作は図２の半導体メモリ装置２００の動作と同一である。したがって動作についての詳細な説明は省略する。
図４は本発明の第３実施例による半導体メモリ装置のブロック図である。
図４を参照すれば、本発明の第３実施例による半導体メモリ装置４００はオシレータ４０５、リフレッシュタイマ４１０、ＭＲＳ部４１５及びリフレッシュ制御部４２０を具備する。
オシレータ４０５はオシレータ出力信号ＯＳＣＳを発生する。リフレッシュタイマ４１０は第１及び第２制御信号ＣＴＲＬ１、ＣＴＲＬ２及びオシレータ出力信号ＯＳＣＳに応答してリフレッシュパルスＲＦＨＰを発生する。
図４を参照すれば、本発明の第３実施例による半導体メモリ装置４００はオシレータ４０５、リフレッシュタイマ４１０、ＭＲＳ部４１５及びリフレッシュ制御部４２０を具備する。
オシレータ４０５はオシレータ出力信号ＯＳＣＳを発生する。リフレッシュタイマ４１０は第１及び第２制御信号ＣＴＲＬ１、ＣＴＲＬ２及びオシレータ出力信号ＯＳＣＳに応答してリフレッシュパルスＲＦＨＰを発生する。
第３実施例による半導体メモリ装置４００のリフレッシュタイマ４１０はオシレータ出力信号ＯＳＣＳに応答してリフレッシュパルスＲＦＨＰを一定の周期で発生する。すなわち、第１実施例による半導体メモリ装置２００のリフレッシュタイマ２１０とは異なり、オシレータ出力信号ＯＳＣＳだけの時間間隔を検出して一定の周期でリフレッシュパルスＲＦＨＰを発生する。したがって、オシレータ出力信号ＯＳＣＳの周期を調節することによりリフレッシュパルスＲＦＨＰの発生周期を調節することができる。
オシレータ４０５は、モード信号ＭＯＤＥＳに応答してオシレータ出力信号ＯＳＣＳの周期を制御する。モード信号ＭＯＤＥＳは、半導体メモリ装置４００の動作状態または待機状態に応答して制御される信号である。
オシレータ４０５は、モード信号ＭＯＤＥＳに応答してオシレータ出力信号ＯＳＣＳの周期を制御する。モード信号ＭＯＤＥＳは、半導体メモリ装置４００の動作状態または待機状態に応答して制御される信号である。
例えば、半導体メモリ装置４００の待機状態で、モード信号ＭＯＤＥＳはローレベル（または、ハイレバル）となるように発生させることができる。すると、オシレータ４０５はモード信号ＭＯＤＥＳに応答してオシレータ出力信号ＯＳＣＳの周期を延長（または、縮小）させる。オシレータ出力信号ＯＳＣＳの周期が長くなれば、リフレッシュタイマ４１０によって発生するリフレッシュパルスＲＦＨＰの周期が長くなる。リフレッシュパルスＲＦＨＰの発生周期が長くなれば、結局、メモリセル４２５がリフレッシュされる時間間隔が長くなる。
モード信号ＭＯＤＥＳは半導体メモリ装置４００の動作温度によって制御される信号でありうる。すなわち、オシレータ４０５は半導体メモリ装置４００の動作温度に応じてオシレータ出力信号ＯＳＣＳの発生周期を制御することができる。
例えば、半導体メモリ装置４００の動作温度が低ければ、メモリセル４２５のデータ保持時間が長くなるので、リフレッシュ周期を長くしてもいい。したがって、半導体メモリ装置４００の動作温度が低ければ、モード信号ＭＯＤＥＳをローレベルで発生させる。
例えば、半導体メモリ装置４００の動作温度が低ければ、メモリセル４２５のデータ保持時間が長くなるので、リフレッシュ周期を長くしてもいい。したがって、半導体メモリ装置４００の動作温度が低ければ、モード信号ＭＯＤＥＳをローレベルで発生させる。
すると、オシレータ４０５はモード信号ＭＯＤＥＳに応答してオシレータ出力信号ＯＳＣＳの周期を延長（または、縮小）させる。オシレータ出力信号ＯＳＣＳの周期が増加されれば、リフレッシュタイマ４１０によって発生するリフレッシュパルスＲＦＨＰの周期が長くなる。リフレッシュパルスＲＦＨＰの発生周期が長くなれば、結局、メモリセル４２５がリフレッシュされる時間間隔が長くなる。
半導体メモリ装置４００は半導体メモリ装置４００の動作温度を感知する温度センサ４５５をさらに具備することができる。温度センサ４５５は、半導体メモリ装置４００の動作温度によって制御されるモード信号ＭＯＤＥＳを発生する。モード信号ＭＯＤＥＳがオシレータ４０５に印加されてオシレータ出力信号ＯＳＣＳの発生周期を制御する方法については上述したので説明は省略する。
リフレッシュパルスＲＦＨＰが発生した以後、メモリセル４２５のリフレッシュを行う動作は、第１実施例による半導体メモリ装置２００の場合と同一である。したがって、図４の半導体メモリ装置４００の詳細な動作説明は省略する。
リフレッシュパルスＲＦＨＰが発生した以後、メモリセル４２５のリフレッシュを行う動作は、第１実施例による半導体メモリ装置２００の場合と同一である。したがって、図４の半導体メモリ装置４００の詳細な動作説明は省略する。
図５は、本発明の第４実施例による半導体メモリシステムのブロック図である。
図６は、図５のメモリコントローラを示すブロック図である。
図５及び図６を参照すれば、第４実施例による半導体メモリシステム５００は、第１ないし第Ｍメモリモジュール５１０、５５０、５６０及びメモリコントローラ５４０を具備する。
第１ないし第Ｍメモリモジュール５１０、５５０、５６０はアドレス信号ＡＤＤ及び外部命令ＣＯＭＭを受信する。また、内部にリフレッシュタイマを具備し、メモリセルがリフレッシュされる間、リフレッシュフラグＲＥＦ＿ＦＬＡＧを発生するＮ個のメモリ装置５１５、５２０、５２５、５３０を具備する。
図６は、図５のメモリコントローラを示すブロック図である。
図５及び図６を参照すれば、第４実施例による半導体メモリシステム５００は、第１ないし第Ｍメモリモジュール５１０、５５０、５６０及びメモリコントローラ５４０を具備する。
第１ないし第Ｍメモリモジュール５１０、５５０、５６０はアドレス信号ＡＤＤ及び外部命令ＣＯＭＭを受信する。また、内部にリフレッシュタイマを具備し、メモリセルがリフレッシュされる間、リフレッシュフラグＲＥＦ＿ＦＬＡＧを発生するＮ個のメモリ装置５１５、５２０、５２５、５３０を具備する。
Ｎ個のメモリ装置５１５、５２０、５２５、５３０が具備するそれぞれのリフレッシュタイマはオシレータ出力信号または外部クロック信号ＥＣＬＫに応答してメモリセルをリフレッシュさせ、同時にリセットされる。
Ｎ個のメモリ装置５１５、５２０、５２５、５３０はそれぞれ図２に示された半導体メモリ装置２００と同じ構成を有する。したがって、メモリ装置５１５、５２０、５２５、５３０の各構成についての説明は省略する。
Ｎ個のメモリ装置５１５、５２０、５２５、５３０はそれぞれ図２に示された半導体メモリ装置２００と同じ構成を有する。したがって、メモリ装置５１５、５２０、５２５、５３０の各構成についての説明は省略する。
メモリコントローラ５４０は、リフレッシュフラグＲＥＦ＿ＦＬＡＧに応答してアドレス信号ＡＤＤ及び外部命令ＣＯＭＭの発生を制御する。
詳述すれば、メモリコントローラ５４０はメモリビジー信号発生部６１０及び命令制御部６２０を具備する。
メモリビジー信号発生部６１０はリフレッシュフラグＲＥＦ＿ＦＬＡＧを受信してメモリビジー信号ＭＥＭＢＵＳＹを発生する。命令制御部６２０はＣＰＵからメモリアクセス命令ＭＡＲを受信し、メモリビジー信号ＭＥＭＢＵＳＹに応答してアドレス信号ＡＤＤ及び外部命令ＣＯＭＭをメモリモジュール５１０に印加したり、印加を保留したりする。
命令制御部６２０はＦＩＦＯとして構成してもよい。
詳述すれば、メモリコントローラ５４０はメモリビジー信号発生部６１０及び命令制御部６２０を具備する。
メモリビジー信号発生部６１０はリフレッシュフラグＲＥＦ＿ＦＬＡＧを受信してメモリビジー信号ＭＥＭＢＵＳＹを発生する。命令制御部６２０はＣＰＵからメモリアクセス命令ＭＡＲを受信し、メモリビジー信号ＭＥＭＢＵＳＹに応答してアドレス信号ＡＤＤ及び外部命令ＣＯＭＭをメモリモジュール５１０に印加したり、印加を保留したりする。
命令制御部６２０はＦＩＦＯとして構成してもよい。
次に、図５及び図６を参照して、本発明の半導体メモリシステム５００の動作を説明する。
第１ないし第Ｍメモリモジュール５１０、５５０、５６０は同一構成を有する。したがって、第１メモリモジュール５１０の動作について説明する。
第１メモリモジュール５１０は、Ｎ個のメモリ装置５１５、５２０、５２５、５３０を有する。したがって、Ｎ個のメモリ装置５１５、５２０、５２５、５３０は、内部のメモリセルに対するリフレッシュが行われる場合にリフレッシュフラグを外部に出力する。
第１ないし第Ｍメモリモジュール５１０、５５０、５６０は同一構成を有する。したがって、第１メモリモジュール５１０の動作について説明する。
第１メモリモジュール５１０は、Ｎ個のメモリ装置５１５、５２０、５２５、５３０を有する。したがって、Ｎ個のメモリ装置５１５、５２０、５２５、５３０は、内部のメモリセルに対するリフレッシュが行われる場合にリフレッシュフラグを外部に出力する。
Ｎ個のメモリ装置５１５、５２０、５２５、５３０は１つのメモリコントローラ５４０によって制御される。ところで、Ｎ個のメモリ装置５１５、５２０、５２５、５３０が出力するリフレッシュフラグＲＥＦ＿ＦＬＡＧがそれぞれ相異なる時間に出力されれば、メモリコントローラ５４０がＮ個のメモリ装置５１５、５２０、５２５、５３０を制御し難くなる。また、それぞれのメモリ装置５１５、５２０、５２５、５３０から出力されるリフレッシュフラグＲＥＦ＿ＦＬＡＧが共にメモリコントローラ５４０に入力されることは非効率的である。
したがって、図５の半導体メモリシステム５００でＮ個のメモリ装置５１５、５２０、５２５、５３０は同一外部クロック信号ＥＣＬＫに応答してリフレッシュタイマ（図示せず）を動作させ、第２制御信号ＣＴＲＬ２によってＮ個のメモリ装置５１５、５２０、５２５、５３０を同時にリセットする。
すると、Ｎ個のメモリ装置５１５、５２０、５２５、５３０のリフレッシュタイマ（図示せず）が同期されてＮ個のメモリ装置５１５、５２０、５２５、５３０のうち１つで発生するリフレッシュフラグがＮ個のメモリ装置５１５、５２０、５２５、５３０を代表してメモリコントローラ５４０に印加される。したがって、１つのメモリコントローラ５４０でＮ個のメモリ装置５１５、５２０、５２５、５３０を効率的に制御することができる。
すると、Ｎ個のメモリ装置５１５、５２０、５２５、５３０のリフレッシュタイマ（図示せず）が同期されてＮ個のメモリ装置５１５、５２０、５２５、５３０のうち１つで発生するリフレッシュフラグがＮ個のメモリ装置５１５、５２０、５２５、５３０を代表してメモリコントローラ５４０に印加される。したがって、１つのメモリコントローラ５４０でＮ個のメモリ装置５１５、５２０、５２５、５３０を効率的に制御することができる。
メモリコントローラ５４０は入力ピン（図示せず）を介してリフレッシュフラグＲＥＦ＿ＦＬＡＧを受信する。メモリビジー信号発生部６１０はリフレッシュフラグＲＥＦ＿ＦＬＡＧに応答してメモリビジー信号ＭＥＭＢＵＳＹを発生する。
命令制御部６２０は、ＣＰＵからメモリアクセス命令ＭＡＲを受信して外部命令ＣＯＭＭとアドレス信号ＡＤＤとをメモリモジュール５１０に印加する。この時、ＣＰＵから発生するメモリアクセス命令ＭＡＲは解読部６３０で命令制御部６２０が認識できるように翻訳され、翻訳された命令ＭＡＲ＿ＩＰＴが命令制御部６２０に印加される。
命令制御部６２０は、ＣＰＵからメモリアクセス命令ＭＡＲを受信して外部命令ＣＯＭＭとアドレス信号ＡＤＤとをメモリモジュール５１０に印加する。この時、ＣＰＵから発生するメモリアクセス命令ＭＡＲは解読部６３０で命令制御部６２０が認識できるように翻訳され、翻訳された命令ＭＡＲ＿ＩＰＴが命令制御部６２０に印加される。
メモリビジー信号ＭＥＭＢＵＳＹが発生すれば、Ｎ個のメモリ装置５１５、５２０、５２５、５３０がリフレッシュ動作を遂行中であることを意味するので、命令制御部６２０は外部命令ＣＯＭＭとアドレス信号ＡＤＤとの印加を保留する。
命令制御部６２０は、ＦＩＦＯとして構成してもよい。ＦＩＦＯはメモリビジー信号ＭＥＭＢＵＳＹに応答して外部命令ＣＯＭＭとアドレス信号ＡＤＤとの出力を保留するが、ＣＰＵからのメモリアクセス命令ＭＡＲは受け入れ続けて処理する。
図５の半導体メモリシステム５００は、１つのメモリコントローラ５４０で多数のメモリモジュール５１０、５５０、５６０を効率的に制御できる。
命令制御部６２０は、ＦＩＦＯとして構成してもよい。ＦＩＦＯはメモリビジー信号ＭＥＭＢＵＳＹに応答して外部命令ＣＯＭＭとアドレス信号ＡＤＤとの出力を保留するが、ＣＰＵからのメモリアクセス命令ＭＡＲは受け入れ続けて処理する。
図５の半導体メモリシステム５００は、１つのメモリコントローラ５４０で多数のメモリモジュール５１０、５５０、５６０を効率的に制御できる。
図７は、本発明の第５実施例による半導体メモリシステムのブロック図である。
図７を参照すれば、本発明の第５実施例による半導体メモリシステム７００はメモリコントローラ７７０及びメモリモジュール７１０を具備する。
メモリコントローラ７７０は、出力リフレッシュフラグＯＲＥＦ＿ＦＬＡＧに応答してアドレス信号ＡＤＤ及び外部命令ＣＯＭＭの発生を制御する。メモリモジュール７１０はアドレス信号ＡＤＤ及び外部命令ＣＯＭＭを受信し、メモリセルがリフレッシュされる間、第１ないし第ＮリフレッシュフラグＲＥＦ＿ＦＬＡＧ１〜ＲＥＦ＿ＦＬＡＧ Ｎを発生する第１ないし第Ｎメモリ装置７２０、７３０、７４０、７５０を具備する。
図７を参照すれば、本発明の第５実施例による半導体メモリシステム７００はメモリコントローラ７７０及びメモリモジュール７１０を具備する。
メモリコントローラ７７０は、出力リフレッシュフラグＯＲＥＦ＿ＦＬＡＧに応答してアドレス信号ＡＤＤ及び外部命令ＣＯＭＭの発生を制御する。メモリモジュール７１０はアドレス信号ＡＤＤ及び外部命令ＣＯＭＭを受信し、メモリセルがリフレッシュされる間、第１ないし第ＮリフレッシュフラグＲＥＦ＿ＦＬＡＧ１〜ＲＥＦ＿ＦＬＡＧ Ｎを発生する第１ないし第Ｎメモリ装置７２０、７３０、７４０、７５０を具備する。
メモリモジュール７１０は、第１ないし第ＮリフレッシュフラグＲＥＦ＿ＦＬＡＧ１〜ＲＥＦ＿ＦＬＡＧ Ｎのうち１つでも活性化されれば、活性化されたフラグ信号を出力リフレッシュフラグＯＲＥＦ＿ＦＬＡＧとして出力する出力演算部７６０を具備する。出力演算部７６０は論理和手段として構成することができる。
それぞれのメモリ装置７２０、７３０、７４０、７５０は図４の半導体メモリ装置４００と同一構成を有する。したがって、詳細な説明は省略する。
それぞれのメモリ装置７２０、７３０、７４０、７５０は図４の半導体メモリ装置４００と同一構成を有する。したがって、詳細な説明は省略する。
メモリコントローラ７７０は、図６のメモリコントローラ５４０と同一構成を有する。したがって、詳細な説明は省略する。第１ないし第Ｎメモリ装置７２０、７３０、７４０、７５０は内部にリフレッシュタイマ（図示せず）を具備し、リフレッシュタイマ（図示せず）は内部に装着されたオシレータ（図示せず）から出力されるオシレータ出力信号に応答してリフレッシュパルスを一定周期で発生させる。
第１ないし第Ｎメモリ装置７２０、７３０、７４０、７５０はそれぞれオシレータを具備するので、リフレッシュ動作が行われる時間も互いに異なる。この結果、第１ないし第ＮリフレッシュフラグＲＥＦ＿ＦＬＡＧ１〜ＲＥＦ＿ＦＬＡＧ Ｎも相異なる時間に発生する。
第１ないし第Ｎメモリ装置７２０、７３０、７４０、７５０はそれぞれオシレータを具備するので、リフレッシュ動作が行われる時間も互いに異なる。この結果、第１ないし第ＮリフレッシュフラグＲＥＦ＿ＦＬＡＧ１〜ＲＥＦ＿ＦＬＡＧ Ｎも相異なる時間に発生する。
出力演算部７６０は、第１ないし第ＮリフレッシュフラグＲＥＦ＿ＦＬＡＧ１〜ＲＥＦ＿ＦＬＡＧ Ｎのうち１つでも活性化されれば、活性化されたリフレッシュフラグを受信して出力リフレッシュフラグＯＲＥＦ＿ＦＬＡＧとしてメモリコントローラ７７０に出力する。
すなわち、Ｎ個のメモリ装置７２０、７３０、７４０、７５０のうち１つでもリフレッシュ動作を遂行するならば、リフレッシュフラグが発生し、Ｎ個のリフレッシュフラグＲＥＦ＿ＦＬＡＧ１〜ＲＥＦ＿ＦＬＡＧ Ｎのうち１つでも活性化されれば、活性化されたリフレッシュフラグは出力リフレッシュフラグＯＲＥＦ＿ＦＬＡＧとしてメモリコントローラ７７０に出力される。すると、メモリコントローラ７７０は外部命令ＣＯＭＭとアドレス信号ＡＤＤとをメモリモジュールに印加することを保留する。このような機能をする出力演算部７６０は論理和手段として構成することができる。
すなわち、Ｎ個のメモリ装置７２０、７３０、７４０、７５０のうち１つでもリフレッシュ動作を遂行するならば、リフレッシュフラグが発生し、Ｎ個のリフレッシュフラグＲＥＦ＿ＦＬＡＧ１〜ＲＥＦ＿ＦＬＡＧ Ｎのうち１つでも活性化されれば、活性化されたリフレッシュフラグは出力リフレッシュフラグＯＲＥＦ＿ＦＬＡＧとしてメモリコントローラ７７０に出力される。すると、メモリコントローラ７７０は外部命令ＣＯＭＭとアドレス信号ＡＤＤとをメモリモジュールに印加することを保留する。このような機能をする出力演算部７６０は論理和手段として構成することができる。
図５の半導体メモリシステム５００とは異なり、図７の半導体メモリシステム７００はＮ個のメモリ装置７２０、７３０、７４０、７５０が外部クロック信号によって同期されず、相異なる時間で動作しても１つのメモリコントローラ７７０でメモリモジュール７１０を効率的に制御することができる。
図８は、本発明の第６実施例による半導体メモリシステムのブロック図である。
図８を参照すれば、本発明の第６実施例による半導体メモリシステム８００はメモリコントローラ８７０、メモリモジュール８１０及び出力演算部８６０を具備する。
メモリコントローラ８７０は出力リフレッシュフラグＯＲＥＦ＿ＦＬＡＧに応答してアドレス信号ＡＤＤ及び外部命令ＣＯＭＭの発生を制御する。メモリモジュール８１０はアドレス信号ＡＤＤ及び外部命令ＣＯＭＭを受信し、メモリセルがリフレッシュされる間、第１ないし第ＮリフレッシュフラグＲＥＦ＿ＦＬＡＧ１〜ＲＥＦ＿ＦＬＡＧ Ｎを発生する第１ないし第Ｎメモリ装置８２０、８３０、８４０、８５０を具備する。
図８を参照すれば、本発明の第６実施例による半導体メモリシステム８００はメモリコントローラ８７０、メモリモジュール８１０及び出力演算部８６０を具備する。
メモリコントローラ８７０は出力リフレッシュフラグＯＲＥＦ＿ＦＬＡＧに応答してアドレス信号ＡＤＤ及び外部命令ＣＯＭＭの発生を制御する。メモリモジュール８１０はアドレス信号ＡＤＤ及び外部命令ＣＯＭＭを受信し、メモリセルがリフレッシュされる間、第１ないし第ＮリフレッシュフラグＲＥＦ＿ＦＬＡＧ１〜ＲＥＦ＿ＦＬＡＧ Ｎを発生する第１ないし第Ｎメモリ装置８２０、８３０、８４０、８５０を具備する。
出力演算部８６０は、第１ないし第ＮリフレッシュフラグＲＥＦ＿ＦＬＡＧ１〜ＲＥＦ＿ＦＬＡＧ Ｎのうち１つでも活性化されれば、活性化されたフラグ信号を出力リフレッシュフラグＯＲＥＦ＿ＦＬＡＧとして出力する。出力演算部８６０は論理和手段として構成することができる。
それぞれのメモリ装置８２０、８３０、８４０、８５０は、図４の半導体メモリ装置４００と同一構成である。したがって、詳細な説明は省略する。メモリコントローラ８７０は図６のメモリコントローラ５４０と同一構成である。したがって、詳細な説明は省略する。
図８の半導体メモリシステム８００は出力演算部８６０がメモリモジュール８１０の外部に存在する点以外には図７の半導体メモリシステム７００と構成及び動作が同一である。
それぞれのメモリ装置８２０、８３０、８４０、８５０は、図４の半導体メモリ装置４００と同一構成である。したがって、詳細な説明は省略する。メモリコントローラ８７０は図６のメモリコントローラ５４０と同一構成である。したがって、詳細な説明は省略する。
図８の半導体メモリシステム８００は出力演算部８６０がメモリモジュール８１０の外部に存在する点以外には図７の半導体メモリシステム７００と構成及び動作が同一である。
すなわち、Ｎ個のメモリ装置８２０、８３０、８４０、８５０のうち１つでもリフレッシュ動作を遂行すれば、リフレッシュフラグが発生し、Ｎ個のリフレッシュフラグＲＥＦ＿ＦＬＡＧ１〜ＲＥＦ＿ＦＬＡＧ Ｎのうち１つでも活性化されれば、活性化されたリフレッシュフラグはメモリモジュール８１０外部の出力演算部８６０に出力される。出力演算部８６０は活性化されたリフレッシュフラグを受信して出力リフレッシュフラグＯＲＥＦ＿ＦＬＡＧとしてメモリコントローラ８７０に出力する。すると、メモリコントローラ８７０は外部命令ＣＯＭＭとアドレス信号ＡＤＤとをメモリモジュールに印加することを保留する。このような機能をする出力演算部８６０は論理和手段として構成することができる。
図８の半導体メモリシステム８００は、Ｎ個のメモリ装置８２０、８３０、８４０、８５０が外部クロック信号によって同期されず、互いに異なる時間で動作しても、１つのメモリコントローラ８７０を利用してメモリモジュール８１０を効率的に制御することができる。
図８の半導体メモリシステム８００は、Ｎ個のメモリ装置８２０、８３０、８４０、８５０が外部クロック信号によって同期されず、互いに異なる時間で動作しても、１つのメモリコントローラ８７０を利用してメモリモジュール８１０を効率的に制御することができる。
以上のように、図面と明細書とで最良の実施例が開示された。ここで特定の用語が使われたが、これは単に本発明を説明するための目的で使われたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するものではない。したがって、本技術分野の当業者であれば、これより多様な変形及び均等な他の実施例が可能であることが理解できるであろう。したがって、本発明の真の技術的保護範囲は特許請求の範囲の技術的思想によって定められねばならない。
本発明は、半導体メモリ装置に係り、特に、ＤＲＡＭ及びＳＲＡＭ分野に使用できる。
２０５ オシレータ
２１０ リフレッシュタイマ
２１５ ＭＲＳ部
２２０ リフレッシュ制御部
２２５ メモリセル
２３０ ローデコーダ
２３５ センスアンプ
２４０ リフレッシュアドレスカウンタ
２４５ メイン制御部
２５０ アドレス発生部
２５５ 分周器
２１０ リフレッシュタイマ
２１５ ＭＲＳ部
２２０ リフレッシュ制御部
２２５ メモリセル
２３０ ローデコーダ
２３５ センスアンプ
２４０ リフレッシュアドレスカウンタ
２４５ メイン制御部
２５０ アドレス発生部
２５５ 分周器
Claims (16)
- 所定の出力リフレッシュフラグに応答してアドレス信号及び外部命令の発生を制御するメモリコントローラと、
前記アドレス信号及び前記外部命令を受信し、メモリセルがリフレッシュされる間、第１ないし第Ｎリフレッシュフラグを発生する第１ないし第Ｎメモリ装置を具備するメモリモジュールを具備し、
前記メモリモジュールは、
前記第１ないし第Ｎフラグ信号のうち１つでも活性化されれば、前記活性化されたフラグ信号を前記出力フラグ信号として出力する出力演算部を具備し、
前記それぞれのメモリ装置は、
オシレータ出力信号を発生するオシレータと、
第１及び第２制御信号及び前記オシレータ出力信号に応答してリフレッシュパルスを発生するリフレッシュタイマと、
前記アドレス信号及び前記外部命令に応答して前記リフレッシュタイマのリフレッシュパルス発生時間を制御する前記第１制御信号と、前記リフレッシュタイマをリセットさせる前記第２制御信号とを発生するＭＲＳ部と、
前記リフレッシュパルスに応答して前記メモリセルをリフレッシュするためのリフレッシュ制御信号を発生するリフレッシュ制御部と、を具備し、
前記リフレッシュ制御信号は前記メモリセルがリフレッシュされる間、前記リフレッシュフラグとして外部に出力されることを特徴とする半導体メモリシステム。 - 前記オシレータは、
前記メモリ装置の動作状態または待機状態によって制御されるモード信号に応答して前記オシレータ出力信号の周期を制御することを特徴とする請求項１に記載の半導体メモリシステム。 - 前記オシレータは、
前記メモリ装置の動作温度によって制御されるモード信号に応答して前記オシレータ出力信号の周期を制御することを特徴とする請求項１に記載の半導体メモリシステム。 - 前記第１ないし第Ｎメモリ装置は、
前記メモリ装置それぞれの動作温度を感知する温度センサをさらに具備し、前記温度センサは前記メモリ装置の動作温度によって制御されるモード信号を前記オシレータに印加して前記オシレータ出力信号の周期を制御することを特徴とする請求項１に記載の半導体メモリシステム。 - 前記第１及び第２制御信号は、
ＭＲＳ信号であることを特徴とする請求項１に記載の半導体メモリシステム。 - 前記出力演算部は、
論理和手段として構成されることを特徴とする請求項１に記載の半導体メモリシステム。 - 前記メモリコントローラは、
前記リフレッシュフラグを受信してメモリビジー信号を発生するメモリビジー信号発生部と、
ＣＰＵからアクセス命令を受信し、前記メモリビジー信号に応答して前記アドレス信号及び前記外部命令を前記メモリ装置に印加若しくは印加を保留する指令を行う命令制御部と、を具備することを特徴とする請求項１に記載の半導体メモリシステム。 - 前記命令制御部は、
ＦＩＦＯとして構成されることを特徴とする請求項７に記載の半導体メモリシステム。 - 所定の出力リフレッシュフラグに応答してアドレス信号及び外部命令の発生を制御するメモリコントローラと、
前記アドレス信号及び前記外部命令を受信し、メモリセルがリフレッシュされる間、第１ないし第Ｎリフレッシュフラグを発生する第１ないし第Ｎメモリ装置を具備するメモリモジュールと、
前記第１ないし第Ｎフラグ信号のうち１つでも活性化されれば、前記活性化されたフラグ信号を前記出力フラグ信号として出力する出力演算部と、を具備し、
前記それぞれのメモリ装置は、
オシレータ出力信号を発生するオシレータと、
第１及び第２制御信号及び前記オシレータ出力信号に応答してリフレッシュパルスを発生するリフレッシュタイマと、
前記アドレス信号及び前記外部命令に応答してリフレッシュタイマのリフレッシュパルス発生時間を制御する前記第１制御信号と、前記リフレッシュタイマをリセットさせる前記第２制御信号とを発生するＭＲＳ部と、
前記リフレッシュパルスに応答して前記メモリセルをリフレッシュするためのリフレッシュ制御信号を発生するリフレッシュ制御部と、を具備し、
前記リフレッシュ制御信号は前記メモリセルがリフレッシュされる間、前記リフレッシュフラグとして外部に出力されることを特徴とする半導体メモリシステム。 - 前記オシレータは、
前記メモリ装置の動作状態または待機状態によって制御されるモード信号に応答して前記オシレータ出力信号の周期を制御することを特徴とする請求項９に記載の半導体メモリシステム。 - 前記オシレータは、
前記メモリ装置の動作温度によって制御されるモード信号に応答して前記オシレータ出力信号の周期を制御することを特徴とする請求項９に記載の半導体メモリシステム。 - 前記第１ないし第Ｎメモリ装置は、
前記メモリ装置それぞれの動作温度を感知する温度センサをさらに具備し、前記温度センサは前記メモリ装置の動作温度によって制御されるモード信号を前記オシレータに印加して前記オシレータ出力信号の周期を制御することを特徴とする請求項９に記載の半導体メモリシステム。 - 前記第１及び第２制御信号は、
ＭＲＳ信号であることを特徴とする請求項９に記載の半導体メモリシステム。 - 前記出力演算部は、
論理和手段として構成されることを特徴とする請求項９に記載の半導体メモリシステム。 - 前記メモリコントローラは、
前記リフレッシュフラグを受信してメモリビジー信号を発生するメモリビジー信号発生部と、
ＣＰＵからメモリアクセス命令を受信し、前記メモリビジー信号に応答して前記アドレス信号及び前記外部命令を前記メモリ装置に印加若しくは印加を保留する指令を行う命令制御部と、を具備することを特徴とする請求項９に記載の半導体メモリシステム。 - 前記命令制御部は、
ＦＩＦＯとして構成されることを特徴とする請求項１５に記載の半導体メモリシステム。
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| JP5019410B2 (ja) * | 2005-03-04 | 2012-09-05 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置及びその動作方法 |
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| US8026040B2 (en) * | 2007-02-20 | 2011-09-27 | Az Electronic Materials Usa Corp. | Silicone coating composition |
| DE102007028870A1 (de) * | 2007-06-22 | 2009-01-02 | Qimonda Ag | Speicherbauteil, Datenverarbeitungssystem, Verfahren zum Einstellen von Betriebsparametern eines Speichers und Computerprogramms |
| FR2927463B1 (fr) * | 2008-02-12 | 2011-04-01 | Bull Sas | Dispositif de controle d'acces a une memoire electronique ameliore |
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| KR101596281B1 (ko) * | 2008-12-19 | 2016-02-22 | 삼성전자 주식회사 | 온도 관련 공유 제어회로를 갖는 반도체 메모리 장치 |
| JP2011170943A (ja) * | 2010-02-22 | 2011-09-01 | Sony Corp | 記憶制御装置、記憶装置、記憶装置システム |
| KR101006789B1 (ko) * | 2010-09-01 | 2011-01-10 | 맥섬석 지.엠. 주식회사 | 원적외선 방사 맥섬석 세라믹을 갖는 숙면침대 |
| KR101974108B1 (ko) * | 2012-07-30 | 2019-08-23 | 삼성전자주식회사 | 리프레쉬 어드레스 생성기, 이를 포함하는 휘발성 메모리 장치 및 휘발성 메모리 장치의 리프레쉬 방법 |
| US9355704B2 (en) * | 2012-12-28 | 2016-05-31 | Mediatek Inc. | Refresh method for switching between different refresh types based on at least one parameter of volatile memory and related memory controller |
| US9263158B2 (en) * | 2013-08-16 | 2016-02-16 | Seagate Technology Llc | Determining data retention time in a solid-state non-volatile memory |
| KR20150064879A (ko) * | 2013-12-04 | 2015-06-12 | 에스케이하이닉스 주식회사 | 메모리, 이를 포함하는 메모리 시스템 및 메모리 시스템의 동작 방법 |
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| US11947840B2 (en) * | 2020-10-30 | 2024-04-02 | Micron Technology, Inc. | Inter-die refresh control |
| US11972788B2 (en) * | 2021-03-11 | 2024-04-30 | Micron Technology, Inc. | Apparatuses, systems, and methods for controller directed targeted refresh operations based on sampling command |
| US20230146377A1 (en) * | 2021-11-09 | 2023-05-11 | Samsung Electronics Co., Ltd. | Memory device and memory system including the same |
Family Cites Families (34)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3729722A (en) * | 1971-09-17 | 1973-04-24 | Gte Automatic Electric Lab Inc | Dynamic mode integrated circuit memory with self-initiating refresh means |
| JPS5782287A (en) * | 1980-11-08 | 1982-05-22 | Mitsubishi Electric Corp | Refresh device for dynamic memory |
| JPS6061992A (ja) * | 1983-09-14 | 1985-04-09 | Nec Corp | 擬似スタティックメモリ |
| JPS6079593A (ja) * | 1983-10-07 | 1985-05-07 | Hitachi Ltd | 半導体集積回路システム |
| US5109520A (en) * | 1985-02-19 | 1992-04-28 | Tektronix, Inc. | Image frame buffer access speedup by providing multiple buffer controllers each containing command FIFO buffers |
| JPS62188095A (ja) | 1986-02-14 | 1987-08-17 | Toshiba Corp | 半導体記憶装置の制御回路 |
| JPH01302594A (ja) * | 1988-05-30 | 1989-12-06 | Nec Corp | Ｄｒａｍメモリのバックアップ方式 |
| JPH0250390A (ja) * | 1988-08-12 | 1990-02-20 | Ricoh Co Ltd | ダイナミックｒａｍ制御方式 |
| JPH03207083A (ja) * | 1990-01-08 | 1991-09-10 | Mitsubishi Electric Corp | メモリ装置 |
| JPH0426987A (ja) * | 1990-05-22 | 1992-01-30 | Nec Corp | ダイナミックランダムアクセスメモリ・コントローラ |
| US5278796A (en) * | 1991-04-12 | 1994-01-11 | Micron Technology, Inc. | Temperature-dependent DRAM refresh circuit |
| JPH0574154A (ja) * | 1991-09-17 | 1993-03-26 | Nec Corp | マイクロコンピユータ |
| JP2833349B2 (ja) * | 1992-06-11 | 1998-12-09 | 日本電気株式会社 | ダイナミックメモリ制御方式 |
| JPH0636559A (ja) * | 1992-07-16 | 1994-02-10 | Ricoh Co Ltd | Ｄｒａｍ制御方法および制御装置 |
| JPH06267273A (ja) * | 1993-03-12 | 1994-09-22 | Hitachi Ltd | 半導体記憶装置 |
| JPH0745072A (ja) * | 1993-07-24 | 1995-02-14 | Nec Corp | 自己リフレッシュ機能内蔵半導体集積回路装置 |
| KR0171930B1 (ko) * | 1993-12-15 | 1999-03-30 | 모리시다 요이치 | 반도체 메모리, 동화기억 메모리, 동화기억장치, 동화표시장치, 정지화기억 메모리 및 전자노트 |
| JPH08315569A (ja) * | 1995-05-16 | 1996-11-29 | Hitachi Ltd | 半導体記憶装置、及びデータ処理装置 |
| JPH10283774A (ja) * | 1997-04-07 | 1998-10-23 | Mitsubishi Electric Corp | 時計内蔵型半導体集積回路装置 |
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