TWI244655B - Semiconductor memory device and system outputting refresh flag - Google Patents

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TWI244655B
TWI244655B TW092120625A TW92120625A TWI244655B TW I244655 B TWI244655 B TW I244655B TW 092120625 A TW092120625 A TW 092120625A TW 92120625 A TW92120625 A TW 92120625A TW I244655 B TWI244655 B TW I244655B
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Description

1244655 五、發明說明（1)
Moot 求2002年8月12日在韓國申請之專利申請號 ^2〇〇2-47584號專利之優先權，全文内容合併於此以供參 發明所屬之技術領域 於七m是有關於一種半導體記憶元件，且特別是有關 株如動_機存取記憶體（DRAM)之一種半導體記憶元 ’以及需資料儲存之更新操作的系統。 先前技術 μ it行動電話之個人手持式電話系統+，需使用靜態 ΐΐΐ憶體（sram)，但因sram之整合限制而逐漸以 來取代SRAM，DRAM之使用已揭露於美國專利第6,275, W7 號、第4, 984,208 號及第 5, 999,474 號中（以下 wUSpNs 稱之）。 DRAM並不像SRAM —樣，其需要資料儲存之更新操作， ，DRAM之操作特性深受更新操作之影響。為了解決此一問 4 USPN苐5，999，474號提出一種隱藏半導體纪情辦之爭 新的裝置與方法，此裝置具有多組（multl〜bai：k；；结構及快 取。己憶體（cache meinory)。 USPN苐6,275, 437號則教示具有零寫入恢復 (write-recovery)時間且沒有最大循環時間（cycle ^託） 之f新型記憶體，此案中，應用更新操作用字元線及存取 用字元線來回應外部命令，藉以隱藏更新操作。詳細而 5 ’以内部之更新計時器來執行更新操作，而容許記憶控 制器存取記憶體時無須考慮更新操作。 卫
11917pif.ptd
第6頁 1244655 五、發明說明（2) ' ' ' ------- 更新=作之^5, 9"，474號描述之使用快取記憶體來隱藏 ^ a #匱況，快取記憶體佔據記憶元件的大部分，且 當因多次嘗試外部存取某一組而連續發生快二 時，也可能導致更新失敗。因此，當依 快取記憶體之存取日夺，很難完全防止更新失^斷來考慮 々一 第6,275, 437號與第4, 9 84, 208號所揭露，假如 母一-人正常存取，也就是讀寫存取都要執行 -般；循，操作，貝|議環時間之增加將無可避ί ^ =寫操作之循環時間將較一般dram之更新循環時間為 I解決此一問題，USPN第6,275,437號提出寫入緩 衝品之使用/但耗費於讀寫操作之循環時間仍會增加。 ^第丨、、圖係具有記憶元件1 2 0與習知記憶體控制器丨丨〇之 驾知半導體記憶系統1 0 0方塊圖，記憶元件1 2 0之更新操作 =由記憶體控制器11〇來控制。詳細而言，記憶體控制 地a 括一更新計數單元，且依據資料維持時間規格週 U0將'暫緩更傳新命-令宜’八因1^，在更新操作時，記憶體控制器 將暫緩傳运頃寫命令至記憶元件丨2 〇。 發明内容 六&，I月提供一種半導體記憶元件，其可取代靜態隨機 子己憶H ( SRAM )，而可抑制半導體記憶元件佔用空間 之增加’或讀寫操作週期時間之增加。 本發明也提供一種半導體記憶系統，其可取代sram， =抑制半導體記憶元件佔用空間之增加，或讀寫操作週 期日守間之增加。
11917pif.ptd 第7頁 Ϊ244655 ---- 五、發明說明（3) -------- 根據本發明之一觀點，提供—種半導體 .-震盪器’用以產生一震盪器輸出訊號包 =，用以響應於預設之第一控更新計時 以出訊號及外部時脈訊號，以產生更；號1 ⑽s)單元，…應於位址訊號與皮外:模式 制更新計時器產生更新脈波之時間， 弟控制訊號控 $新計時器，·以及一更新控制 以以制訊號重置 =更新控制訊號，更新控 ;=更新脈波， 輸出更新控制訊號成為更；旗2皰。當更新記 號禁能時，外部時脈訊 時器致能時，震盈器輸出訊號 ^電成戒係於半導體記憶元件=入至更新计 此半導體記憶元件可以更句一電枳式時產生。 時脈訊號加以除數，=一除法器，用以將外部 輸入至更新計；；運；；1除數運算後之外部時脈訊號 mrs訊號，而外部時Λ—Λ ?與第二控制訊號可以為 時脈訊號。時脈δΚ说可以為半導體記憶元件之參考 根據本發明> ^ 括：-更新計時器，用=庫J::種半導體記憶元件包 :元：用以響=址：i式 ::與第二控制訊號，第—二;::二：’產生第-控制訊 新脈波之時間，而第二控；斬計時器產生更 —.一^^____ '々叶時器；以及一 11917pif.ptd 第8頁
1244655 五、發明說明（4) 更新控制器 更新控制訊 制訊號成為 此半導 時脈訊號加 輸入至更新 之參考時脈 訊號。 根據本 括：一震盪 及震盡器輸 元，用以響 與第二控制 脈波之時間 新控制器， 新控制訊號 訊號成為更 震盪器 號之週期， 或省電模式 震盈器 號之週期， 控制。 發明之 器，用 出訊號 應於位 訊號， ，而第 用以響 更新記 新旗標 可以響 而模式 而控制 可以響 而模式 ，用以響應於更新脈浊 ^ ^ ^ ^ 號更新記憶胞。當更新控制訊號， 更新旗標。更新冗憶胞時’輸出更新控 :二：ί:可：5包括一除法器，用以將外部 計時器。外部時脈訊號可以為半導體 訊號，而第一控制訊號與第二控制訊號細S 再一觀點’提供-種半導體記憶元件包 、 衩制吼號、第二控制訊號 以產生更新脈波；一模式暫存器組單 3訊號與外部命令，產生第-控制訊號 第一控制訊號控制更新計時器產生更新 二控制訊號重置更新計時器；以及_更 應於更新脈波，產生更新控制訊號，更 憶胞。當更新記憶胞時，輸出更新控制 Ο 應於了模式訊號，以控制震盪器輸出訊 訊號係依據半導體記憶元件為操作模式 〇 應於一模式訊號’以控制震盪器輪出訊 訊號係由半導體記憶元件之操作溫度所 此半導體記憶元件可以更包括一溫度感測器，用以感
11917pif.ptd 第9頁 1244655 五、發明說明（5) 測半導體記憶元件之操作溫度，並藉由輸入 盪器，來控制震盈器輸出訊號之週期，模式訊號受2震 記憶元件之操作溫度所控制。 卞導體 第一控制訊號與第二控制訊號為MRS訊號。 根據本發明之又-觀點，提供_種半導體 括：第一至第Μ記憶體模組，包括N個記債元件，每1广包 記憶元件接收位址訊號與外部命令，包括一更 ^固 並於更新記憶胞時，產生更新旒庐· T為， 器，用以響應於更新旗標及一記憶體控制 ^ ^ M ^ 术控制位址訊號與外部命八 產生。母一Ν個記憶元件包括之更新卩7之 輸出訊號或外部時脈訊號，以更 ° w θ應於震盪器 當-省電訊號禁能時，外同：被重置。 計時器，而當省電訊號致能時，震 ^ σ以輸入至更新 新計時器，省電訊號係於半導體°兩出況號輸入至更 產生。 。憶疋件之一省電模式時 每一Ν個記憶元件可以更包括一 時脈訊號加以除數運算，並將除數運管'盎，用以將外部 輸入至更新計時器。第一控制訊號與2後之外部時脈訊號 訊號’而外部時脈訊號為半導體庀h —控制訊號為MRS 號。 "憶糸统之—參考時脈訊 記憶體控制器可以包括：一記 用以接收更新旗標並產生記憶體长線訊號產生器， 制器，用以自中央處理單元接收—j =唬；以及一命令控 應於記憶體忙線訊號，而輸出或暫體存取命令，並響 _ 、兩出位址訊號與外部
11917pif.ptd 第10頁 Ϊ244655 五、發明說明（6) 叩令至每一 N個記憶元件。 命令控制器可以依據先進 根據本發明之又一觀點， 括：一記憶體控制器，用以響 仇址訊號與外部命令之產生； 〜至第N記憶元件，第一至第n 部命令，並於更新記憶胞時， I。§己憶體模組包括一輸出操 更新旗標之至少其一作動時， 出更新旗標。 其中每一記憶元件可以包 盪器輸出訊號；一更新計時器 號、第二控制訊號及震盪器輸 模式暫存器組單元，用以響 產生第一控制訊號與第二控制 新δ十時器產生更新脈波之時間 °十時器；以及一更新控制器， 一更新控制訊號，更新控制訊 胞時’輸出更新控制訊號成為 震盪器可以響應於一模式 戒之週期，而模式訊號依據記 式而控制。 先出之順 提供一種 應於輸出 以及一記 記憶元件 分別產生 作單元， 輸出作動 括：一震 ，用以響 出訊號， 應於位址 訊號，第 ，而第二 用以響應 號更新記 更新旗標 訊號，以 憶元件為 序來操作。 半導體記憶系統包 更新旗標，來控制 憶體模組，包括第 接收位址訊號與外 第一至第Ν更新旗 用以當第一至第N 之更新旗標成為輪 盪器，用以產生震 應於第一控制訊 以產生更新脈波； 訊號與外部命令， 一控制訊號控制更 控制訊號重置更斩 於更新脈波，i: 憶胞。當更新記憶 〇 控制震盪器輪出訊 操作模式或省電模 震盈 號之週期 器可以響應於一模式訊號 ，而模式訊號係由半導體 ，以控制震盪器輸出 記憶元件之操作溫度 訊 所
1244655 五、發明說明（7) 控制。 每一第一至第N記憶元件可 用以藉由輸入一模式訊號至震盪已括一溫度感測器， 號之週期，而模式訊號受 ：，來？制震盪器輪出訊 第-控制訊號與第二控；== 显度所控制。 出操作單元可以為一或邏輯U破可以為船訊號，而輸 記憶體控制器可以包括·一 用以接收更新旗標並產生記情、2憶體忙線訊號產生器’ 制器，用以自中央處理單元接線讯號，以及一命令控 應於記憶體忙線訊號，而輸:記憶體存取訊號，並響 命令至每-N個記憶元件輪出或暫緩輸出位址訊號與外部 可以依據先進先出之順序來操作。 又據本毛明之又一觀點， 一 括：-記憶體控制器，用以響應：一 ^ :s己憶系統包 制位址訊號與外部命令之產:μ ;輸出更新旗標，來控 至第Ν記憶元件，第一至第Ν却降1憶體模組，包括第一 命令，甘於 °己憶元件接收位址訊號盘休加 及-輸出操作單元，用以合第生弟一至釗更新旗標；以 -作動時，輪出一作動更；更:二f之至少其 藍器輸出：號括：-震盈器1以產生震 號、第二控制訊號及震盪：輪出=響控制訊 一模式暫存器細置开，闲、，出訊说，以產生更新脈波； 產生第—_ 1、、、 以響應於位址訊號與外部命令， 控制訊號與第二控制訊號，其中第一控控
11917pif.ptd 第12頁 1244655 五、發明說明（8) 制更新計時器產生更新脈波之時間， 更新計時器；以及一更新_ 第一控制訊號重置 產生-更新控制訊號，更以響應於更新脈波， 更新記憶胞時，輸出。更；===以更新記憶胞。當 震i器可以= < 成為更新旗標。 號之週期，而模號，以控制震盪器輸出訊 電模式而控制。號可以依據記憶元件為操作模式或省 震盪器可以響應於一模 、 號之週期，而模式m笋 、σ儿，以控制震盪器輸出訊 制。 Ί虎可以由記憶元件之操作溫度來控 母第至第Ν記憶元件可 用以感測每一記憶元件之操作溫更，匕一溫度感測器， 一模式訊號至震盪器，來控制^ 2又感測器藉由輸入 式訊號受記憶元件之操作溫度所控制輸出訊號之週期，模 第一控制訊號與第― 出操作單元為一或邏制^虎可以為猶訊號，而輸 §己憶體控制器可以包括·一 用以接收輸出更新旗標並產生：ί=忙線訊號產生器， 命令控制器，用以自中央 /己憶體忙線訊號；以及一 令，並響應於記憶體忙線早兀=收-記憶體存取命 號與外部命令至記憶元件。〜，而輸出或暫緩輸出位址訊 命令控制器可以依攄弈 為讓本發明之上述和苴 出之順序來操作。 顯易懂，下文特以較佳實施例，：徵、和優點能更明 並配合所附圖式，作詳細 11917pif.Ptd 第13頁 1244655
說明如下： 實施方式： ’2圖所示為根據本發明第一實施例之半導體記憶元 件2^0方塊圖，請參考第2圖，半導體記憶元件2〇〇包括震 盪器20 5、更新計時器21〇、模式暫存器組（MRS )單元215 及更新控制器2 2 0。 在第2圖中’也繪示了更新位址計數器2 4 0、主控制器 245、位址產生器25〇、列解碼器23()、感測放大器與記 憶胞225 ’以便詳細說明半導體記憶元件20 0之操作。 震盪器205產生震盪器輸出訊號oscs，更新計時器21Q 響應於第一控制訊號CTRL1、第二控制訊號CTRL2、震盪器 輸出訊號OSCS與外部時脈訊號ECLK而產生更新脈波以肿°。 更新計時器210也響應於第一控制訊號”阢 設定更新週期，並響應峨器輸出^ OSes或外部時脈訊號ECLK而檢查時間區間。 ECLK為半導體記憶元件_之參考時脈訊號，第—控 號CTRL1和第二控制訊號(：了孔2將詳細描述如下。工ofl 更新計時器2 1 0之更新週期與資料維持時間、 225之溫度、雜訊等有關。一般而言，在半導體記:思： 20 0之省電模式（power —d〇wn mode)時，半導轉/思件 20 0之溫度的提昇將導致資料維持時間之增加_汜憶元件 以使用半導體記憶元件2〇〇的這種特性來^ σ爭因此，可 例如，可以依據半導體記憶元件2 〇 〇之 新期間， 式，對更新計時器2 1 0施加不同之驅動％果式或操作模 勒矾唬，以調整更新
1244655 五、發明說明（10) 期間。 當省電訊號PD禁能時，外部時脈訊號“!^輸入至更新 計時器210，省電訊號PD是當半導體記憶元件2〇〇為省電模 式時致能之訊號，省電訊號PD之致能導致震盪器輸出訊號 OSCS輸入至更新計時器210。 在半導體記憶元件2 0 0之省電模式時，更新計時器2 1 〇 響應於震盪為輸出號OSCS ’以在預設時間區間產生更新 脈波RFHP。在半導體記憶元件2〇〇之操作模式時，更新計 時器2 1 0響應於外部時脈訊號ECLK，以在預設時間區間產 生更新脈波RFHP。 此情況中，可以使用第一控制訊號CTRL1來調整更新 期間，第一控制訊號CTRL 1為一MRS訊號。
MRS單元215產生第一控制訊號CTRL1，其控制更新計 時器210產生更新脈波RFHP之時間，以及第二控制訊號 CTRL2，其響應於位址訊號ADD與外部命令c〇MM 計時器2 1 0。 里且又研 第一控制訊號CTRL1和第二控制訊號(^以2兩者均 : ^就是說，當位址訊號ADD與外部命令COMM輸入 單元合併兩訊號而產生第-控制訊號 CTRL1和第_控制訊號CTRL2。 更新計時器21〇之更新脈波RFHP輸入至更新控制 與更新位址計數器240。 】态220 更新控制器220響應於更新脈波心肝而產生 胞2 2 5之更新控告j 士钉雜p f^ . 斤口己隐 4控制Λ说RFCS，更新控制訊號RFCS輸入至主 1244655 五、發明說明（11) 控制器245與位址產生器250。 更新位址計數器240響應於更新脈波RFHP而輸入訊號 RADD至位址產生器2 5 0，其用以選擇欲更新之記憶胞的列 位址。依據接收之訊號RADD，位址產生器25 0將包含欲更 新之列位址資訊的訊號R A輸入至列解碼器2 3 〇。 主控制器2 4 5接收更新控制訊號r f c S、產生控制字元 線、感應、預充電等等之啟動的主控制訊號MCTRLS，並將 主控制汛號MCTRLS輸入至列解碼器230與感測放大器235。 此外，當更新§己憶胞225時，輸出更新控制訊號rfcs 至外部成為更新旗標REF一FLAG，緩衝器26〇提昇更新控制 ms之驅動能力’並將其輸出至外部成為更新旗標 REF — FLAG。當更新旗標REF —FUG輸出至外部時， 2記憶π件200正執行更新操作，更新旗標ref fla(j i可；導體記憶元件20❻之外部裝置來辨 2: 件200之外部控制將於稍後描述。 +導體記憶元件2 〇 〇更包括除法哭 訊號ECU加以除數運算，並將除除數^^^^卜部時脈 DECLK輸入至更新計時器21〇。一 邛％脈汛號 ECLK之週期很短，因而使用除法器^來外部時脈訊號 器2 1 0所需之週期。 5來改&至更新計時 因此 新摔作，而ϊί 半導體記憶元件2〇〇可以u 新私作而可藉由快取記憶體之 了 u執仃更 件佔用空間之增加，或二用抑制半導體記憶元 篦S囝总壯- Χ °貝馬細作週期時間之增，〇 圖係”、、員不根據本發明第 只鈿例之半導體記憶元
五、發明說明（12) :3:時=，Γ參考第3圖，半導體記憶元件300包括更 ?道V莫式暫存器組（MRS)單元315及更新控制 态320。丰導體記憶元件3〇〇並不包括震盪器。 除了更新δ十時器31 〇只使用第一控制訊號口⑴、第二 控制訊號CTRL2和外部時脈訊EECLK來操作之外，半導體 記憶元件30 0之更新計時器31 〇與第2圖所示 導 元件20。的更新計時器210相同。而除了更新計時器3;j 才呆作以外，半導體記憶元件3〇〇之操作與半導體記 2 0 0相同。 1 明第三實施例之半導體記憶元 ’半導體記憶元件4 〇 〇包括震 模式暫存器組（MRS)單元415 第4圖係顯示根據本發 件400方塊圖，請參考第4圖 盪器4 0 5、更新計時器4 1 〇、 及更新控制器4 2 0。 震盪器405產生震盪器輸出訊號〇scs，更新計時器41 響應於第一控制訊號CTRL1、第二控制訊號CTRL2與震° 輸出訊號OSCS而產生更新脈波rfhp。 w 根據本發明第三實施例之半導體記憶元件400的 計時器410響應於震盪器輸出訊號〇3(：3，以在預定時間區 間產生更新脈波RFHP。也就是說，當震盪器輸出訊號〇^s 輸出時，更新計時器410檢查時間區間，以在預定時間區 間產生更新脈波RFHP，而不像根據本發明第一實施例之 導體記憶元件20 0的更新計時器21〇 一樣。因此，震盪器 出訊號oscs週期之變更將導致更新脈波RFHp週期之變更^ 震盪器405響應於模式訊號^1〇])£^而調整震盪器輸出气 1244655
，模式訊腦刪是依據半導體記憶元件400 為#作核式或省電模式而控制之訊號。 例如，模式訊號M0DES在半導體記憶元件400之省 可以為低或高準位，然後震盪器405響應於模式訊、 號modes而增加或降低震蘯器輸出訊號〇S(：s之週期，4 新脈波RFHP之週期，更新脈波RFHp週期之 憶胞425期間之增加。 夺双更新圮 模式訊號MODES也可以是受半導體記憶元件4〇〇之 溫度控制之訊號，也就是說，震盪器4〇5可以依據半導體 記憶元件400之操作溫度來控制震盪器輸出訊號㈧以之週 例如’當半導體記憶元件400之操作溫度低時，記憶 胞4 2 5之資料維持時間較長，此時，可延長更新週期，因 此’產生之模式訊號MODES為低準位。 ' 一震蘯器405響應於模式訊號MODES而增加或減少震盛器 輸出訊號0SCS之週期，當震盪器輸出訊號oscs之週期增= 時’更新計時器4 1 0增加更新脈波r F HP之週期，更新脈波 RFHP週期之增加導致更新記憶胞425期間之增加。 、彳 。半導體記憶元件4〇〇更包括感測半導體記憶元件4〇〇之 操作溫度的溫度感測器455，溫度感測器455產生受半導體 記憶70件40 0之操作溫度控制的模式訊號MODES。藉由輸入 拉式訊號MODES至震盪器405，以調整震盪器輸出訊號〇§(^ 之週期的方法如上所述，因此，此處省略其細節說明。
1244655 五、發明說明（14) 在產生更新脈波RFHP後更新記憶胞425是如根據本發 明第一實施例之半導體記憶元件20 0之所述，因此，第4圖 之半導體記憶元件4 0 0的操作說明也將省略。 第5圖係顯示根據本發明第一實施例之半導體記憶系 統5 0 0方塊圖，第6圖係顯示於第5圖中之記憶體控制器540 的方塊圖。 請參考第5圖和第6圖，半導體記憶系統500包括第μ記 憶體模組510、550和560，以及記憶體控制器540。 每一第一至第Μ記憶體模組510、550和560包括Ν個記
憶元件5 1 5、5 2 0、5 2 5 ......••和5 3 0，其接收位址訊號ADD 和外部命令COMM，每一記憶體模組510、550和560包括更 新計時器（未繪示），並於記憶胞更新期間產生更新旗標 REF—FLAG 。 、 每一記憶元件5 1 5、5 2 0、5 2 5 ......••和5 3 0之更新計時 器響應於震盪器輸出訊號0SCS或外部時脈訊號ECLK，以更 新記憶胞並同時將其重置。 每一記憶元件515、520、525 ......••和530具有與第2 圖之半導體記憶元件200相同之結構，因此，省略其詳細 呂兄明。 記憶體控制器540響應於更新旗標rEF-FLAG，以控制 位址訊號ADD與外部命令COMM之產生。請參考第6圖，記憶 體控制器540包括記憶體忙線訊號產生器61〇和命令控制器 62 〇 ’冗憶體忙線訊號產生器6 1 0接收更新旗標r £ f F L A G， 並產生§己憶體忙線訊5虎Μ Ε Μ B U S Y，命令控制6 2 q自中央處
1244655 五、發明說明（15) ^- 理單元（CPU)接收記憶體存取命令MAR，並響應於記憶體 忙線訊號MEMBUSY，而輸出或暫停輸出位址訊號ADD與外部 命令COMM至第一記憶體模組51〇。 U ^ 命令控制器620可以依據先進先出（FIF〇)之順序來 操作。 、 V根據本發明之半導體記憶系統5〇〇之操作，將參考第5 和6圖來描述。 > 第一至第Μ記憶體模組5 1 0、5 5 0和5 6 0具有相同之結 構，因此，為了方便，將只說明第一記憶體模組51 〇之^ 構。 。 如前所述，第一記憶體模組5 1 〇包括Ν個記憶元件 5 1 5、5 2 0、5 2 5 .......•和5 3 0，當更新這些記憶元件之記憶 胞時，Ν個記憶元件515、520、525……··和530會輸出更 新旗標REF_FLAG。 N個ό己憶7〇件515、520、525......••和530受記惟體控 制器540之控制，因此，當更新旗標REF_FLAG在不同時間 自N個記憶元件5 1 5、5 2 0、5 2 5......••和5 3 0輸出時，將很 困難由§己憶體控制器5 4 0來完全控制ν個記憶元件5 1 5、 520、52 5 ......••和530。此外，將N個記憶元件515、520、 52 5 ......••和530輸出之更新旗標ref — FLAG輸入至記憶體控 制器5 4 0也將沒有效率。 因此’將半導體記憶系統5 〇 〇中之ν個記憶元件5 1 5、 52()、525 ......••和530，規劃為每一更新計時器均響應於 相同之外部時脈訊號ECLK而操作，且ν個記憶元件515、
11917pif.ptd 第20頁 1244655 五、發明說明（16) .和5 3 0響應於第 訊號CTRL2而立即重 520 > 525 置。 也就是說，N個記憶元件5丨5、5 2 〇、5 2 5 ......••和5 3 0 之更新计時器彼此同步。更新計時器之同步導致由N個記 憶凡件515、520、525......••和530其中之一產生的更新旗 標輸入至記憶體控制器5 4 0，此時，輸入至記憶體控制器 5 4 0之更新旗標代表所有n個記憶元件5丨5、5 2 〇、 525……··和530產生之更新旗標。因此，一記憶體控制器 5 4 0可以有效地控制所有n個記憶元件5丨5、5 2 〇、 525......••和 530 〇 記憶體控制器540經由一輸入腳位（未繪示）接收更 新旗標REF —FLAG，記憶體忙線訊號產生器61〇響應於更新 旗標REF—FLAG而產生記憶體忙線訊號MEMBUSY。 印令控制器6 2 0自中央處理單元（c p u )接收記憶體存 取命令MAR，並輸出位址訊號add與外部命令COMM至第一記 憶體模組510。記憶體存取命令MAr由分析器63〇來分析， 以便命令控制器6 2 0可以辨識記憶體存取命令mar，而分柯 之命令MAR 一 IPT輸入至命令控制器620。 當記憶體忙線訊號MEMBUSY產生時，可知N個記憶元件 5 1 5、5 2 0、5 2 5 ......•.和5 3 0正在執行更新操作。因此，命 令控制器620暫停輸出外部命令c〇MM和位址訊號ADD至第〜 記憶元件5 1 5。 、/ 命7令控制器620可以依據先進先出（FIFO)之順序來 操作，命令控制器620響應於記憶體忙線訊號MEMBUSY，而
11917pif.ptd 第21頁 1244655 五、發明說明（17) 暫停輸出外部命令COMM和位址訊號ADD，但仍繼續自中央 處理單元（CPU )接收和處理記憶體存取命令MAR。 故’第5圖之半導體記憶系統5 〇〇僅使用一記憶體控制 器540，而有效地控制幾個記憶體模組51〇、550和560。 第7圖係顯示根據本發明第二實施例之半導體記憶系 統700方塊圖。請參考第7圖，半導體記憶系統70 0包括記 憶體控制器7 7 0和記憶體模組7 1 0。 記憶體控制器770響應於輸出更新旗標〇REF一FLAG，以 控制外部命令COMM和位址訊號ADD之產生，記憶體模組71〇 包括第一至第N記憶元件720、730、740 ......••和750，其 ，收位址訊號ADD和外部命令COMM，並於記憶胞更新期^ 刀別產生第一至第N更新旗標ref —FLAG —1至REF —FLAG N。 呑己憶體模組71 0包括一輸出操作單元7 6 〇，當箆 N更新旗細F —FLAG —i至REF_FLAG j之至少其一田作第至，弟 7^操Λ單山元760將作動之更新旗標輸出至記憶體控制号 770成為輸出更新旗標〇REF_FUG，輸出操作: 為一或邏輯單元。 第一至第Ν記憶元件720、730、74〇…… 圖之半導體記憶元件400相同，因此省略其詳細:弟4 S己憶體控制器7 7 〇之結構與第6圖之記情 相同，因此也將省略其詳細說明。每叫。 件 72〇、73。、74〇 具有：更 己憶元 )，而更新計時器響應於更新計時器中=震=^矣會示 )所輸出之震盪輸出訊號，以在: ^ (未繪示 乂在預，又蚪間區間產生更新脈
I 11917pif.ptd 第22頁 1244655
波0 每一第一至第N記憶元件720、730、740 ...... . ? 具有一震盪器，因此可以在不同時間執行更新操作，° 時，會在不同時間產生第一至第N更新旗標ref_fl REF_FLAG_N ° ~ 」主 當第一至第N更新旗標心匕FLAG j至⑽匕几“ j之 少其一作動時，輸出操作單元760接收作動之更新旗杈， 並將其輸出至記憶體控制器77〇成為輸出更新旗护、不 OREF_FLAG 。 " ^ 更特定地，當N個記憶元件72〇、wo、74〇......· 75 0之至少其一執行更新操作時，產生更新旗標，而者 一至第N更新旗標REF—flagj sREF—FUgj之至少其二1 動時，輸出作動之更新旗標至記憶體控制器77〇成^ 更新旗標OREF —FLAG。依據接收之輸出更新旗標 OREF —FLAG，記憶體控制器77〇暫停將外部命令⑶題與 訊號ADD輸出至記憶體模組71〇。輸出操作單元76〇可 一或邏輯單元。 第7圖之半導體記憶系統7〇〇與第5圖之半導體記憶 統500不同之處，在於即使N個記憶元件72〇、73〇、’、 740……··和750在不同時間操作，仍然可以使用一記憔辨 控制器7 7 0來有效控制記憶體模組7 1 〇。 一 第8圖係顯示根據本發明第三實施例之半導體記憔 統80 0方塊圖。請參考第8圖，丨導體記憶系統8〇〇包記 憶體控制器870、記憶體模組81〇和輸出操作單元86〇。σ
11917pif.ptd 第23頁 1244655 五、發明說明（19) 記憶體控制器8了0響應於輸出更新旗標0REF-FLAG，以 控制外部命令COMM和位址訊號ADD之產生，記憶體模組810 包括第一至第N記憶元件820、830、840 ......•.和850，其 接收位址訊號ADD和外部命令COMM，並於記憶胞更新期間 分別產生第一至第N更新旗標REF_FLAG_1至REF_FLAG J。 當第一至第N更新旗標REF — FLAG —1至REF一FLAG— N之至 少其一作動時，輸出操作單元8 6 0將作動之更新旗標輸出 至記憶體控制器870成為輸出更新旗標〇REF一FLAG，輸出操 作單元860可以為一或邏輯單元。 第一至第N記憶元件820、830、840......••和850與第4 圖之半導體記憶元件4 0 0相同，因此省略其詳細說明。記 憶體控制器870之結構與第6圖之記憶體控制器54〇相同°， 因此也將省略其詳細說明。 輸 圖 第8圖之半導體記憶系統_以結構和操作而言，除了 出刼作單元860是位於記憶體模組81〇 之半導體記憶系統了⑽相同。 ^卜均與第7 如半導體記憶系統700 一樣，當N 830 '840 .......•和850之至少其一作動時己^件820、 一作動時，輸出作動之更新旗標至—LAG-N之至少其 出操作單元860。輸出操作單元86〇接：作組81〇外之輸 O^EF — FLAG。此時，記憶體控制器8更新旗'
與位址訊號ADD輸出至記憶 ^外部命令COMM 輸出操作單元860
11917pif.ptd 第24頁 1244655 五、發明說明（20) 可以為一或邏輯單元。 因此，第8圖之半導體記憶系統8 00 脈訊號，在即使N個記憶元件82()、83〇， 彼此不同步時，仍可使用一記憶 記憶體模組810而在不同時間操作。玉 如上所述，當以DRAM來取代SRAM時 之半導體記憶元件和系統，則可藉由執 制半導體記憶元件佔用空間之增加，或 之增加。 雖然本發明已以較佳實施例揭露如 限定本發明，任何熟習此技藝者，在不 和範圍内’當可作各種之更動與潤飾， 範圍當視後附之申請專利範圚所界定者 可以響應於外部時 ,840 ......••和850 器8 7 0來有效控制 ’使用根據本發明 行更新操作，而抑 頃寫操作週期時間 上，然其並非用以 脫離本發明之精神 因此本發明之保護 為準。
1244655 圖式簡單說明 第1圖係顯示習知記憶元件和記憶體控制器之方塊 圖； 第2圖係顯示根據本發明第一實施例之半導體記憶元 件方塊圖， 第3圖係顯示根據本發明第二實施例之半導體記憶元 件方塊圖； 第4圖係顯示根據本發明第三實施例之半導體記憶元 件方塊圖； 第5圖係顯示根據本發明第一實施例之半導體記憶系 統方塊圖； 第6圖係顯示於第5圖中之記憶體控制器方塊圖； 第7圖係顯示根據本發明第二實施例之半導體記憶系 統方塊圖；以及 第8圖係顯示根據本發明第三實施例之半導體記憶系 統方塊圖。 圖式標示說明： 1 0 0 習知半導體記憶系統 110習知記憶體控制器 1 2 0 記憶元件 2 0 0、30 0、40 0 半導體記憶元件 205、40 5 震盪器 2 1 0、3 1 0、4 1 0 更新計時器 215、315、415模式暫存器組（MRS )單元 2 2 0、3 2 0、4 2 0 更新控制器
11917pif.ptd 第26頁 1244655 圖式簡單說明 225 > 325 、425 記憶 230 > 330 ^ 430 列解 235 >335 、435 感測 240 > 340 ^ 440 更新 245 、345 > 445 主控 250 ^ 350 >450 位址 255 > 355 除法器 260 > 360 > 460 緩衝 455 溫度 感測器 500 > 700 > 800 半導 510 > 550 ^ 560 、710 515 > 520 ^ 525 > 530 830 > 840 > 850 記憶 540 >770 ^ 870 記憶 610 記憶 體忙線 訊號 620 命令 控制器 630 分析 器 胞 碼器 放大器 位址計數器 制器 產生器 器 體記憶糸統 、8 1 0 記憶體模組 > 720 > 730 、 740 、 750 、 820 、 元件 體控制器 產生器 760、860 輸出操作單元
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Claims (1)

1244655 申請專利範圍 -震Ϊ t導體記憶元件，包括： 一更新器，用以產生一震盪器輸出訊號； 一第二护r希、I十時器’用以響應於預設之一第一控制訊號、 以產士二J訊號、該震盪器輸出訊號及一外部時脈訊號， 生王—更新脈波； 部命令枳2暫存器組單元，用以響應於一位址訊號與一外 控制:缺k f該第一控制訊號與該第二控制訊號，該第一 第二二:=該更新計時器產生該更新脈波之時間，而該 重f該更新計時器；以及 控制訊號，‘工u以響應於該更新脈波，*生-更新 其中，當新-記憶胞； 一更新旗標。’以憶胞時，輸出該更新控制訊號成為 2 ·如申請專利範 中，-省電訊號禁能時工所，士之半導體記憶元件’其 時器，而當該省電訊號：卞脈訊號輸入至該更新計 該更新計時器，該省電該震盈器輸出訊號輸入至 電模式時產生。 虎係於該半導體記憶元件之— 更 迷 包括—除法器，用以狀^項所述之半導體記愔一 將除數運算後之該外部:二:：脈訊號加以除口 4 ·如申請專利範圍筮、σ戒輪入至該更新 昇， 中該第一控制訊號與节項所述之半導體記惰:十時器。 5.如申請專利範圍V項控所，為件，其 元件 員所述之半導體記憶 、’」其 11917pif.ptd 第28頁 丄244655 六、申請專利範圍 ^_____ 中該外部時脈 號。 破為料導體記憶元件之〜參考時脈訊 ^一種半導體記憶元件，包括： 控制：i:::二:：：：應於-第-控制訊號、—第--模式暫存;:ΐ號’以產生—更新脈波； W °卩令，產生該第一控制訊跋命#楚 位址訊號與一外 控制訊號控制該 與該弟二控制訊號，該 弟—控制訊號重置令爭 波之％間，而該 _ 1及更新叶時器；以及 控制m ,二制器用以響應於該更新脈波，產生一更新 制’该更新控制訊號更新一記憶胞； 一 Φw s更新該記憶胞時，輸出該更新控制訊號成為 更新旗標。 包括t如申清專利範圍第6項所述之半導體記憶元件’更 5除數除ΐ器’用以將該外部時脈訊號加以除數運算’並 、示8運算後之該外部時脈訊號輸入至該更新計時器。 中^外^申請專利範圍第6項所述之半導體記憶元件，其 號：夕部時脈訊號為該半導體記憶元件之一參考時脈訊 中該第〜控制訊號與該第二控 ^ 一種半導體記憶元件 震盪器，用以響靡认 訊號及〜雲、、易的认b θ應於一 晨盪态輪出訊號，以 /如申請專利範圍第6項所述之半導體記憶元件，其 赛〜控制訊號與該第二控制訊號為MRS訊號。 〇· 一 # * # — "包括- 第一控制訊號、一第二控制 產生一更新脈波；
1244655 六、申請專利範圍 一模式暫存。 _ 部命令，產生y:疋，用以響應於-位址訊號與—外 控制訊銳控制該2 =訊號與該第二控制訊號’該第— 第二控制訊號重二；;十=生該更新脈波之時間，而該 -更新控制Ϊ更新计時器；以及 控制訊號，該爭，用以響應於該更新脈波，產生一更新 其中，:’斤控制訊號更新一記憶胞； , -更新旗標當更新該記憶胞時，輸出該更新控制訊號成為 中；雳如：Λ專利範圍第10項所述之半導體記憶元件 夕调&盪器β應於一模式訊號，以控制該震盪器輸出 ° 而邊模式訊號依據該半導體記憶元件為一接 式或一省電模式而控制 /、 12 ·如申請專利範圍第1 〇項所述之半導體記憶元件， 其中該震盪器響應於一模式訊號，以控制該震盪器輸出訊 號之週期，而該模式訊號由該半導體圮fe元件之操作溫度 所控制。 & 1 3 ·如申請專利範圍第丨〇項所述之半導體記憶元件， 更包括一溫度感測器，用以感測該爭導體記憶元件之操作 溫度，該溫度感測器藉由輸入〆模式訊號至該震盪器，來 控制該震盪器輸出訊號之週期，該模式訊號受該半導體記 憶元件之操作溫度所控制。 ^ 1 4 ·如申請專利範圍第1 0項所述气半導體記憶元件， 其中該第一控制訊號與該第二控制戒號為MRS訊號。 1 5 · —種半導體記憶系統，包# ·
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第一至第Μ記憶體模組， 記憶元件接收一位 個5己隐兀件，母一該些 六、申請專利範圍 器，並於更新—^=與:外部命令，包括一更新計時 二 。己憶胞時，產生一更新旗 丨7 位址訊號與Ϊ,卜令於該更新旗標，來控制該 -震= = ; 件包括之該更新計時器，響應於 同時被重置“就或一外部時脈訊號，以更新該記憶胞並 其中：―如該申:專利圍第15項所述之半導體記憶系統， Λ二石己fe、7L件包括·· 二，，器，用以產生該震盈器輸出訊號； 控制：號響應於-第-控制訊號、-第二 該更新旗標 出訊號及一外部時脈訊號，以產生 部命令核式暫存器組單元，用以響應於該位址訊號與該外 护=:咕產生該第一控制訊號與該第二控制訊號’該第一 二批i丨〜控制該更新計時器產生更新脈波之時間，而該第 -控：訊號重置該更新計時器；以及 y制▲ u新控制器’用以響應於該更新脈波，產生一更新 工，Λ就’該更新控制訊號更新一記憶胞； 甘 士 /、甲’當更新該記憶胞時，輸出該更新控制訊號成 该更新旗標。 巧 1 rj •如申請專利範圍第丨6項所述之半導體記憶系統， tp ^，丨、 、 田—省電訊號禁能時，該外部時脈訊號輸入至該更新
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5十時器，而當該省電訊號致能時，該震盈器輪出訊號輪 至該更新計時器，該省電訊號係於該半導體記憶元件^ ^ 省電模式時產生。 & 1 8 ·如申請專利範圍第丨6項所述之半導體記憶系純， 其中每一該些記憶元件更包括一除法器，用以將該外部時 脈訊號加以除數運算，並將除數運算後之該外部時脈訊號 輸入至該更新計時器。 1 9.如申請專利範圍第1 6項所述之半導體記憶系統， 其中該第一控制訊號與該第二控制訊號為MRS訊號。 2 0 ·如申請專利範圍第丨6項所述之半導體記憶系統， 其中5亥外部時脈訊號為該半導體記憶系統之一參考時脈訊 號。 。 2 1.如申請專利範圍第丨6項所述之半導體記憶系統， 其中該記憶體控制器包括： 一記憶體忙線訊號產生器，用以接收該更新旗標並產 生一 a己憶體忙線訊號；以及 一命令控制器，用以自一中央處理單元接收一記憶體 存取命令，並響應於該記憶體栌線訊號，而輪出或暫&輸 出該位址訊號與該外部命令至每，該些記憶元件。 22·如申請專利範圍第21項所述之半導體記憶系統， 其中該命令控制器依據先進先出之順序來操作。 23· ~種半導體記憶系統，包括： 一記憶體控制器，用以響應於一輪出更新旗標，來控 制一位址訊號與一外部命令之產生，以及
1244655 六、申請專利範圍 " --------- 己憶-體模組，包括第一至抑記憶元件，該些第一 ^ σ己隱元件接收該位址訊號與該外部命令，並於更新 一圮憶胞時，分別產生第一至第Ν更新旗標； 一中Α °己憶體模組包括一輸出操作單元，用以當該些 至第N更新旗標之至少其一作動時，輸出一作動更新 旗標成為該輸出更新旗標。 24.如申請專利範圍第23項所述之半導體記憶系統， '、 母y该些記憶元件包括： 一震盪器’用以產生一震盪器輸出訊號； 更新计時器，用以響應於一第一控制訊號、一第二 控制A號及该震盪器輸出訊號，以產生一更新脈波； 立人一板式暫存器組單元，用以響應於該位址訊號與該外 口 I5〒令’產生該第一控制訊號與該第二控制訊號，該第一 f制訊號控制該更新計時器產生該更新脈波之時間，而該 々—控制訊號重置該更新計時器；以及 ^ 更新控制器，用以響應於該更新脈波，產生一更新 才工制戒戒’該更新控制訊號更新該記憶胞； 其中’當更新該記憶胞時，輸出該更新控制訊號成為 該更新旗標。 盆2/·如申請專利範圍第24項所述之半導體記憶系統， :、Λ震盈器響應於一模式訊號，以控制該震盪器輸出訊 號f週期’而該模式訊號依據該記憶元件為一操作模式或 一省電模式而控制。 26·如申請專利範圍第24項所述之半導體記憶系統，
六、申請專利範圍 其中該震盪器響應於一模式訊號，以控制該震盪器輸出訊 號之週期，而該模式訊號由該半導體記憶元件之操作溫^ 所控制。 又 盆2J.如申請專利範圍第24項所述之半導體記憶系統， ”中母忒些第一至第N記憶元件更包括一溫度感測器， =以藉由輸入一模式訊號至該震盪器，來控制該震盪器輸 $矾號之週期，該模式訊號受該e憶元件之操作溫度所控 制。 工 農2/、如申請專利範圍第24項所述之半導體記憶系統， 八5亥第一控制訊號與該第二控制訊號為MRS訊號。 复29.如申請專利範圍第23項所述之半導體記憶系統， /、中該輪出操作單元為一或邏輯草元。 3 0 ·如申請專利範圍第項所述之半導體記憶系统， 其中2記憶體控制器包括： 6己丨思體忙線訊號產生器，用以接收該更新旗標並產 生一，，體忙線訊號；以及 產 存取^ ί令控制器'，用以自—中典*理單元接收—記憶體 )犰，並響應於該記憶體忙線訊號，而輸出 出该位址訊號與該外部命令至每〆該些記憶元件。咬输 i Φ 2 申請專利範圍第30項所述之半導體記憶系統， ^ ^〒々控制器依據先進先出之順序來操作。 種半導體記憶系統，包栝： 制-:Ϊ:=制器，用以響應於一輸出更新旗標，來控 止Λ唬與一外部命令之彥生；
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一記憶_體模組，包括第一至第N記憶元件，該些第〜 至第N記憶元件接收該位址訊號與該外部命令，並於更 一記憶胞時，產生第一至第N更新旗標；以及 一輸出操作單元，用以當該些第一至第N更新旗標之 ^少其一作動時，輸出一作動更新旗標成為該輸出更新旗 3 3 ·如申請專利範圍第3 2項 其中每一該些記憶元件包括 一震盪器，用以產生一震盪器輸出訊號；
更新汁時器，用以響應於一第一控制訊號、一第二 控制=號及該震盪器輪出訊號，以產生一更新脈波；— 杈式暫存器組單元，用以響應於該位址訊號與該外 ΐι令：產生該第一控制訊號與該第二控制訊號，該第一 ^ 1訊说控制該更新計時器產生該更新脈波之時間，而該 第二=制訊號重置該更新計時器；以及 抻制·^新控制器，用以響應於該更新脈波，i生-更新 控制：：：：更新控制訊號更新該記憶胞； 該更新旗#當更新該記憶胞時’輸出該更新控制訊號成為
3 4.如申言杳車u 直中兮雷、县^辱利乾圍第33項所述之半導體記憶系統’ 諕夕$ * ^ "應於一模式訊號，以控制該震盪器輸出訊 _ ^ φ ^ ^ μ权式訊號依據該記憶元件為一操作模式或 ’電杈式而控制。 明寻利乾圍第33項所述之半導體記憶系統， 3 5. 士π中含杳番 < t »
11917pif.ptd 第35頁 1244655 六、申請專利範圍 其中该震盤器響應於一模式訊號，以控制該震蓋器輸出訊 號之週期’而該模式訊號由該記憶元件之操作溫度所控 制。 ·如申請專利範圍第3 2項所述之半導體記憶系統， 其中每一該些第一至第N記憶元件更包括一溫度感測器， 用以感測每一該些記憶元件之操作溫度，該溫度感測器藉 由輸入一模式訊號至該震盪器，來控制該震盪器輸出訊號 之週期’該模式訊號受該記憶元件之操作溫度所控制。 3 7 ·如申請專利範圍第3 3項所述之半導體記憶系統， 其中該第一控制訊號與該第二控制訊號為MRS訊號。 3 8 ·如申請專利範圍第3 2項所述之半導體記憶系統， 其中該輸出操作單元為一或邏輯單元。 3 9 ·如申請專利範圍第3 2項所述之半導體記憶系統， 其中該記憶體控制器包括： 一記憶體忙線訊號產生器，用以接收該輸出更新旗標 並產生一記憶體忙線訊號；以及 一命令控制器，用以自一中央處理單元接收一記憶體 存取命令，並響應於該記憶體悻線訊號，而輸出或暫緩輸 出該位址訊號與該外部命令至該記憶元件。 4 0 ·如申請專利範圍第3 9項所述之半導體記憶系統， 其中該命令控制器依據先進先出之順序來操作。
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