JP2001176265A - 半導体集積回路 - Google Patents
半導体集積回路Info
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Abstract
(57)【要約】
【課題】ＣＰＵとＤＲＡＭを混載するＬＳＩにおいて低
消費電力化を目的とするスタンバイモード時のリフレッ
シュ動作の消費電力を低減することができる半導体集積
回路を提供する。 【解決手段】ＣＰＵ１とＤＲＡＭ１０１を混載した半導
体集積回路であって、通常動作時にＤＲＡＭ１０１のリ
フレッシュ動作のために必要な信号を制御する通常時リ
フレッシュ信号生成回路１０２と、スタンバイモード時
に励起信号によりＤＲＡＭ１０１のリフレッシュ動作を
行なうスタンバイモード時リフレッシュ信号生成回路１
０３を有する。
消費電力化を目的とするスタンバイモード時のリフレッ
シュ動作の消費電力を低減することができる半導体集積
回路を提供する。 【解決手段】ＣＰＵ１とＤＲＡＭ１０１を混載した半導
体集積回路であって、通常動作時にＤＲＡＭ１０１のリ
フレッシュ動作のために必要な信号を制御する通常時リ
フレッシュ信号生成回路１０２と、スタンバイモード時
に励起信号によりＤＲＡＭ１０１のリフレッシュ動作を
行なうスタンバイモード時リフレッシュ信号生成回路１
０３を有する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
関し、とくに半導体集積回路におけるＤＲＡＭのリフレ
ッシュ回路の改良に関する。
関し、とくに半導体集積回路におけるＤＲＡＭのリフレ
ッシュ回路の改良に関する。
【０００２】
【従来の技術】ＣＰＵとＤＲＡＭを含む半導体回路で
は、スタンバイモード時におけるＤＲＡＭのリフレッシ
ュ方法として、特開平６−３６５５９号に記されている
ように、複数の発信源を持ちスタンバイモード時に遅い
周波数のクロックに切り替えリフレッシュ間隔を長くす
る方法や、特開平７−１８２８５７号に記載されるスタ
ンバイモード時にセルフリフレッシュに切り替える方法
が用いられていた。
は、スタンバイモード時におけるＤＲＡＭのリフレッシ
ュ方法として、特開平６−３６５５９号に記されている
ように、複数の発信源を持ちスタンバイモード時に遅い
周波数のクロックに切り替えリフレッシュ間隔を長くす
る方法や、特開平７−１８２８５７号に記載されるスタ
ンバイモード時にセルフリフレッシュに切り替える方法
が用いられていた。
【０００３】
【発明が解決しようとする課題】しかしながら、特開平
６−３６５５９号の方法では、半導体集積回路（以下、
ＬＳＩという）内のクロックを完全に停止することがで
きないため、消費電力の削減を図ることができない。特
に、ＬＳＩが大規模化し、配線長が長くなると消費電力
が大きくなる。
６−３６５５９号の方法では、半導体集積回路（以下、
ＬＳＩという）内のクロックを完全に停止することがで
きないため、消費電力の削減を図ることができない。特
に、ＬＳＩが大規模化し、配線長が長くなると消費電力
が大きくなる。
【０００４】また、特開平７−１８２８５７号の方法で
はセルフリフレッシュ回路内に発振回路を持つか，ある
いはミリセック（ｍｓｅｃ）オーダの長時間をカウント
するカウンタが必要となるため、回路規模が大きくなる
という課題や前述の消費電力の課題が存在する。
はセルフリフレッシュ回路内に発振回路を持つか，ある
いはミリセック（ｍｓｅｃ）オーダの長時間をカウント
するカウンタが必要となるため、回路規模が大きくなる
という課題や前述の消費電力の課題が存在する。
【０００５】本発明は、上記の課題を鑑み、ＣＰＵとＤ
ＲＡＭを混載するＬＳＩにおいて低消費電力化のための
スタンバイモード時のリフレッシュ動作の消費電力を低
減することができる半導体集積回路を提供することを目
的とするものである。
ＲＡＭを混載するＬＳＩにおいて低消費電力化のための
スタンバイモード時のリフレッシュ動作の消費電力を低
減することができる半導体集積回路を提供することを目
的とするものである。
【０００６】
【課題を解決するための手段】請求項１記載の半導体集
積回路は、ＣＰＵとＤＲＡＭを混載した半導体集積回路
であって、通常動作時にＤＲＡＭのリフレッシュ動作の
ために必要な信号を制御する通常時リフレッシュ信号生
成回路と、スタンバイモード時に励起信号によりＤＲＡ
Ｍのリフレッシュ動作を行なうスタンバイモード時リフ
レッシュ信号生成回路を有するものである。
積回路は、ＣＰＵとＤＲＡＭを混載した半導体集積回路
であって、通常動作時にＤＲＡＭのリフレッシュ動作の
ために必要な信号を制御する通常時リフレッシュ信号生
成回路と、スタンバイモード時に励起信号によりＤＲＡ
Ｍのリフレッシュ動作を行なうスタンバイモード時リフ
レッシュ信号生成回路を有するものである。
【０００７】請求項１記載の半導体集積回路によれば、
通常動作時にリフレッシュ動作のためのアドレスやＲＡ
Ｓ、ＣＡＳを生成する通常時リフレッシュ信号生成回路
と、スタンバイモード時に励起信号を受け、ＤＲＡＭの
リフレッシュ動作を行なうスタンバイモード時リフレッ
シュ信号生成回路を有するため、通常動作時は通常時リ
フレッシュ信号生成回路によりＤＲＡＭのリフレッシュ
動作を行ない、スタンバイモード時はスタンバイモード
時リフレッシユ信号生成回路によるリフレッシュ動作に
切り替え、励起信号によりＤＲＡＭのリフレッシュ動作
を行なう。
通常動作時にリフレッシュ動作のためのアドレスやＲＡ
Ｓ、ＣＡＳを生成する通常時リフレッシュ信号生成回路
と、スタンバイモード時に励起信号を受け、ＤＲＡＭの
リフレッシュ動作を行なうスタンバイモード時リフレッ
シュ信号生成回路を有するため、通常動作時は通常時リ
フレッシュ信号生成回路によりＤＲＡＭのリフレッシュ
動作を行ない、スタンバイモード時はスタンバイモード
時リフレッシユ信号生成回路によるリフレッシュ動作に
切り替え、励起信号によりＤＲＡＭのリフレッシュ動作
を行なう。
【０００８】このように、スタンバイモード時にＬＳＩ
内のクロックを完全に停止することが可能となり、か
つ、スタンバイ時のリフレッシュ動作がリフレッシュが
必要な期間内に最低限のアドレスを生成することのみで
可能となるため、スタンバイモード時の消費電力の低減
を図ることが可能となる。
内のクロックを完全に停止することが可能となり、か
つ、スタンバイ時のリフレッシュ動作がリフレッシュが
必要な期間内に最低限のアドレスを生成することのみで
可能となるため、スタンバイモード時の消費電力の低減
を図ることが可能となる。
【０００９】請求項２記載の半導体集積回路は、請求項
１において、スタンバイモード時リフレッシュ信号生成
回路が、半導体集積回路の外部からのトリガ信号を受
け、全メモリセルを一度にリフレッシュすることができ
るリフレッシュ信号を生成するものである。
１において、スタンバイモード時リフレッシュ信号生成
回路が、半導体集積回路の外部からのトリガ信号を受
け、全メモリセルを一度にリフレッシュすることができ
るリフレッシュ信号を生成するものである。
【００１０】請求項２記載の半導体集積回路によれば、
請求項１と同様な効果がある。
請求項１と同様な効果がある。
【００１１】請求項３記載の半導体集積回路は、請求項
１において、半導体集積回路がＣＰＵのみが停止するＣ
ＰＵ停止モードを持ち、ＣＰＵ停止モード時に励起信号
は、ＣＰＵ以外の回路に供給されるクロックに従って生
成するものである。
１において、半導体集積回路がＣＰＵのみが停止するＣ
ＰＵ停止モードを持ち、ＣＰＵ停止モード時に励起信号
は、ＣＰＵ以外の回路に供給されるクロックに従って生
成するものである。
【００１２】請求項３記載の半導体集積回路によれば、
請求項１と同様な効果のほか、ＣＰＵのみを停止させる
モードにおいてＣＰＵを動作させることなくＤＲＡＭの
リフレッシュを行なうことが可能となり、ＣＰＵとＤＲ
ＡＭを混載し、ＣＰＵとＤＲＡＭが密に接続されたＬＳ
ＩにおいてＣＰＵのみを停止させるという低消費電力の
モードを有効にすることが可能となる。
請求項１と同様な効果のほか、ＣＰＵのみを停止させる
モードにおいてＣＰＵを動作させることなくＤＲＡＭの
リフレッシュを行なうことが可能となり、ＣＰＵとＤＲ
ＡＭを混載し、ＣＰＵとＤＲＡＭが密に接続されたＬＳ
ＩにおいてＣＰＵのみを停止させるという低消費電力の
モードを有効にすることが可能となる。
【００１３】請求項４記載の半導体集積回路は、請求項
１において、半導体集積回路がＣＰＵが停止するＣＰＵ
停止モードを有し、ＣＰＵ停止モード時にＣＰＵ以外の
回路に供給されるクロックを用いてＤＲＡＭのリフレッ
シュ信号を生成するＣＰＵ停止モード時リフレッシュ信
号生成回路を有し、通常動作時は通常動作時リフレッシ
ュ生成回路により、ＣＰＵ停止モード時にはＣＰＵ停止
モード時リフレッシュ信号生成回路により、スタンバイ
モード時にはスタンバイモード時リフレッシュ信号生成
回路によりそれぞれＤＲＡＭがリフレッシュされるよう
にリフレッシュ生成信号を切り替える回路を有するもの
である。
１において、半導体集積回路がＣＰＵが停止するＣＰＵ
停止モードを有し、ＣＰＵ停止モード時にＣＰＵ以外の
回路に供給されるクロックを用いてＤＲＡＭのリフレッ
シュ信号を生成するＣＰＵ停止モード時リフレッシュ信
号生成回路を有し、通常動作時は通常動作時リフレッシ
ュ生成回路により、ＣＰＵ停止モード時にはＣＰＵ停止
モード時リフレッシュ信号生成回路により、スタンバイ
モード時にはスタンバイモード時リフレッシュ信号生成
回路によりそれぞれＤＲＡＭがリフレッシュされるよう
にリフレッシュ生成信号を切り替える回路を有するもの
である。
【００１４】請求項４記載の半導体集積回路によれば、
請求項３と同様な効果がある。
請求項３と同様な効果がある。
【００１５】請求項５記載の半導体集積回路は、請求項
１、請求項２、請求項３または請求項４において、スタ
ンバイモード時リフレッシュ信号生成回路とＤＲＡＭの
電源線と、同じ半導体集積回路内に存在するスタンバイ
モード時リフレッシュ回路とＤＲＡＭ回路以外の回路の
ための電源線を分離したものである。
１、請求項２、請求項３または請求項４において、スタ
ンバイモード時リフレッシュ信号生成回路とＤＲＡＭの
電源線と、同じ半導体集積回路内に存在するスタンバイ
モード時リフレッシュ回路とＤＲＡＭ回路以外の回路の
ための電源線を分離したものである。
【００１６】請求項５記載の半導体集積回路によれば、
請求項１、請求項２、請求項３または請求項４と同様な
効果のほか、スタンバイモードにおける最も有効な方法
である電源の供給の停止を可能とし、かつＤＲＡＭのデ
ータを保持することが可能となる。
請求項１、請求項２、請求項３または請求項４と同様な
効果のほか、スタンバイモードにおける最も有効な方法
である電源の供給の停止を可能とし、かつＤＲＡＭのデ
ータを保持することが可能となる。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を用いて説明する。
て図面を用いて説明する。
【００１８】まず、第１の実施の形態について図１から
図４に基づいて説明する。
図４に基づいて説明する。
【００１９】図１は第１の実施の形態に係るＤＲＡＭリ
フレッシュ回路の回路図である。通常動作においてＣＰ
Ｕ１００はＤＲＡＭ１０１へのアクセスを行ないＤＲＡ
Ｍ１０１内のデータの読み出しを行なう。また、前述の
アクセスを行なわないサイクルでは、アクセスを行なわ
ないことを示す非アクセス期間信号１１０を通常動作時
リフレッシュ信号生成回路１０２に送り、通常動作時リ
フレッシュ信号生成回路１０２が、リフレッシュ動作の
ための信号の生成を行なう。
フレッシュ回路の回路図である。通常動作においてＣＰ
Ｕ１００はＤＲＡＭ１０１へのアクセスを行ないＤＲＡ
Ｍ１０１内のデータの読み出しを行なう。また、前述の
アクセスを行なわないサイクルでは、アクセスを行なわ
ないことを示す非アクセス期間信号１１０を通常動作時
リフレッシュ信号生成回路１０２に送り、通常動作時リ
フレッシュ信号生成回路１０２が、リフレッシュ動作の
ための信号の生成を行なう。
【００２０】通常動作時のＤＲＡＭ１０１へのアクセス
は、ＣＰＵ１００から出力される選択信号によりＣＰＵ
１００で生成される信号と通常動作時リフレッシュ信号
生成回路２で生成される信号とを切り替える。
は、ＣＰＵ１００から出力される選択信号によりＣＰＵ
１００で生成される信号と通常動作時リフレッシュ信号
生成回路２で生成される信号とを切り替える。
【００２１】また、スタンバイモード時には、半導体集
積回路の外部からのトリガ信号を受けてスタンバイモー
ド時リフレッシュ信号生成回路１０３により全メモリセ
ルを一回分一度にリフレッシュするリフレッシュ動作の
ための信号の生成が行なわれ、ＣＰＵ１００から出力さ
れるリフレッシュ信号切り替え回路の切り替え信号１１
１により、ＤＲＡＭ１０１へのアクセスはスタンバイモ
ード時リフレッシュ信号生成回路１０３からの出力に切
り替えられ、ＣＰＵ１００に制御されること無くリフレ
ッシュが行なわれる。このとき、クロック生成回路１０
４ではＣＰＵ１００へのクロックの供給を停止する。
積回路の外部からのトリガ信号を受けてスタンバイモー
ド時リフレッシュ信号生成回路１０３により全メモリセ
ルを一回分一度にリフレッシュするリフレッシュ動作の
ための信号の生成が行なわれ、ＣＰＵ１００から出力さ
れるリフレッシュ信号切り替え回路の切り替え信号１１
１により、ＤＲＡＭ１０１へのアクセスはスタンバイモ
ード時リフレッシュ信号生成回路１０３からの出力に切
り替えられ、ＣＰＵ１００に制御されること無くリフレ
ッシュが行なわれる。このとき、クロック生成回路１０
４ではＣＰＵ１００へのクロックの供給を停止する。
【００２２】図３は通常動作時リフレッシュ信号生成回
路の一実施の形態である。通常動作時リフレッシュ信号
生成回路１０２内に、最大リフレッシュ期間の半分の時
間を計測するリフレッシュタイマ３０１と、ＣＰＵ１０
０から送られる非アクセス期間信号１１０によりリフレ
ッシュアドレスを順次生成していくアドレス生成回路３
０２とＲＡＳ、ＣＡＳ等のＤＲＡＭ１０１の制御信号３
１５を生成する制御信号生成回路３０３を持ち、非アク
セス期間信号１１０がアクティブのときにクロック３１
１に同期してリフレッシュアドレスを更新していく一
方、まだリフレッシュされていないアドレス３１４をリ
フレッシュするための時間と、最大リフレッシュ期間の
半値までの残り時間と所定のマージン時間の和を比較器
３０４で比較し、残り時間の方が少なくなったところで
ＣＰＵ１００に対し、ＣＰＵ停止信号３０７を送り、強
制的にＣＰＵ１００からＤＲＡＭ１０１へのアクセスを
禁止し、残りアドレスに対してリフレッシュを行なう。
すべてのアドレスが一旦リフレッシュされたところで残
り時間を計測するタイマおよびリフレッシュアドレスを
リセットする。
路の一実施の形態である。通常動作時リフレッシュ信号
生成回路１０２内に、最大リフレッシュ期間の半分の時
間を計測するリフレッシュタイマ３０１と、ＣＰＵ１０
０から送られる非アクセス期間信号１１０によりリフレ
ッシュアドレスを順次生成していくアドレス生成回路３
０２とＲＡＳ、ＣＡＳ等のＤＲＡＭ１０１の制御信号３
１５を生成する制御信号生成回路３０３を持ち、非アク
セス期間信号１１０がアクティブのときにクロック３１
１に同期してリフレッシュアドレスを更新していく一
方、まだリフレッシュされていないアドレス３１４をリ
フレッシュするための時間と、最大リフレッシュ期間の
半値までの残り時間と所定のマージン時間の和を比較器
３０４で比較し、残り時間の方が少なくなったところで
ＣＰＵ１００に対し、ＣＰＵ停止信号３０７を送り、強
制的にＣＰＵ１００からＤＲＡＭ１０１へのアクセスを
禁止し、残りアドレスに対してリフレッシュを行なう。
すべてのアドレスが一旦リフレッシュされたところで残
り時間を計測するタイマおよびリフレッシュアドレスを
リセットする。
【００２３】図４はスタンバイモード時リフレッシュ信
号生成回路の一実施の形態である。スタンバイモード時
リフレッシュ信号生成回路１０３は、必要なアドレス４
１４を順次生成するためのアドレス生成回路４０２と、
アドレスの生成間隔をＤＲＡＭ１０１のリフレッシュに
必要な間隔に保つための遅延回路を用いたタイミング調
整回路４０１およびＲＡＳ、ＣＡＳ等のリフレッシュ制
御信号４１５を生成する制御信号生成回路４０３とから
構成され、励起信号４１１により最初のアドレスおよび
ＲＡＳ、ＣＡＳの信号の生成をおこない、以降、内部の
タイミング調整回路４０１によるタイミング調整を行な
いながら、順次アドレス４１４の生成を行なう。この動
作は、必要なすべてのアドレス４１４を一回生成するま
で繰り返され、すべてのアドレス４１４のリフレッシュ
動作を完了した後、次の励起信号４１１がアクティブに
なるまで停止する。スタンバイモード時は、クロック生
成回路１０４はＣＰＵ１００へのクロックの供給を停止
する。したがってリフレッシュ動作を行なっていない時
間はＬＳＩ内のすべての信号を停止させることを可能と
する。
号生成回路の一実施の形態である。スタンバイモード時
リフレッシュ信号生成回路１０３は、必要なアドレス４
１４を順次生成するためのアドレス生成回路４０２と、
アドレスの生成間隔をＤＲＡＭ１０１のリフレッシュに
必要な間隔に保つための遅延回路を用いたタイミング調
整回路４０１およびＲＡＳ、ＣＡＳ等のリフレッシュ制
御信号４１５を生成する制御信号生成回路４０３とから
構成され、励起信号４１１により最初のアドレスおよび
ＲＡＳ、ＣＡＳの信号の生成をおこない、以降、内部の
タイミング調整回路４０１によるタイミング調整を行な
いながら、順次アドレス４１４の生成を行なう。この動
作は、必要なすべてのアドレス４１４を一回生成するま
で繰り返され、すべてのアドレス４１４のリフレッシュ
動作を完了した後、次の励起信号４１１がアクティブに
なるまで停止する。スタンバイモード時は、クロック生
成回路１０４はＣＰＵ１００へのクロックの供給を停止
する。したがってリフレッシュ動作を行なっていない時
間はＬＳＩ内のすべての信号を停止させることを可能と
する。
【００２４】図１では、スタンバイモード時リフレッシ
ュ信号生成回路１０３の励起信号として半導体集積回路
の外部からの信号を用いている。
ュ信号生成回路１０３の励起信号として半導体集積回路
の外部からの信号を用いている。
【００２５】これに対して図２は、例えば少なくともＣ
ＰＵ２００とＤＲＡＭ２０１のみが停止するＣＰＵ停止
モード時においてスタンバイモード時リフレッシュ信号
生成回路２０３の励起信号をＣＰＵ２００以外の回路に
供給されているクロックを用いて生成する実施の形態で
あり、以下のようにＣＰＵ停止モード時リフレッシュ信
号生成回路を構成する。すなわち、ＣＰＵ２００の停止
モード時には、クロック生成回路２０４からＣＰＵ２０
０へのクロックの供給が停止される一方、励起信号生成
回路２０５へクロックの供給が行なわれ励起信号生成回
路２０５により励起信号２１２を生成する。また、リフ
レッシュ切り替え回路の切り替え信号２１１により、Ｄ
ＲＡＭ２０１へのアクセスをスタンバイモード時リフレ
ッシュ信号生成回路２０３に切り替える。２０２は通常
動作時リフレッシュ信号生成回路、２０４はクロック生
成回路、２１０はリフレッシュ切替信号である。
ＰＵ２００とＤＲＡＭ２０１のみが停止するＣＰＵ停止
モード時においてスタンバイモード時リフレッシュ信号
生成回路２０３の励起信号をＣＰＵ２００以外の回路に
供給されているクロックを用いて生成する実施の形態で
あり、以下のようにＣＰＵ停止モード時リフレッシュ信
号生成回路を構成する。すなわち、ＣＰＵ２００の停止
モード時には、クロック生成回路２０４からＣＰＵ２０
０へのクロックの供給が停止される一方、励起信号生成
回路２０５へクロックの供給が行なわれ励起信号生成回
路２０５により励起信号２１２を生成する。また、リフ
レッシュ切り替え回路の切り替え信号２１１により、Ｄ
ＲＡＭ２０１へのアクセスをスタンバイモード時リフレ
ッシュ信号生成回路２０３に切り替える。２０２は通常
動作時リフレッシュ信号生成回路、２０４はクロック生
成回路、２１０はリフレッシュ切替信号である。
【００２６】本発明の第２の実施の形態について図５を
用いて説明する。図５は第１の実施の形態において、本
発明の半導体集積回路の配置レイアウトの実施の形態を
示したものである。電源５１２はＤＲＡＭ５０２および
スタンバイモード時リフレッシュ信号生成回路５０３に
電気を供給する電源配線である。一方、電源５１１は同
じ半導体回路内の上記以外の回路、例えばＣＰＵ５０
１、論理ブロック５０４、５０５に電気を供給する電源
配線である。
用いて説明する。図５は第１の実施の形態において、本
発明の半導体集積回路の配置レイアウトの実施の形態を
示したものである。電源５１２はＤＲＡＭ５０２および
スタンバイモード時リフレッシュ信号生成回路５０３に
電気を供給する電源配線である。一方、電源５１１は同
じ半導体回路内の上記以外の回路、例えばＣＰＵ５０
１、論理ブロック５０４、５０５に電気を供給する電源
配線である。
【００２７】図５に示すとおり電源を分離することによ
り、スタンバイモード時にＤＲＡＭ５０２およびスタン
バイモード時リフレッシュ信号生成回路５０３以外の回
路に電源を供給することが可能となり、かつＤＲＡＭ５
０２はリフレッシュ動作が可能であり、データを保持さ
れる。
り、スタンバイモード時にＤＲＡＭ５０２およびスタン
バイモード時リフレッシュ信号生成回路５０３以外の回
路に電源を供給することが可能となり、かつＤＲＡＭ５
０２はリフレッシュ動作が可能であり、データを保持さ
れる。
【００２８】
【発明の効果】請求項１記載の半導体集積回路によれ
ば、通常動作時にリフレッシュ動作のためのアドレスや
ＲＡＳ、ＣＡＳを生成する通常時リフレッシュ信号生成
回路と、スタンバイモード時に励起信号を受け、ＤＲＡ
Ｍのリフレッシュ動作を行なうスタンバイモード時リフ
レッシュ信号生成回路を有するため、通常動作時は通常
時リフレッシュ信号生成回路によりＤＲＡＭのリフレッ
シュ動作を行ない、スタンバイモード時はスタンバイモ
ード時リフレッシユ信号生成回路によるリフレッシュ動
作に切り替え、励起信号によりＤＲＡＭのリフレッシュ
動作を行なう。
ば、通常動作時にリフレッシュ動作のためのアドレスや
ＲＡＳ、ＣＡＳを生成する通常時リフレッシュ信号生成
回路と、スタンバイモード時に励起信号を受け、ＤＲＡ
Ｍのリフレッシュ動作を行なうスタンバイモード時リフ
レッシュ信号生成回路を有するため、通常動作時は通常
時リフレッシュ信号生成回路によりＤＲＡＭのリフレッ
シュ動作を行ない、スタンバイモード時はスタンバイモ
ード時リフレッシユ信号生成回路によるリフレッシュ動
作に切り替え、励起信号によりＤＲＡＭのリフレッシュ
動作を行なう。
【００２９】このように、スタンバイモード時にＬＳＩ
内のクロックを完全に停止することが可能となり、か
つ、スタンバイ時のリフレッシュ動作がリフレッシュが
必要な期間内に最低限のアドレスを生成することのみで
可能となるため、スタンバイモード時の消費電力の低減
を図ることが可能となる。
内のクロックを完全に停止することが可能となり、か
つ、スタンバイ時のリフレッシュ動作がリフレッシュが
必要な期間内に最低限のアドレスを生成することのみで
可能となるため、スタンバイモード時の消費電力の低減
を図ることが可能となる。
【００３０】請求項２記載の半導体集積回路によれば、
請求項１と同様な効果がある。
請求項１と同様な効果がある。
【００３１】請求項３記載の半導体集積回路によれば、
請求項１と同様な効果のほか、ＣＰＵのみを停止させる
モードにおいてＣＰＵを動作させることなくＤＲＡＭの
リフレッシュを行なうことが可能となり、ＣＰＵとＤＲ
ＡＭを混載し、ＣＰＵとＤＲＡＭが密に接続されたＬＳ
ＩにおいてＣＰＵのみを停止させるという低消費電力の
モードを有効にすることが可能となる。
請求項１と同様な効果のほか、ＣＰＵのみを停止させる
モードにおいてＣＰＵを動作させることなくＤＲＡＭの
リフレッシュを行なうことが可能となり、ＣＰＵとＤＲ
ＡＭを混載し、ＣＰＵとＤＲＡＭが密に接続されたＬＳ
ＩにおいてＣＰＵのみを停止させるという低消費電力の
モードを有効にすることが可能となる。
【００３２】請求項４記載の半導体集積回路によれば、
請求項３と同様な効果がある。
請求項３と同様な効果がある。
【００３３】請求項５記載の半導体集積回路によれば、
請求項１、請求項２、請求項３または請求項４と同様な
効果のほか、スタンバイモードにおける最も有効な方法
である電源の供給の停止を可能とし、かつＤＲＡＭのデ
ータを保持することが可能となる。
請求項１、請求項２、請求項３または請求項４と同様な
効果のほか、スタンバイモードにおける最も有効な方法
である電源の供給の停止を可能とし、かつＤＲＡＭのデ
ータを保持することが可能となる。
【図１】請求項１に対応する本発明の第１の実施の形態
の構成を示すブロック図である。
の構成を示すブロック図である。
【図２】請求項３に対応する本発明の第１の実施の形態
の変形形態の構成を示すブロック図である。
の変形形態の構成を示すブロック図である。
【図３】請求項１に対応する第１の実施の形態の通常動
作時リフレッシュ生成回路の構成図である。
作時リフレッシュ生成回路の構成図である。
【図４】請求項１に対応する第１の実施の形態のスタン
バイ時リフレッシュ信号生成回路の構成図である。
バイ時リフレッシュ信号生成回路の構成図である。
【図５】請求項５に対応するＤＲＡＭ、ＣＰＵ等の回路
配線図である。
配線図である。
１００ ＣＰＵ １０１ ＤＲＡＭ １０２ 通常動作時リフレッシュ信号生成回路 １０３ スタンバイ時リフレッシュ信号生成回路 １０４ クロック生成回路 １１０ 非アクセス期間信号 １１１ リフレッシュ信号切り替え信号
Claims (5)
- 【請求項１】 ＣＰＵとＤＲＡＭを混載した半導体集積
回路であって、通常動作時に前記ＤＲＡＭのリフレッシ
ュ動作のために必要な信号を制御する通常時リフレッシ
ュ信号生成回路と、スタンバイモード時に励起信号によ
り前記ＤＲＡＭのリフレッシュ動作を行なうスタンバイ
モード時リフレッシュ信号生成回路を有する半導体集積
回路。 - 【請求項２】 スタンバイモード時リフレッシュ信号生
成回路は、半導体集積回路の外部からのトリガ信号を受
け、全メモリセルを一度にリフレッシュすることができ
るリフレッシュ信号を生成する請求項１記載の半導体集
積回路。 - 【請求項３】 半導体集積回路はＣＰＵが停止するＣＰ
Ｕ停止モードを持ち、前記ＣＰＵ停止モード時に励起信
号は、前記ＣＰＵ以外の回路に供給されるクロックに従
って生成する請求項１記載の半導体集積回路。 - 【請求項４】 半導体集積回路はＣＰＵが停止するＣＰ
Ｕ停止モードを有し、前記ＣＰＵ停止モード時にＣＰＵ
以外の回路に供給されるクロックを用いてＤＲＡＭのリ
フレッシュ信号を生成するＣＰＵ停止モード時リフレッ
シュ信号生成回路を有し、通常動作時は通常動作時リフ
レッシュ生成回路により、ＣＰＵ停止モード時には前記
ＣＰＵ停止モード時リフレッシュ信号生成回路により、
スタンバイモード時には前記スタンバイモード時リフレ
ッシュ信号生成回路によりそれぞれ前記ＤＲＡＭがリフ
レッシュされるようにリフレッシュ生成信号を切り替え
る回路を有する請求項１記載の半導体集積回路。 - 【請求項５】 スタンバイモード時リフレッシュ信号生
成回路とＤＲＡＭの電源線と、同じ半導体集積回路内に
存在する前記スタンバイモード時リフレッシュ回路と前
記ＤＲＡＭ回路以外の回路のための電源線を分離した請
求項１、請求項２、請求項３または請求項４記載の半導
体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36056999A JP2001176265A (ja) | 1999-12-20 | 1999-12-20 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36056999A JP2001176265A (ja) | 1999-12-20 | 1999-12-20 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001176265A true JP2001176265A (ja) | 2001-06-29 |
Family
ID=18469975
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36056999A Pending JP2001176265A (ja) | 1999-12-20 | 1999-12-20 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001176265A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010033702A (ja) * | 2002-08-12 | 2010-02-12 | Samsung Electronics Co Ltd | リフレッシュフラグを発生させる半導体メモリシステム |
-
1999
- 1999-12-20 JP JP36056999A patent/JP2001176265A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010033702A (ja) * | 2002-08-12 | 2010-02-12 | Samsung Electronics Co Ltd | リフレッシュフラグを発生させる半導体メモリシステム |
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