JP2002015575A5 - - Google Patents

Description

【０１７９】
（付記３３）最小外部コマンドサイクル以上の間隔で供給される外部コマンドを受信するメモリ装置において、
メモリセルを有し、前記最小外部コマンドサイクルより短い内部動作サイクルを有するメモリコアと、
前記セルをリフレッシュするリフレッシュコマンドを内部で生成するリフレッシュコマンド生成回路と、
前記外部コマンドとリフレッシュコマンドとを受信し、前記メモリコアを制御する制御回路とを有し、
前記制御回路は、前記制御回路が前記外部コマンド及びリフレッシュコマンドをコマンド受付期間の開始時に受信しない場合は、前記メモリコアが前記外部コマンドまたはリフレッシュコマンドを受信したときに内部動作サイクルを実行開始し、前記制御回路が前記外部コマンドまたはリフレッシュコマンドをコマンド受付期間の開始時に受信している場合は、前記メモリコアが前記コマンド受付期間に入った直後に前記内部動作サイクルを実行開始するよう制御することを特徴とするメモリ装置。

【０１８０】
（付記３４）付記３３において、
前記制御回路が前記外部コマンド及びリフレッシュコマンドをコマンド受付期間の開始時に受信しない場合、前記外部コマンドまたはリフレッシュコマンドの受信タイミングと前記コマンド受付期間の開始タイミングとの間に所定の期間を有することを特徴とするメモリ装置。
（付記３５）付記３３において、
前記制御回路が前記外部コマンドまたはリフレッシュコマンドをコマンド受付期間の開始時に受信している間は、前記複数の内部動作サイクルが連続して実行されることを特徴とするメモリ装置。
（付記３６）付記３３において、
外部クロックが供給されない非同期型メモリであることを特徴とするメモリ装置。
（付記３７）付記３３において、
前記外部コマンドは読み出しコマンドまたは書き込みコマンドであることを特徴とするメモリ装置。
（付記３８）付記３３において、
前記リフレッシュコマンド生成回路は、通常動作モードとパワーダウンモードの両方において前記リフレッシュコマンドを生成することを特徴とするメモリ装置。
（付記３９）付記３３において、
前記内部動作サイクルは、ワード線の活性化と、ビット線電圧の増幅と、前記ワード線の非活性化とを有することを特徴とするメモリ装置。
（付記４０）付記３３において、
前記制御回路は、ビット線のプリチャージのためのプリチャージ信号に応答して生成されるコマンド受付信号を受信することを特徴するメモリ装置。
（付記４１）付記４０において、
前記コマンド受付信号の変化が前記コマンド受付期間の開始に対応することを特徴とするメモリ装置。
（付記４２）付記３３において、
更に、前記外部コマンドを記憶し、前記外部コマンドを制御回路に供給するコマンドレジスタを有することを特徴とするメモリ装置。
（付記４３）付記４２において、
前記コマンドレジスタは、前記内部動作サイクルの開始時にリセットされることを特徴とするメモリ装置。

Claims (22)

1. 最小外部コマンドサイクル以上の間隔で供給される外部コマンドを受信するメモリ装置において、
   メモリセルを有し、前記最小外部コマンドサイクルより短い内部動作サイクルを有するメモリコアと、
   前記セルをリフレッシュするリフレッシュコマンドを内部で生成するリフレッシュコマンド生成回路と、
   前記外部コマンドとリフレッシュコマンドとを受信し、前記メモリコアを制御する制御回路とを有し、
   前記制御回路は、前記制御回路が前記外部コマンド及びリフレッシュコマンドをコマンド受付期間の開始時に受信しない場合は、前記メモリコアが前記外部コマンドまたはリフレッシュコマンドを受信したときに内部動作サイクルを実行開始し、前記制御回路が前記外部コマンドまたはリフレッシュコマンドをコマンド受付期間の開始時に受信している場合は、前記メモリコアが前記コマンド受付期間に入った直後に前記内部動作サイクルを実行開始するよう制御することを特徴とするメモリ装置。
2. 請求項１において、
   前記制御回路が前記外部コマンド及びリフレッシュコマンドをコマンド受付期間の開始時に受信しない場合、前記外部コマンドまたはリフレッシュコマンドの受信タイミングと前記コマンド受付期間の開始タイミングとの間に所定の期間を有することを特徴とするメモリ装置。
3. 請求項１において、
   前記制御回路が前記外部コマンドまたはリフレッシュコマンドをコマンド受付期間の開始時に受信している間は、前記複数の内部動作サイクルが連続して実行されることを特徴とするメモリ装置。
4. 請求項１において、
   外部クロックが供給されない非同期型メモリであることを特徴とするメモリ装置。
5. 請求項１において、
   前記外部コマンドは読み出しコマンドまたは書き込みコマンドであることを特徴とするメモリ装置。
6. 請求項１において、
   前記リフレッシュコマンド生成回路は、通常動作モードとパワーダウンモードの両方において前記リフレッシュコマンドを生成することを特徴とするメモリ装置。
7. 請求項１において、
   前記内部動作サイクルは、ワード線の活性化と、ビット線電圧の増幅と、前記ワード線の非活性化とを有することを特徴とするメモリ装置。
8. 請求項１において、
   前記制御回路は、ビット線のプリチャージのためのプリチャージ信号に応答して生成されるコマンド受付信号を受信することを特徴するメモリ装置。
9. 請求項８において、
   前記コマンド受付信号の変化が前記コマンド受付期間の開始に対応することを特徴とするメモリ装置。
10. 請求項１において、
    更に、前記外部コマンドを記憶し、前記外部コマンドを制御回路に供給するコマンドレジスタを有することを特徴とするメモリ装置。
11. 請求項１０において、
    前記コマンドレジスタは、前記内部動作サイクルの開始時にリセットされることを特徴とするメモリ装置。
12. リフレッシュ動作を必要とするメモリ回路において、
    メモリセルを有するメモリコアと
    クロックに同期して供給されたコマンドを受信し内部に第１の内部コマンドを生成する第１の回路と、
    前記クロックサイクルより大きい所定のリフレッシュサイクルで、内部にリフレッシュコマンドを生成する第２の回路と、
    前記第１の内部コマンドに従って、対応する制御をクロック同期動作で実行し、前記リフレッシュコマンドが発行されると、当該リフレッシュコマンドに対応する制御と、前記第１の内部コマンドに対応する制御とをクロック非同期動作で順次実行するメモリ制御回路とを有することを特徴とするメモリ回路。
13. 請求項１２において、
    前記第１の回路は、前記供給コマンドに対応する前記第１の内部コマンドを保持し、
    前記メモリ制御回路は、動作サイクル終了時に内部コマンド受付信号を生成し、当該内部コマンド受付信号に応答して、前記第１の内部コマンドまたはリフレッシュコマンドを受け付け、対応する制御を実行することを特徴とするメモリ回路。
14. 集積回路装置において、
    クロックに同期して供給されたコマンドを受信し内部に第１の内部コマンドを生成する第１の回路と、
    前記クロックサイクルより大きい所定のサイクルで、内部に第２のコマンドを生成する第２の回路と、
    前記第１の内部コマンドに従って、対応する制御をクロック同期動作で実行し、前記第２のコマンドが発行されると、当該第２のコマンドに対応する制御と、前記第１の内部コマンドに対応する制御とをクロック非同期動作で順次実行する内部回路とを有することを特徴とする集積回路装置。
15. リフレッシュ動作を必要とするメモリ回路において、
    メモリセルを有するメモリコアと
    Ｍ（Ｍ≧２）回の外部動作サイクルに対して、Ｍより多いＮ（Ｍ＜Ｎ＜２Ｍ）回の内部動作サイクルを有するメモリ制御回路と、
    リフレッシュコマンドを発生するリフレッシュコマンド発生回路とを有し、
    前記Ｎ回の内部動作サイクルは、前記外部動作サイクルに対応する外部コマンドを実行する第１の内部動作サイクルと、前記リフレッシュコマンドを実行する第２の内部動作サイクルとを有することを特徴とするメモリ回路。
16. 請求項１５において、
    更に、前記外部動作サイクルを画定する外部クロックに従って、前記内部動作サイクルを画定する内部クロックを生成する内部クロック発生回路を有し、
    前記外部コマンドは、前記外部クロックに同期して入力され、前記内部動作サイクルは、前記内部クロックに同期していることを特徴とするメモリ回路。
17. 請求項１５，１６のいずれかにおいて、
    前記メモリ制御回路は、前記リフレッシュコマンドに対応する制御を、複数の第２の内部動作サイクルに分割して行うことを特徴とするメモリ回路。
18. クロックに同期して動作する集積回路装置において、
    Ｍ（Ｍ≧２）回の外部動作サイクルに対して、Ｍより多いＮ（Ｍ＜Ｎ＜２Ｍ）回の内部動作サイクルを有する内部回路を有し、
    前記Ｎ回の内部動作サイクルは、前記外部動作サイクルに対応する外部コマンドを実行する第１の内部動作サイクルと、内部コマンドを実行する第２の内部動作サイクルとを有することを特徴とする集積回路装置。
19. リフレッシュ動作を必要とするメモリ回路において、
    メモリセルを有するメモリコアと
    Ｍ（Ｍ≧２）回の外部動作サイクルに対して、Ｍより多いＮ（Ｍ＜Ｎ＜２Ｍ）回の内部動作サイクルを有するメモリ制御回路と、
    リフレッシュコマンドを発生するリフレッシュコマンド発生回路とを有し、
    前記Ｎ回の内部動作サイクルは、前記外部動作サイクルに対応する外部コマンドを実行する第１の内部動作サイクルと、前記リフレッシュコマンドを実行する第２の内部動作サイクルとを有し、
    前記リフレッシュコマンド発生回路は、前記外部コマンドに応じて前記リフレッシュコマンドを発生することを特徴とするメモリ回路。
20. 請求項１９において、
    前記外部クロックの周波数が、前記外部動作サイクルよりも高く、当該外部クロックに従って前記内部動作サイクルを画定する内部クロックを生成する内部クロック発生回路を有し、
    前記外部コマンドは、前記外部動作サイクル以上のサイクルで供給され、更に、前記外部クロックに同期して入力されることを特徴とするメモリ回路。
21. 請求項２０において、
    前記リフレッシュコマンド発生回路は、所定数の前記外部クロックに同期して入力される外部コマンドの組み合わせに応じて、前記リフレッシュコマンドの発生を許可することを特徴とするメモリ回路。
22. リフレッシュ動作を必要とするメモリ回路において、
    メモリセルを有するメモリコアと
    外部クロックに同期して供給されたコマンドを受信し内部に第１の内部コマンドを生成する第１の回路と、
    前記外部クロックサイクルより大きい所定のリフレッシュサイクルで、内部にリフレッシュコマンドを生成する第２の回路と、
    前記外部クロックに同期した第１の内部動作サイクルと、当該第１の内部動作サイクルより短い第２の内部動作サイクルとを有し、前記第１の内部コマンドに対応する制御を前記第１の内部動作サイクルで実行し、前記リフレッシュコマンドが発行された時、当該リフレッシュコマンドに対応する制御と、前記第１の内部コマンドに対応する制御とを、前記第２の内部動作サイクルで順次実行するメモリ制御回路とを有することを特徴とするメモリ回路。