TW588351B - Memory circuit with automatic precharge function, and integrated circuit device with automatic internal command function - Google Patents

Memory circuit with automatic precharge function, and integrated circuit device with automatic internal command function Download PDF

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Yasurou Matsuzaki
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Description

588351
五、發明說明（ 經濟部智慧財產局員工消費合作社印製 本發明係有關於諸如動態隨機存取記憶體之需要週 期性復新操作之記憶體電路，且詳而言之係有關於可自 動執仃设新操作而無需由外部要求一復新命令之記愧體 電路’且其可由外部進行操作命令之高速内部執行。本 發明亦與積趙電路裝置有關，除外部命令外，其可於内 部自動產生命令並加以執行。 動態蚁機存取記憶體（DRAM)被廣泛地作為大容量記 憶體之用。由於咖為依電性記憶體，因此其需要復 新操作。 第1圖為傳統記憶體電路之組態圖。傳統記憶體電 路具有供外部時鐘信號CLK之輸入及產生與此同步之内 部時鐘信號CLK1用之時鐘緩衝器1〇 ;供與内部時鐘信 號CLK1同步之命令輸入用之命令解碼器n ;供位址輸 入用之位址緩衝器12;及供資料輸入及輸出用之資料 輸入/輸出緩衝器13。此外，控制電路14控制響應於 命令解碼器11所輸入之命令CMD之記憶體磁心15之操 作。記憶體磁心15之操作亦與内部時鐘信號CLK1同步 受控制。 此種時鐘同步DRAM(SDRAM)具有自動復新及自行復 新等復新操作。自動復新為一種週期性地實施於正常讀 取與寫入操作間之復新操作，且係藉由外部所施用之自 動復新命令而執行。即，由外部輸入自動復新命令時， 命令解碼器11產生自動復新命令AR1，且響應於AR1， 復新控制電路16產生内部復新命令REF。控制電路14 本紙張尺度過用T國國豕標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) --------^--I------^ — --------------------- 588351 A7 ------ B7___ 五、發明說明（% 藉此内部復新令令REF控制復新操作。選擇器18由復 新位址計數器17選擇位址並將該位址輸出至位址鎖存 電路19。 另一方面，自行復新為記憶體裝置在電源切斷模式 —m 狀態時響應於由内部振盪器OSC自動產生之復新時序而 — 自行執行復新操作之復新操作。在電源切斷模式狀態， 沒有命令（讀取或寫入）由外部被施用，且因此復新控制 電路16響應於以任意時序產生之復新時序產生内部復 新命令REF。如此一來，控制電路η可控制復新操作。 因此’在正常操作狀態時，命令係由外部施用，且 復新命令亦係由外部施用且復新操作係響應於該命令而 執行。在電源切斷狀態時，沒有命令由外部施用，且因 此復新時序係自動由内部產生且執行復新操作。 因此，在傳統記憶體電路中，控制記憶體電路之言己 憶體控制器必需在正常操作狀態之時間間隔内控制復新 φ 時序。即，記憶體控制器裝備有計時器，且在每次發生 復新時序時，必需發出自動復新命令至記憶體電路。因 此，記憶體控制器所具有之一問題為記憶體電路控制之 ’ 複雜性。 • 在傳統記憶體電路中，控制電路14係響應於與時 鐘信號同步施用之讀取及寫入命令而執行控制。此處， 若控制電路14執行先前内部操作，下一内部操作將響 應於新施用之命令而執行，不理會先前内部操作。對於 記憶體電路亦有建議為，若在先前内部操作執行期間有 Μ--------^— —----^ <請先閱讀背面之注意事項再填寫本頁) •5· 五、 發明說明（3) 一新命令由外部施用，則該命令將被拒絕。 在上述後者之情況，拒絕記憶體控制器之命令是不 希望的，且因此記憶體電路通常執行内部操作，如同響 應於所施用之命令，如同前述之例。因此，在正常操作 狀態中，若復新命令在記憶體電路内自動地被發出且復 新操作被執行，則在此等操作期間所施用之命令可能干 擾復新操作。且若如上述後者之情況，所施用之命令被 拒絕，則記憶體控制器之控制將更為複雜。 因此本發明之目的之一為提供可自動執行復新操作 而無需由記憶體控制器接收復新命令之記憶體電路。 本發明之另一目的為提供一種記憶鱧電路，其於正 常操作期間可自動地執行復新操作而無需外部復新命 令，且其亦可快速地響應於外部正常命令而執行内部操 作。 ' 本發明之再一目的為提供一種積體電路裝置，除接 收外部施用命令外，其可自動地發出内部命令並執行内 部令令而無需干擾相當於外部命令之操作。 為達成上述目的，在本發明之第一態樣中，一積體 電路裝置含有可接收與時鐘信號同步之命令且可内部地 產生第一内部命令之第一電路、及一可内部地在指定週 期產生第二内部命令之第二電路。此内部電路經由時鐘 同步操作根據第一内部命令執行内部操作，且當第二内 命令被發出時，依序經由時鐘非同步操作執行相當於 第二内部命令之内部操作及相當於第一内部命令之内部 •6- 本紙張尺度姻中國票準(CNS)A4規格⑵〇 297公釐） 五、發明說明（4 操作。 在一更佳之實施例中，上述積體電路裝置為一需要 復新操作之記憶體電路；上述第一内部命令為讀取或寫 入命令，上述第二内部命令為復新命令；且内部電路為 記憶體控制電路。即，在此實施例中，在正常狀態時記 憶體控制電路根據與時鐘信號同步接收之命令，經由時 雀里同步操作執行相當於第一内部命令之控制操作。當復 新命令被内部地產生作為第二内部命令時，在時鐘非同 步操作中之S己憶體控制電路依序執行相當於此復新命令 與第一内部命令之控制操作。當内部操作週期最後趕上 卜部操作週期時，§己憶體控制電路再次經由時鐘同步操 作執行供第一内部命令用之控制操作。 在另一較佳實施例中，積體電路裝置更包含產生與 外部時鐘信號同步之第一内部時鐘信號及快於該外部時 鐘仏號之第二内部時鐘信號之内部時鐘產生電路。此内 部電路在正常狀態期間執行相當於與第一内部時鐘信號 同步之第一内部命令之内部操作，並於第二内部命令產 生時，執行相當於第一内部命令之内部操作與相當於與 第二内部時鐘信號同步之第二内部命令之内部操作。 本發明之第一態樣可被應用於非同步記憶體電路。 在此情形中，記憶體電路之規格定義最小外部命令週 期，據此，外部命令被允許施用。且記憶體控制器具有 小於該最小外部命令週期之内部操作週期。記憶體控制 電路在正常狀態期間響應於該外部命令執行一内部操 -7- 588351 A7 五、發明說明（ 經濟部智慧財產局員工消費合作社印製 作，並根據此内部操作週期連續執行内部操作。 本發明之第二態樣為時鐘同步積體電路裝置，對每 Μ個外部操作週期（Mg2)而言，其具有N個内部操作週 期，此處N大於M(M<N<2M)。就Μ個外部操作週期而 言，被指定之Μ個内部操作週期最多相當於1^個外部命 令，且至少有一相當於一内部命令而非外部命令之内部 操作週期被指定。即，藉由使内部操作週期逐漸短於外 部操作週期，即有可能執行可能發生於由Μ個外部操作 週期組成之擴張操作週期之内部命令。 在上述第二態樣之一更佳實施例中，其可應用至需 要復新操作之記憶體電路。在此情形中，當復新命令在 由Μ個操作週期組成之擴張操作週期期間内内部地產生 時’（Ν-Μ)個内部操作週期被用以執行復新操作。此等 (Ν-Μ)個週期為擴張操作週期期間内部操作週期ν之數 目與外部操作週期Μ之數目的差。然而，藉由將等待時 間由外部命令之輸入保持至輸出至數個時鐘週期之讀取 資料’其可連續輸出讀取資料至相當於連續外部命令之 外部記憶體控制器。 在上述較佳實施例之記憶體電路中，其設有内部時 鐘產生電路，其可在由Μ個外部時鐘週期組成之擴張操 作週期期間產生内部時鐘產生Ν個内部時鐘電路。一外 部命令與外部時鐘信號同步（或在等待一指定相位差後） 被輸入’且内部命令係與内部時鐘信號同步被產生 取資料係由與延遲内部時鐘信號同步之記憶體磁心 讀 輸 ^ ^--------t---------------1--- (請先閱讀背面之注意事項再填寫本頁) . -8- -1· ^1 ·1 ^1 ·1 1 ·1 ϋ ϋ - ^紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐 588351 A7 B7 五、發明說明（$ 出，且係由與外部時鐘信號同步之資料輸出端子輸出。 類似地，寫入資料係由與外部時鐘信號同步之資料輸入 端子輸入，且係被輸入至與内部時鐘信號同步之記憶體 磁心。因此，外部時鐘信號與内部時鐘信號間之相位差 可被命令與資料輸入/輸出電路單元所吸收。 在上述第二態樣之另一較佳實施例中，其應用類似 於需要復新操作之記憶體電路。在此情形中，在由個 操作週期組成之擴張操作週期期間，當復新命令被内部 地產生時，（N-M)個内部操作週期被用以執行復新操作。 詳言之，復新操作可被分割為數個内部操作週期而執 行。如此一來由外部命令之輸入至讀取資料之輪出間之 等待時間（存取時間）可被縮短，並可確保高速操作。 在另一較佳實施例中，當復新操作被分割為與字組 線驅動有關之操作及與寫入記憶體晶胞有關之操作時， 及當復新操作（列位址）期間之復新位址與後續讀取或 寫入操作（列位址）之位址重合時，在復新操作之第一 半之期間内被讀出並保持之資料被作為供後續讀取或寫 入操作之讀出資料用。如此_來，即使記憶體晶胞中之 資料在復新操作之第一半期間被破壞，對於後續操作將 沒有阻礙❹ 本發明之第三態樣之特徵在於，當在上述第二態樣 中控制外部命令之輸入之外部時鐘信號具有㈣部操作 週期短之週期時，第二内部操作週期根據與外部時鐘信 號同步輸入之外部命令被產生。因此，當第三態樣被應 ----I-------I— ^ -II (請先閱讀背面之注意事項再填寫本頁) 士0· i線·
588351 A7
用於記憶體電路時，復新命令產生電路根據外部命人之 輸入狀態產生復新命令。 藉由此第三態樣，即使在裝設於高速時鐘系統之積 體電路裝置或記憶體電路之情形下，第二内部操作週期 可自律地產生與執行。 第1圖為傳統記憶體電路之組態圖； 第2圖為本發明之第一實施例之記憶體電路之整體 組態圖； 第3圖顯示時鐘同步操作與時鐘非同步操作； 第4圖顯示記憶體控制電路14之組態釋例； 第5圖顯示當復新命令產生時，由時鐘同步操作傳 送至時鐘非同步操作之時序圖； 第6圖顯示第一實施例中之時鐘同步操作與時鐘非 同步操作之時序圖； 第7圖顯示外部時鐘較慢之情形時之時鐘同步操作 與時鐘非同步操作之時序；圖 第8圖顯示仍為一外部時鐘較慢之情形時之時鐘同 步操作與時鐘非同步操作之時序圖； 第9圓顯示内部操作週期為外部時鐘clki週期之 兩倍長之情形之時鐘同步操作與時鐘非同步操作之時序 團， 第10圖為本發明之第二實施例之記憶體電路之組 態圖； 第11圖為第二實施例之記憶體電路之操作時序 -10- 本紙張尺錢时_家標準（CNS)A4規格（210 X 297公g ) (請先閱讀背面之注意事項再填寫本頁) · 經濟部智慧財產局員工消費合作社印製 < 588351 五、發明說明（ 圖 第12圖為讀取命令與寫入命令混合之情形下之操 作時序圖； 第13圖為時鐘產生電路之電路圖； 第14圖為時鐘產生電路之操作時序圖； 第15圖顯示復新命令產生電路及其操作時序圈； 第16圖為本發明之第三實施例之記憶體電路之組 態圖； 第17圖解釋第三實施例之復新操作； 第18圖解釋第三實施例之復新操作； 第19圖為第三實施例之操作時序圓； 第20圖顯示應用至第三實施例之時鐘產生電路； 第21圖為時鐘產生電路之操作時序圖； 第22圖顯示應用至第三實施例之復新命令產生電 路及其操作時序圖； 第23圖顯示在電源切斷狀態時之復新命令產生電 路及其操作時序圖； 第24圖顯示本發明之第四實施例之記憶體電路； 第25圖為第四實施例之操作時序圖 第26圖為第四實施例之操作時序圖 第27圖為第四實施例之操作時序圖 第28圖為第四實施例之操作時序圖 第29圖顯示應用至第四實施例之時鐘產生電路； 第30圖為第29圖之時鐘產生電路之操作時序圖； -11- 泰紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -----•裝·--II---t· — —---1!^ ί靖先閱讀背面之注意事項再填寫本頁) 588351
經濟部智慧財產局員工消費合作社印製 第31圖為應用至第四實施例之另一時鐘產生電 路； 第32圖為第31圖之時鐘產生電路之操作時序圖； 第33圖顯示應用至第四實施例之復新命令產生電 路及其操作； 第34圖顯示第四實施例之另一命令暫存器電路； 第35圖為使用第34圖之命令暫存器電路之情形時 之記憶體電路操作時序圖； 第36圖為使用第34圖之命令暫存器電路之情形時 之記憶體電路操作時序圖； 第37圖為使用第34圖之命令暫存器之情形時之時 鐘產生電路； 第38圖為第37圖之時鐘產生電路之操作時序圖； 第39圖為本發明之第五實施例之記憶體電路組態 圖； 第40圖顯示第39圖之信號流； 第41圖為第39圖之操作時序圖； 第42圖為第五實施例之另一命令暫存器電路； 第43圖顯示第42圖之信號流； 第44圖為第42圖之操作時序圖； 第45圖顯示應用另一時鐘產生電路之外部操作週 期與内部操作週期間之關係； 第46圖顯示另一時鐘產生電路；及 第47圖為供第46圖之時鐘產生電路用之操作時序 -12· (請先閱讀背面之注意事項再填寫本頁) ·____ 訂-— -線··-------I! 本紙張尺度適用中國國家標準（CNS)A4規格（2〗〇 χ 297公釐） 588351 鲁 五、發明說明（])〇 A7 B7 圖； 第48圖顯示根據第一實施例之修改所得之記憶體 電路； 第49圖為第48圖之修改之操作時序圖； 第5 0圖顯示根據第一實施例之另一修改所得之記 憶體電路； 第51圖顯示該修改之操作； 第52圖為一操作時序圖，其中在内部復新命令產 生前，正常操作狀態被傳送為較快操作狀態； 第53圖為根據目前之修改之緩慢操作模式與快速 操作模式之時序圖。 下文將參考附隨圖式說明本發明之實施例。然而， 此專實施例並非用以限制本發明之範圍。詳言之，下文 所敘述之實施例係用以解釋記憶體電路之釋例，但本發 明並未限於記憶體電路，且仍可應用至一般積體電路裝 置。 本發明之第一實施例 第2圖為本發明之第一實施例之記憶體電路之整體 組態圖。與第1圖相同之元件被標以相同之標號。由外 部所施用之外部時鐘信號CLK被輸入至時鐘緩衝器10， 且與時鐘信號CLK同步但有一輕微相位位移之内部時鐘 信號CLK1被產生。此内部時鐘信號CLK1被施用至未顯 示之電路，包括有一命令解碼器暫存器11、位址緩衝 器暫存器12、資料輸入/輸出緩衝器暫存器13、記憶 -13-
--------------^--- (請先閱讀背面之注意事項再填寫本頁) · · ;線· -n I* I < 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 588351 A7 五、發明說明（1)1 體控制電路14、及復新命令產生電路20，添加至與時 鐘同步之操作中。時鐘啟動信號CKE為指示正常狀態與 電源切斷狀態之信號。 在第一實施例之記憶體電路中，命令解碼器暫存器 11接收與時鐘信號CLK1同步之命令CMD，產生讀取命 令RD或寫入命令WR，並將其施用至記憶體控制電路14。 復新命令產生電路20響應於產生於内部復新計時器21 之固定復新週期之復新計時器信號REFTM而產生復新命 令REF。相較於傳統釋例，無論其為正常狀態或電源切 斷狀態，復新命令產生電路20響應於復新計時器信號 REFTM，並產生復新命令REF。 記憶體控制電路14 一般根據内部rd或WR命令經 由時鐘同步操作執行讀取控制操作或寫入控制操作。當 復新命令REF產生時，記憶體控制電路14經由時鐘非 同步操作執行復新控制操作或後續内部控制命令操作。 控制電路14執行相當於施用至記憶體磁心15信號之命 令之諸如字組線驅動信號、感應放大器致動信號、行選 擇信號、及預先充電信號等控制操作。 因此，當一操作週期結束時，記憶體控制電路i 4 產生命令接收信號CMDEN以接收下一命令❶在發出命令 接收信號CMDEN後，當内部命令RE、WR、或REF被接 收時，重置信號RST1被施用至命令解碼器暫存器u、 重置信號RST2被施用至復新命令產生電路2〇、且各別 内部命令被重置。 -14· 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) t 訂---------線 經濟部智慧財產局員工消費合作社印製 娜351
經濟部智慧財產局員工消費合作社印制π 五、發明說明（色 第3圖所顯示者為時鐘同步操作與時鐘非同步操 作。第3A圖解釋時鐘同步操作。命令RD、及由與 時鐘信號CLK1同步之命令暫存器丨丨而輸入、產生、並 保持。圮憶體控制電路14在命令接收信號CMDEN為η 準位時接收由命令暫存器u所保持之内部命令RD與 WR。而後，相當於内部命令之控制操作被執行。 記憶體磁心15具有記憶體晶胞陣列；此記憶體晶 胞陣列之最小操作週期係由字組線升起ta、位元線放 大tb、字組線掉落tc、及位元線預先充電比所組成。 該等信號構成記憶體晶胞陣列操作時間間隔tmca。 在正常同步DRAM中，考慮因為生產程序與其他因 素所引起之散射，即使當記憶體晶胞陣列操作時間間隔 tmca係重複與時鐘信號CLK1同步時，在記憶體晶胞陣 列操作時間間隔間將有一命令等待時間t 1。因此，如 第3A圖所示，即使當記憶體晶胞陣列操作間隔tmca已 結束並產生命令接收信號CMDEN時，新的命令必需等待 命令等待時間11經過後才可被輸入。在新的命令被輸 入後，内部命令被記憶體控制電路14接收，並開始對 應控制操作。因此，記憶體晶胞陣列操作時間間隔tmca 係重複與時鐘信號CLK1同步。 其次’第3B圖顯示時鐘非同步操作。命令rd、WR 不是被保持與時鐘信號CLK1同步就是與未顯示之非同 步產生之復新命令REF同步。當記憶體晶胞陣列操作時 間間隔tmca結束時，内部命令rd、WR、REF已準備被 -15- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） — — — — — — — — — — — ·1111111 ^ · I I--I I I I (請先閱讀背面之注意事項再填寫本頁) 588351 A7
經濟部智慧財產局員工消費合作社印製 產生，且因此δ己憶體控制電路1 4響應於命令接收信號 CMDEN而接收内部命令，並開始其對應記憶體晶胞陣列 操作時間間隔。因此，在此情形中，沒有命令等待時間 ti存在於記憶體晶胞陣列操作時間間隔tmca間，且記 憶體晶胞陣列操作係以最小操作週期重複。 當實施時鐘非同步操作時，並未有命令存於等待時 間tl,且因此即使記憶體陣列操作開始於落後時鐘信 號CLK1之相位，藉由執行數個具有最小操作週期之命 令，記憶體晶胞陣列操作可逐漸地趕上時鐘信號CLK1 之相位。 因此，時鐘同步操作為正常操作，且時鐘非同步操 作相當於高速操作。在正常操作與高速操作間之切換可 藉由命令暫存器11所保持之内部命令之邏輯AND與在 操作時間間隔完成時所產生之命令接收信號CMDEN而輕 易實施。即，若命令接收信號CMDEN較早產生，記憶體 晶胞陣列操作時間間隔係根據後續與時鐘信號同步產生 之内部命令而開始。因此，在此情形下，即為第3A圊 之時鐘同步操作（正常操作）β另一方面，若内部命令較 CMDEN更早存在，記憶體晶胞陣列操作時間間隔響應於 後續產生之命令接收信號CMDEN而開始，無需等待時間 tl。在此情形中，即為第3A圖之時鐘非同步操作（高速 操作）。 當記憶體晶胞陣列響應於一命令而開始操作時，命 令接收信號CMDEN被重置，且命令暫存器u内之内部 本紙張尺度刺t關家標丰（UNSM4規格（2】〇 X 297公爱）
--------^--------- (請先閱讀背面之注意事項再填寫本頁) -16- 經濟部智慧財產局員工消費合作社印製 588351 B7 五、發明說明（私 命令被重置。復新命令產生電路2〇之復新命令亦被重 置。 第4圖顯示記憶體控制電路14之組態示例。記憶 體控制電路14具有施用各種控制信號0至記憶體磁心 15之控制信號產生電路24,及内部命令輸入緩衝器25、 26、及27。控制信號包括可驅動字組線之字組線驅動 信號4 WL、可驅動位元線對與感應放大器間之位元線傳 送器閘之位元線傳送器閘信號0BTR、可啟動感應放大 器之啟動信號0 LE、行閘驅動信號0 CL、及預先充電信 號 0 PRE。 記憶體控制電路14亦具有可在輸入脈衝之掉落邊 緣產生脈衝之脈衝產生電路28、30、32、及33，及產 生命令接收信號CMDEN之正反器FF。舉例而言，内部 命令RD、WR、與REF在不活動狀態時為L準位，而在 活動狀態時則為Η準位。 第5圖顯示在產生由時鐘同步操作至時鐘非同步操 作之傳送時，當復新命令被產生時之時序圖。記憶體晶 胞陣列重複與時鐘同步化之正常操作，直至時鐘信號 CLK1之生升邊緣C1為止。因此，在時鐘上升邊緣C1 前，命令接收信號CMDEN被產生。其亦被假設為在時鐘 上升邊緣C1前，復新計時器REFTM被產生。 當復新計時器信號REFTM在操作週期1前被產生 時’復新命令產生電路20在後續時鐘信號之上升邊緣 C1延遲一指定時間長度後產生復新命令rEF。如此一 -17- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） I -裝-------—訂-------線 (請先閱讀背面之注意事項再填寫本頁) 588351 A7
經濟部智慧財產局員工消費合作社印製 來’相當於外部命令之内部命令RD(A〇)被給予在先， 且其内部操作週期可被執行。 由於命令接收信號CMDEN已被接收，產生於上升邊 緣C1之内部命令RD(A0)(讀取命令）被輸入至與時鐘信 號CLK1同步之記憶體控制電路14之命令輸入緩衝器 25。而後，各種控制信號被控制信號產生電路24產生 以供讀取操作用，且週期1由領先邊緣C1開始。在週 期1中，字組線驅動信號0WL、感應放大器啟動信號0 LE、行選擇彳§號0 CL、及其他信號被產生，且最後預先 充電信號0 PRE被產生。當預先充電時間間隔結束時， 正反器FF產生命令接收信號CMDEN。當供内部命令RD( A〇 ) 用之操作開始時，命令被重置信號RST1重置。 此時，復新命令REF已被產生，因此命令輸入緩衝 器27響應於命令接收信號CMDEN輸入REF命令，且控 制信號產生電路24產生各種相當於復新操作之控制信 號0。事實上，復新操作與讀取操作相同。當REF命令 被輸入時，重置信號RESET被產生，且命令接收信號 CMDEN變為L準位。與此同時，重置信號RST2被產生， 且復新命令REF被重置。因此，相當於復新命令之週期 2之操作開始於時鐘上升邊緣C2之前，無需介入等待 時間tl。即，發生時鐘非同步操作。 當復新操作結束時，命令接收信號CMDEN再次被產 生。此時，内部命令RD(A1)已被保持於與時鐘邊緣C2 同步之命令暫存器11。因此，響應於命令接收信 本紙張尺度適用中國國家標準（CNS)A4規格⑵G X 297公爱）
-I* (請先閱讀背面之注意事項再填寫本頁) i^i ϋ · ---訂---------線 ------:1.:11 -18- 588351 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（鉍 CMDEN，内部命令RD(A1)被輸入至命令輸入緩衝器25, 且下一週期3之操作開始。此操作亦為時鐘非同步操 作。 而後’與時鐘邊緣同步產生之内部命令經由順序時 鐘非同步操作而類似地被執行。時鐘非同步操作為無需 等待時間之高速操作，因此内部操作週期可逐漸地趕上 時鐘CLK1週期，且命令接收信號CMDEN前移至時鐘Clki 上升邊緣之相位。因此，内部操作週期變為與時鐘信號 CLK1同步之時鐘同步操作，並具有等待時間tl於其間。 第6圖為顯示第一實施例之時鐘同步操作與時鐘非 同步操作（高速操作）之時序圓。第6圖顯示經過更多操 作週期之第5圖之操作。外部命令CMD與時鐘信號CLK1 同步被施用，且内部命令被命令暫存器U所保持。在 第6圖之例中，讀取命令rd被持續地施用。 初始地，内部操作週期RD0-2被與時鐘信號CLK1 同步執行。在内部操作週期RD1之時間内，當復新計時 器產生復新計時器信號REFTM時，内部復新命令REF在 一固定延遲後被輸出。當内部操作週期RD2結束時，内 部操作週期根據現有復新命令REF而開始。而後，其產 生至時鐘非同步操作之轉換，且内部操作週期RD3至rd7 為高速操作。當内部操作週期逐漸趕上時鐘CLn週期 時，内部操作週期RD8與後續週期再次變為時鐘同步操 作。 ' 即’響應於連續輸人讀取命令’當必要復新操 ---------!-裝----— II 訂----— II 線 (請先閱讀背面之注意事項再填寫本頁) -19- 588351
五、發明說明（办 期被中斷時，全體皆被輸入並保持，且被保持之讀取命 令經由時鐘非同步高速操作被執行。因此，讀取資料被 連續輸出至資料輸出端點DQ，且記憶體控制器並未瞭 解内部復新操作；其表現為實施正常連續讀取。 第7圖為顯示較慢外部時鐘之情形時之時鐘同步操 作與時鐘非同步操作（高速操作）。在此情形下，内部高 速操作（時鐘非同步操作）週期較時鐘CLK1週期縮短許 多。因此’時鐘非同步操作由復新命令REF產生後之復 新操作週期REF開始；但此高速操作持續至下一讀取操 作週期RD3，其後發生時鐘同步操作。即，在復新操作 執行後，時間間隔被縮短直至間隔操作週期趕上時鐘 CLK1週期。 第8圖顯示者仍為一較慢外部時鐘之情形時之時鐘 同步操作與時鐘非同步操作（高速操作）。在此情形下， 在第三讀取操作週期RD後，復新操作係時鐘非同步地 實施；但此復新操作在下一時鐘CLK1上升邊緣前完成， 且由下一璜取操作週期開始，操作返回至時鐘同步操 作。 在第6、7、及8圖之所有情形中，内部電路係被 控制使得讀取資料在外部命令輸入兩個時鐘週期後被輸 出至=貝料輸出端點DQ，因此即使在正常操作期間，當 連續命令在處理期間被復新操作中斷時，讀取資料可被 連續地輸出，沒有問題。 第9圖為顯示内部操作週期為外部時鐘clk 1週期 -20- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 一 % _ I ·---- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印制π 訂---------線··______-___.____________ 五、發明說明（兔 之兩倍之情形時的時鐘同步操作與時鐘非同步操作（高 速操作）時序圖。此為具有記憶體裝置之系統時鐘CLK1 為快速之情形的釋例，且與此相較，在裝置内之操作較 為緩k。在此情形中，由外部連續施用使外部時鐘 同步之命令是不被允許的。因此，與單數或雙數時鐘上 升邊緣同步輸入之外部命令速度最快。即使在如第g圖 所示之情形，介於内步操作週期間之等待時間u可被 利用，類似於第6圖之情形，使得復新操作週期可被插 入。然而，在第9圖之情形中，讀取資料在外部命令輸 入四個週期之後被輸入至資料輸出端點DQ。 在命令已與單數時鐘週期同步輸入後，命令與雙數 時鐘週期同步被施用之情形亦有可能發生。然而，即使 在此種情形，命令並未與連續時鐘週期同步施用。因此， 在此情形中，在命令間存在有兩個時鐘週期，且插入内 部復新操作週期並未有阻礙。 經濟部智慧財產局員工消費合作社印製 在上述第一實施例中，舉例而言，復新計時器信號 REFTM之頻率為低於時鐘信號CLK約兩階大小。因此， 對數百個時鐘週期CLK而言，復新計時器信號reFTM被 產生一次或多次。因此，對數百個外部操作週期而言， 存有復新命令被加入數百個週期之内部操作週期。並無 需要將所有外部操作週期分配兩種内部操作週期，正常 内部操作週期與復新操作週期，且高速操作被確保於正 常操作内。 本發明之第二實施例 •21- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 588351 A7 B7 五、發明說明（偽 本發明之第二實施例為-記億體電路，其係經由短 於外独作仙之”操作執行命令。在需要復新 操作之記憶體電路中，對每_外部操作週期而言脱 2)，記憶體控制電路具有_内部操作週期，此處n大 於_<N⑽。外部命令係與外部操作週期同步被輸 入。讀取資料輸出與寫人資料輸人亦與外部操作週期同 步實施。然而’N個内部操作週期具有執行相當於外部 操作週期之外部命令之第—内部操作週期與執行復新 命令之第二内部操作週期。當復新命令被内部地發出 時’上述第三内部操作週期被用以實施復新操作。 訂 因此’第二實施例之記憶體電路在由Μ個外部操作 週期組成之擴張操作週期内產生_内部操作週期，此 處Ν大於Μ，且藉由使用（Ν_Μ)個内部操作週期，執行 相當於内部自動產生的復新命令之復新操作。然而，命 令與寫入資料被與外部操作週期同步被輪入，且讀取資 料與外部操作週期同步被輸出，因此對記㈣控制器而 言，記憶想電路係與外部操作週期(Sj步操作。藉由採用 有一指定讀取等待時間之Ν個内部操作週期，讀取資料 亦可響應於連續輸入讀取命令而與外部操作週期同步連 續輸出’此處Ν大於Μ—或數個週期。 在下述實施例中，將解釋Μ=7且Ν=8之情形。 第10圖為本發明之第二實施例之記憶體電路組態 圖。與第2圖相同之元件被標以相同之標號。第丨丨圖 為一操作時序圖。與第2圖相較，第1〇圖之記憶體電 本紙張尺度適用中國國家標準（CNS)Α4規格（UOx 297公爱 -22- 五、發明說明（勿 路之差異在於其設有由外部時鐘ECLK產生之時鐘信號 ECLK1之時鐘產生電路35，及控制内部操作週期之内部 時鐘信號ICLK1至ICLK3與REF-CLK。如第U圖所示， 内部時鐘ICLK定義供每七個外部操作週期用而發生之 八個内部操作週期。因此，内部時鐘週期期間逐漸短於 外部時鐘週期期間。 在由上述時鐘產生電路35所產生之時鐘信號間， 外部時鐘仏號ECLK1被與外部時鐘信號ECLK同步化， 且控制命令、位址、與資料之輸入與輸出時序。内部時 鐘信號ICLK1控制内部操作週期之開始以執行外部命 令。内部時鐘信號ICLK2遲於上述時鐘信號ICLK1，且 輸出由記憶體磁心所讀取之資料至資料匯流排BD2。輸 出鎖存時鐘ICLK3接收資料匯流排DB2之資料輸出至資 料輸入/輸出電路13之輸出暫存器134。復新時鐘信 號REF-CLK控制復新内部操作週期。 經濟部智慧財產局員工消費合作社印製 因此，在第10圖之記憶體電路中，外部命令CMD 被輸入至命令解碼器11A且外部位址被輸入至位址緩衝 器12A，兩者皆係與時鐘信號ECLK1同步。在資料輸入 /輸出緩衝器13中，讀取資料由輸出緩衝器133與時 鐘信號ECLK1同步被輸出且寫入資料與時鐘信號eclKI 同步被輸入至輸入緩衝器131。 命令暫存器11B與位址暫存器12B與内部時鐘信號 ICLK1同步施用命令RD、WR、與外部位址EAdd至記憶 體控制電路14及記憶體磁心15。類似地，讀取資料由 -23- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 588351 A7
經濟部智慧財產局員工消費合作社印製 記憶體磁心與内部時鐘信號ICLK2同步被輸出至感應緩 衝器，且資料匯流排内之讀取資料藉由與輸出鎖存時鐘 ICLK3同步之暫存器134被鎖存。寫入資料被與内部^ 鐘信號ICLK1同步之暫存器132鎖存。因此，暫存器 11B、12B、134、及132吸收外部時鐘信號與内部時鐘 信號間之相位位移，且根據内部操作週期鎖存與傳送對 應信號。 第11圖之時序圖顯示當外部命令，即讀取命令 Read-Ο至Read-12與外部時鐘ECLK同步被施用之情 形。由七個外部時鐘週期而組成之週期被稱為擴= 操作週期。在此擴張操作週期中，七個内部時鐘週期 ICLK1與一復新時鐘週期REF_CLK被產生。 首先，與外部時鐘信號ECLK1同步之外部命令被輸 入至命令解碼器11A且外部位址亦被輸入至位址緩衝器 12A。第一讀取命令Read—〇係藉由與内部時鐘信號iclki 同步之暫存器11B而被鎖存，且被施用至記憶趙控制電 路14。而後，讀取操作週期與内部時鐘信號Ιακι同 步被執行。由記憶體磁心15讀取之讀取資料藉由與内 部時鐘信號ICLK2同步之感應緩衝器SB被輸出至資料 匯流排DB2，且被與輸出鎖存時鐘ICU3同步之輸出暫 存器134鎖存。最後，由外部時鐘信號Εακ同步之輸 出緩衝器133而來之讀取資料被輸出至輸出端點㈧。 在第11圖所示之釋例中，由第一讀取命令Read_〇之輸 入至讀取資料Q〇之輸出間之等待時間為兩個外部 本紙張尺度綱中關家標準（CNS)A4規格⑵〇 X 297公爱"7
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588351 五、發明說明（龙 週期。 在第11圖之釋例中，擴張操作週期内之第二内部 操作週期被分配為復新操作週期。因此，復新時鐘信號 REF-CLK被產生作為第二内部時鐘信號。復新命令產生 電路20響應於由復新計時器21於每一復新週期所產生 之復新計時器信號REFTM產生與復新時鐘信號ref_clk 同步之復新命令REF。因此，當復新計時器信號被產生 時，復新操作在擴張操作週期内之第二内部操作週期被 執行。在復新操作中，選擇器18選擇復新位址計數器 17之復新位址RAdd並將其施用至列解碼器RDEC。當復 新操作被執行時，復新位址計數器17被增加。若未產 生復新計時器信號，在第二内部操作週期内將不執行操 作。在第二至第八内部操作週期，相當於剩餘六個讀取 命令之讀取操作，Read-1至Read-6被執行。 因此，與外部操作週期（外部時鐘ECLK之週期）相 比，插入復新操作後之内部操作週期被延遲許多；但因 為每一内部操作週期短於外部時鐘週期八分之一，内部 操作週期逐漸地接近外部時鐘週期，且最後在擴張操作 週期之終點趕上外部時鐘週期。 第12圖為讀取命令與寫入命令混合之情形之操作 時序圖。此情形亦類似於第11圖所示之情形，每七個 外部時鐘週期存有八個内部操作週期。寫入資料與外部 時鐘ECLK1同步被輸入，且寫入操作與内部操作週期同 步被執行。因為讀取等待時間為2，下一寫入命令 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 11111 — — — — — — I· 111 — 1111 — — — — — — — I· (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 •25- 588351 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（为
Write-2在讀取命令Read-Ι後經過四個週期才被施用。 如此一來，輸入/輸出端點DB之讀取資料Q1與寫入資 料D2間之衝突可被避免。 第13圖為時鐘產生電路之電路圖。第14圖為其操 作時序圖。時鐘產生電路35輸入外部時鐘信號ECLK至 輸入緩衝器39，並經由脈波寬度調變電路40由上升邊 緣產生具有相當於三閘之脈波寬度。因此，此時鐘信號 ECLK1與外部時鐘EClk同步化，且在相位上有些許落 後。 脈波寬度調變電路40之輸出N1被施用至相位比較 器41之一輸入，且經由可變延遲元件D1至D8而被施 用至其餘輸入。響應於相位比較器41所檢測得之相位 差’延遲控制電路42輸出延遲控制電壓Vc，使得相位 差消失。每一可變延遲元件D1至D8之延遲時間係根據 此延遲控制電壓Vc而調整。 因此’由於可變延遲元件之輸出，即八個内部時鐘 信號N1至N8被產生時，具有將外部時鐘ECLK之一週 期分割為八個相等部份而產生之相位位移。此等内部時 鐘信號N1至N8係由多工器38根據位移暫存器37所輸 出之選擇信號S1至S8而被選擇，且被輸出做為内部時 鐘信號N10。位移暫存器37係因内部時鐘信號N10之 掉落邊緣而產生位移。連續產生之選擇信號S1至S8以 S1、S8、S7、…、S2之順序選擇内部時鐘信號N1至N8。 因此，内部時鐘信號N1〇為具有外部時鐘ECLK八分 (請先閱讀背面之注意事項再填寫本頁)
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經濟部智慧財產局員工消費合作社印製 後立刻被產生，且復新操作在記憶體磁心15被執行。 在此等復新操作中，相當於復新位址RAdd之字組線由 復新位址記數器被驅動，且讀取至位元線對之資料被感 應放大器SA放大並被重寫入記憶體晶胞。而後字組線 準位被降低，且預先充電操作被實施。 本發明之第三實施例 在第二實施例中，第二内部操作週期被分配為復新 操作週期。因此，相當於第一内部操作週期之讀取命令 之讀取存取時間（讀取等待時間），係如第u圖所示而 相對地長。此係因在第二内部操作週期前後之週期内之 讀取資料之輸出時序為連續與外部時鐘同步之故β 另一方面，在本發明之第三實施例中，在八個外部 操作週期間，有供外部命令執行之用之八個第一内部操 作週期，及兩個供實施復新操作用之第二内部操作週 期。供復新操作用之第二操作週期約為第一内部操作週 期長度的一半，且單一復新操作被分割為二個第二内部 操作。因此，與第二態樣相比，最糟讀取存取時間可被 縮短。 第16圖為本發明之第三實施例之記憶體電路組態 圖。其與第ίο圖之差異處包括兩個復新命令REF1與 REF2之產生，及比較復新位址RAdd與外部位址以如 並產生比較結果信號之比較器50之提供。此組態亦與 第10圖有異，即在記憶體磁心15中設有暫時保持記憶 體晶胞讀取資料之資料暫存器DRG，及設於晶胞陣列mca 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）
I 一·------- —訂------ (請先閱讀背面之注意事項再填寫本頁) I霧 線丨· -I ϋ ϋ ϋ 1 ϋ I -28· 經濟部智慧財產局員工消費合作社印製 588351 B7____ 五、發明說明（龛 内之位元線對（未顯示）間之傳送閘TRG，及資料暫存 器DRG。實質上與感應放大器SA為相同電路之資料暫 存器DRG放大並保持位元線對之電壓於復新操作週期之 第一半。除此之外，相同標號之元件之解釋如同前述， ^ 因此於此省略。 第17與18圖解釋第三實施例之復新操作。第i7A 圖顯示正常復新操作與讀取或寫入操作。在兩者情況之 任一中，列位址所選擇之字組線WL被驅動，且記憶體 晶胞内之資料被讀取至位元線對BL、/BL ;此係藉由感 應放大器SA加以放大，且在重寫後執行預先充電。 第17B圖顯示此實施例之復新操作。此態樣之復新 操作被分割為兩個復新操作週期REF 1、REF2，且被執 行。在初始復新步驟1 ,字組線被驅動且供復新用之記 憶體晶胞被選擇，且此資料經由位元線對與傳送閘Trg 而被傳送至資料暫存器DRG。資料暫存器DRG實質上係 | 與感應放大器相同之電路，可放大位元線對上之電壓， 並保持此資料。而後，在復新步驟2，供復新用之記憶 體晶胞再次被選擇，且由資料暫存器所保持之資料經由 傳送閘被重寫入記憶體晶胞〃在此二復新步驟中，預先 • 充電皆於最後執行。詳言之，相當於外部命令之正常讀 取或寫入操作週期被插入於該二復新步驟間。 第18圖顯示本態樣之另一復新操作。藉由將復新 操作分割為兩個復新週期，在初始復新步驟丨中，供復 新用之記憶體晶胞之資料被破壞。在隨後數個内部操作 ~ _ -29· 本紙張尺度適iTiii·標準（CNS)A4規格⑵〇 χ 297公爱)---- — — — — — — — — — — — — — I I I I I I I 1111111 ^^ (請先閱讀背面之注意事項再填寫本頁) 588351 A7 B7 五、發明說明（为 週期之復新步驟2中，由資料暫存器而來之重寫被執 行；但若在此時間間隔期間内之正常内部操作週期中， 與復新記憶體晶胞相同之列位址被存取，讀取與寫入操 作無法正常地執行。 因此，如第18圖所示，當復新記憶體晶胞Aa之列 位址與後續正常内部操作之列位址Aa在内部操作週期 重合時’傳送閘TRG被導通，且資料暫存器DRG所保持 之資料被讀取，或相當於由讀取放大器WA而來之讀取 資料之資料被寫入資料暫存器DRG。因此，在此内部操 作週期中，其並非一直需要驅動字組線。 在後續復新步驟2中，字組線被驅動，傳送閘trg 再次被導通，且保持於資料暫存器DRG内之資料經由位 元線對被寫入記憶體晶胞。如此一來，讀取操作内之重 寫’與寫入操作内之重寫被執行。 因此，位址比較器50如第16圖所示被設置，且記 憶體控制電路14根據比較結果信號控制傳送閘trg之 導通與關閉。致動信號EN僅於初始命令REF 1與下一復 新命令REF2間之時間間隔内被輸出至此位址比較器 50，且在時間間隔期間内部復新位址RAdd與外部位址 EAdd被比較。 第19圖為供第三實施例用之操作時序圖。十個内 部操作週期被產生以供八個外部操作週期之用。在第二 與第七内部週期，復新操作週期被分割為二，Refl-a 與Ref2-a，且被執行。因此，復新操作週期在每四個 -30- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 丨^!--------訂------- ---線— ------------ 588351 A7 B7 五、發明說明（为 丨 經濟部智慧財產局員工消費合作社印製 正常操作週期後被執行以執行外部命令。此外，由於復 新操作被分割為二週期，個別復新操作週期結束於正常 内部操作週期之約一半處。因此，讀取命令Read — 〇之 存取時間與第1 1圖相較減短許多。此係因内部操作週 期Read-Ο後之復新操作週期Ref-a之時間被縮短，使 得即使由内部操作週期Rea(i-〇而來之輸出資料q〇與由 後續内部操作週期Read-Ι而來之輸出資料Q1變為連 續’輸出資料Q0無需延遲如此久。 如第19圖所示，對八個外部時鐘週期ECLk而言， 控制外部命令之執行之八個内部時鐘週期ICLK1及二復 新時鐘週期REF-CLK被產生。如此一來，十個内部操作 週期被產生。 第20圖顯示施用至第三態樣之時鐘產生電路35。 其元件標號與第13圖相同。第21圖為其操作時序圓。 與第13圖之時鐘產生電路相比，在第2〇圖之時鐘產生 電路中，位移暫存器37具有五階組態。位移暫存器37 所產生之選擇信號Sb S5、S4、S3、及S2被施用至多 工器38、且以N1、N8、N4、N3、及N2之順序被選擇做 為内邛時鐘k號N10。因此，對四個外部時鐘週期 ECLK 而言，五個内部時鐘週期N1〇被產生。 Μ--------^---------線 (請先閱讀背面之注意事項再填寫本頁) 具有時鐘仏號N8之時序之内部時鐘週期N1〇係由 NAND閘43所選擇，且復新時鐘信號㈣一clk被產生。 具有時鐘仏號N8之時序之内部時鐘週期_係由N〇R 閘44所移除，且開始内部操作週期之内部時鐘信號
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五、發明說明（% ICLK1被產生。内部時鐘信號ICLK1係被延遲元件D9 至D12所延遲，以變為另一内部時鐘信號ICLK2。在第 20圖中，產生輸出鎖存時鐘信號ICLK3之電路被忽略。 第22圖顯示施用至第三實施例之復新命令產生電 路，及其操作時序圖。與第15圖所顯示之施用至第二 實施例之復新命令產生電路相比較，第22圖之復新命 令產生電路具有正反器60、61、與62，並增加NAND閘 63。因此，藉由正反器46、47及NAND閘48，在復新 計時器信號REFTM被產生後，第一復新命令refI與下 一復新時鐘週期REF-CLK同步被產生。且經由使用正反 器60、6卜62、及NAND閘63，在復新計時器信號REFTM 被產生後，第二復新命令REF2與第二復新時鐘週期 REF-CLK同步被產生。且，藉由使用復新正反器64,在 第一復新命令REF1被產生後至第二復新命令REF2被產 生之時間間隔内，比較器致動信號EN被產生。在第二 復新命令REF2被產生後，計算信號UP經由延遲電路49 被產生。 在第10圖所示之第二實施例與第16圖所示之第三 實施例中，時鐘致動信號CKE係由外部施用。此時鐘致 動信號CKE為指示正常操作狀態與電源切斷狀態之信 號。即，當時鐘致動信號CKE為Η準位時，其狀態為正 常操作狀態（主動狀態）’且當其為L準位時，其狀態 為電源切斷狀態。在電源切斷狀態下，時鐘產生電路35 停止不同時鐘信號之產生。因此，外部時鐘信號CLK 1 •32- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) ---------訂---------線. 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 娜351 ^-----B7___ 五、發明說明（劝 所施用之命令、位址、與資料輸入/輸出電路停止外部 信號之輸入與輸出。詳言之，記憶體控制電路14亦停 、止相當於外部命令之操作。 第23圖顯示電源切斷狀態時之復新命令產生電路 及其操作時序圖。與第15圖之復新命令產生電路相較， NAND閘66與67被加入，且時鐘致動信號CKE被施用。 如該時序圖所示，在時鐘致動信號CKE為Η準位之 正常操作狀態，類似於第15圖，在復新計時器信號refTM 被產生後，復新命令REF與復新時鐘信號REF-CLK同步 被產生。另一方面，在時鐘致動信號CKE為L準位之電 源切斷狀態，當復新計時器信號REFTM被產生時，復新 命令REF被產生。此係因在電源切斷狀態，沒有復新時 鐘信號REF-CLK被產生之故。 本發明之第四實施例 在第二與第三實施例中，外部操作週期與外部時鐘 週期兩者相同。然而，安裝於與一快速時鐘信號同步化 之系統内之積體電路裝置與記憶體電路必須響應於具有 短於内部操作週期之高速外部時鐘而實施内部操作。在 • 此等情形中，外部操作週期之長度被調整為積體電路裝 - 置或記憶體電路之内部操作週期之長度。 本發明之第四實施例為施用至例如外部操作週期為 20ns之情形的記憶體電路，此處外部時鐘週期為1〇ns。 即，此記憶體電路可操作於具有50MHz之頻率的外部操 作週期’且其亦可被安裝於具有10 0MHz之頻率之時鐘 -33- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公楚) ------- ^--------^---------線 (請先閱讀背面之注意事項再填寫本頁) 588351 A7
週期之系統。在此種情形中，具有快速時鐘之系統操作 被限制於命令輸入間之兩個時鐘週期或更多時鐘週期， 以配合記憶體電路之操作週期。因此，即使為最快速的 命令輸入，其仍受限於與每一外部時鐘週期同步之外部 命令之輸入。外部命令被允許與單數外部時鐘邊緣或雙 數時鐘邊緣其中之一同步而被輸入。因此，在外部命令 被施用至單數時鐘邊緣後，當下一外部命令被施用於雙 數時鐘邊緣時，兩個外部時鐘週期必須被插入於其間。 第24圖顯示本發明之第四實施例之記憶體電路 圖。第25至28圖為第四實施例之操作時序圖。第25 圖顯示基本操作；第26圖顯示外部命令被輸入於外部 時鐘信號ECLK之相位"a〃側時之操作；第27圖顯示外 部命令被輸入於外部時鐘信號ECLK之相位,,b〃側時之 操作；且第28圖顯示外部命令被隨機輸入於外部時鐘 信號之相位"a"與"b〃側時之操作。 如此一來，在第四實施例中，在外部操作週期與内 部操作週期間存有兩種相位關係。即如第26與27圓所 不。因此，如第26圖所示，當外部命令被輸入於由七 個外。卩操作週期組成之擴張週期内所產生之八個内部操 作週期之外部命令被輸入於相位"a "側時，第二内部操 作週期被分配為復新操作。另一方面，如第圖所示， 當外部命令被輸入於八個内部操作週期之相位〃b〃側 時，第六個内部操作週期被分配為復新操作。另外，如 第28圖所示，當外部命令被隨機輸入時，供復新操 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 -IAV--------^--------- "Ί----------------1___ -34· 588351 A7
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五、發明說明（务 換器SW1與SW2同時被導通，且初始階段暫存器la與 lb之内部命令同時被傳送至較後階段暫存器2。外部命 令被輸入於相位"a〃與"b〃其中之一，使得内部命令仙 與WR其中之一被傳送至較後階段暫存器2且由控制電 路14執行。 在擴張週期之八個内部操作週期之第二内部操作週 期初始階段暫存器1 b之内容單獨被傳送至初始階段暫 存器2。類似地，在第六内部操作週期，初始階段暫存 器la之内容單獨被傳送。當較後階段暫存器2保持某 些内部命令RD或WR時，復新命令產生電路2〇停止復 新命令之產生；若内部命令1^與WR兩者皆未被保持， 復新命令之產生被允許。 上述操作之意義將欽述如下。在第二内部操作週 期，僅有初始階段暫存器lb被監視，且因此若外部命 令並未被輸入於外部時鐘信號1 b，此週期將被分配為 復新操作週期REF。此操作顯示於第26圖。在第六内 部操作週期，僅有初始階段暫存器丨a被監視，且因此 若外部命令並未被輸入於外部時鐘信號5a，此週期被 分配為復新操作週期REF。此操作顯示於第27圖。 即使一週期為正常内部操作週期，若外部命令並未 被連續輸入於外部時鐘ECLK之相位"a〃與〃 b"，較後階 奴暫存器2並未被保持内部命令，且因此該週期被分配 為復新操作週期。此操作顯示於第28圖。如第28圖所 示’當外部命令被隨機輸入於外部時鐘之相位,,a〃與〃 b" 36· ί請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 ._·--------訂---------線-參---------------- 本紙張尺錢財S㈣鮮（CNS)A4規格（210- 297公釐） A7
五、發明說明（叙 時’兩外部時鐘週期之時間間隔被要求於外部命令間， 且因此更多内部操作週期變為復新操作週期。 因此’内部操作週期根據外部命令之輸入狀態被分 配為復新操作週期。當復新計時器信號REFTM被產生 時，復新命令產生電路2Q在復新操作週期產生一復新 命令。 如第26、27、及28圖所示，供每七個外部操作週 期（一外部操作週期相當於兩個外部時鐘週期EClk)用 之八個内部時鐘週期ICLK1被產生。控制至資料匯流排 DB2之讀取資料輸出之第二内部時鐘信號ICLK2落後於 第一内部時鐘信號ICLK1，且係藉由排除復新操作週期 之時間的時鐘而產生。輸出鎖存時鐘ECLK-L係根據外 部命令輸入為相位"a〃或"b"而藉由增加對外部時鐘信 號ECLK其中之一之預設延遲而產生。因此，輸出鎖存 時鐘ECLK-L係與外部時鐘同步。在第26圖中，輸出鎖 存時鐘ECLK-L係藉由將外部時鐘ECLK延遲相位"a"而 產生；在第27圖中，其係藉由將外部時鐘ECLk延遲相 位"b〃而產生。在第28圖中，具有兩個相位之延遲外 部時鐘信號被混合。 回到第24圖，當外部命令被保持於初始階段暫存 器1 a與1 b其中之一時，外部位址由位址暫存器丨2C被 輸入。當寫入命令WR被保持於初始階段暫存器ia與lb 其中之一時，寫入資料係由資料暫存器135被輸入。在 此二情況之任一中，此表示外部位址與寫入資料被與有 -37- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ----------— I— ------II ^- — — — — — 1 — (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 588351 A7 五、發明說明（知 效外部時鐘同步被輸入。 第29圖顯示應用至第四實施例之時鐘產生電路。 第30圖為其操作時序圖。類似於第13圖之時鐘產生電 路，其設有八階段位移暫存器37、多工器38、相位比 較電路41、延遲控制電路42、及由可變延遲元件D1至 D8組成之DLL電路。與第13圖所釋之例之不同處包括 初始階段暫存器控制時鐘信號ECLK1_a與卜1)係頻率分 割器70由外部時鐘信號ECLk所產生；當讀取命令 被產生時’第二内部時鐘信號ICLK2由NAND閘71產生； 及當讀取命令RD1(a)與RDl(b)被產生於初始階段命令 暫存器之輸出時，輸出鎖存時鐘ECLK-L係藉由頻率分 割外部時鐘之時序而被延遲產生。而且，切換信號Dis_a 與b係以位移暫存器階段2、6之時序而產生。 第30圖之操作時序圖顯示外部命令被輸入於外部 時鐘ECLK週期la、2a、3a、4b、及6a之情況。此處， 内部操作週期2與6為復新操作週期。第二内部時鐘信 號ICLK2係響應於讀取命令RD而被產生，並產生輸出 鎖存時鐘ECLK-L。當讀取命令RD並未發生時，控制由 記憶體磁心而來之讀取資料輸出之第二内部時鐘信號 ICLK2並未被產生。輸出鎖存時鐘ECLK_L係根據命令 暫存器1内讀取命令[^丨之出現或缺席而被產生，並由 頻率分割外部時鐘信號ECLK 1 -a與1 -b而被延遲。 第31圖顯示另一時鐘產生電路，相較於第29圖之 時鐘產生電路，此時鐘產生電路增加有切換器swu與 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 • I--------^---------線 ----------
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、發明說明（免 經濟部智慧財產局員工消費合作社印製 SW12,切換器SW11根據位移暫存器37之選擇信號SR3、 4選擇時鐘N2、3、與4其中之一，且切換器SW12根據 選擇信號SR7、8選擇時鐘信號N6、7、及8其中之一。 第32圖為第31圖之時鐘產生電路之操作時序圖。 如第31與32圖所示，當位移暫存器37之選擇信號SR3 為H準位時’切換器SW11選擇時鐘M2,當選擇信號SR4 為Η準位時，選擇時鐘N4，除此之外則選擇時鐘N3。 因此，輸出鎖存時鐘ECLK-L(la)之相位超前些許，且 内部時鐘10^2(1)、£(：1^-以18)、及1(：1^2(2)被產生 而無重叠’如第32圖所示。類似地，輸出鎖存時鐘 ECLK-L(2a)落後些許，且被產生於内部時鐘ICLK2(3) 之產生後。如此一來，讀取資料由記憶體磁心被輸出至 資料匯流排DB2，且輸出暫存器134之鎖存用之操作範 圍可被增加。切換器SW12之組態與操作類似。即，當 SR7=H時，切換器SW12選擇時鐘N6，當SR8=H時，選 擇時鐘N8，除此之外則選擇時鐘N7。 第33圖顯示應用至第四實施例之復新命令產生電 路及其操作。此組態不同於第23圖所顯示之復新命令 產生電路之處在於復新時鐘REF-CLK係響應於内部讀取 命令RD與寫入命令WR而被產生。即，控制内部操作週 期之開始之内部時鐘信號ICLK1在被施用至NAND閘81 前通過微小延遲電路82«若内部操作命令rd與WR由 較後階段命令暫存器2被輸出，復新時鐘REF-CLK之產 生將被NOR閘80所禁止。另一方面，若内部操作命令 -39- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -----I--I---裝-------—訂！ I ·線 (請先閱讀背面之注意事項再填寫本頁)
I 588351 A7 _B7 _____ 五、發明說明（t! RD與WR由較後階段命令暫存器2被輸出，復新時鐘 REF-CLK之產生將被NOR閘80所允許。 因此，當在正常操作狀態（CKE=H)時，在復新計時 器信號REFTM被產生後，若復新時鐘REF-CLK被產生， 則復新命令REF被產生，且計算信號UP被產生。另一 方面，在電源切斷模式（CKE=L)中，若復新計時器信號 REFTM被產生，復新命令REF被立刻產生。 如上文所釋，藉由結合第24圖之命令暫存器iiB 與第33圖之復新命令產生電路，内部復新命令ref之 產生係根據外部命令之輸入狀態而被允許。 第34圖顯示應用至第四實施例之另一命令暫存器 電路。顯示於第24圖之命令暫存器ιΐβ設有兩個並聯 之初始階段命令暫存器，相當於外部時鐘Eclk之相 位"a 〃與"b"。在第34圖之電路釋例中，命令暫存器係 串聯設置（FF1、FF2、FF4、及FF5)以保持與外部時鐘 k號ECLK1之兩個相位同步之内部命令，且閘gi與 係設於切換器SWla與lb間。各別正反器FF3與FF6相 當於較後階段命令暫存器。 在第34圖之命令暫存器電路中，由命令解碼器 解碼產生之最近寫入命令與讀取命令係各自才皮與外部時 鐘同步產生之時鐘信號ECLK1 (未被頻率分割）同步之正 反器FF1與FF4鎖存。與先前外部時鐘週期Εακι同步 鎖存之命令係被與頻率分割内部時鐘ICLK1同步之正反 裔FF2與FF5鎖存。且，根據時鐘產生電路％所產生 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製
··------- — 訂---------線 ----------------------- 588351 五、發明說明（3矣 之選擇信號Dis，正反器FF1與FF2(Dis=L)之寫入命令 之邏輯積與先前階段正反器FFl(Dis=H)之寫入命令兩 者其中之一係藉由以閘Gl、G2、及G3構成之OR電路 而被較後階段正反器FF3所保持。讀取命令側之組態亦 相類似。位址捕捉信號Aen係由内部讀取命令RD1與内 部寫入命令WR1之邏輯積所產生，且資料捕捉信號Den 係由内部寫入命令WR1所產生。 第35與36圖為使用第34囷之命令暫存器電路之 情形之記憶體電路操作時序圖。第35圖顯示基本操作， 而第36圖顯示如同第28圖之情形，隨機施用外部命令 於時鐘相位"a〃與"b"之操作。 經濟部智慧財產局員工消費合作社印製 在第34圖之命令暫存器電路中，第一階段暫存器 具有串聯組態而非並聯組態。因此，如第35圖所示， 與連續外部時鐘週期ECLK1同步鎖存之讀取命令被排置 於正反器FF4與FF5。因此，讀取命令RD1與RD2之相 位順序為相位〃 a”、相位〃b",而相位"b"、相位,,a,，之 情形交替出現。因此，在第34圖中，在切換器⑽“與 ib間僅有初始階段正反器FF1與FF4之命令RD1與wri 係一直被較後階段正反器FF3與FF6所鎖存。即，切換 器信號Dis在第二與第六内部操作週期變為H準位，閘 G1與G3並未允許將正反器FF2與FF5之輸出傳送至吓3 與FF6。經由此組態，如第35圖所示，在第二内部操 作週期，相位ib側之命令被保持於較後階段正反器ff6 内，且在第六内部操作週期，相位5a側之命令被保持 297公釐） 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 -41- A7 ------— R? 五、發明說明（油 於較後階段。即，此操作之效果與第25圖相同。 在第36圖所不之外部命令係隨機輸入之情形中， 有效内部命令被保持於粗體框内，且内部操作週期卜 4、及7被分配作為復新操作週期。當外部命令被連續 輸入於外料鐘相位"a"時，㈣操作 2被分配作 為復新操作· ’如第26 @卿；當外部命令被連續 輸入於外部時鐘相位„b„時，内部操作週期6被分配作 為復新操作週期，如第27圖所示u分配復新操 作週期期間，復新計時器信號·ΤΜ被產生，則復新命 令REF被產生，且復新操作被執行。 第37圖顯示使用第34圖所示之命令暫存器之時鐘 產生電路。第38圖為其操作時序圊。相較於第29囷之 釋例，第37圖之時鐘產生電路之差異處在於選擇信號 Dis係由NOR閘85及較後階段反相器所產生，以作為 位移暫存器37之第二與第六週期之時序之邏輯積，且 其中當讀取命令RD1被產生時，輸出鎖存時鐘ECLK-L 係藉由延遲輸出時鐘ECLK1而產生。藉由對第34圖 之命令暫存器使用串聯電路組態，產生輸出鎖存時鐘 ECLK-L之電路可被簡化。此亦可被應用至第29圓之輸 出鎖存時鐘產生電路。如前所述，切換器信號[)丨5在第 一與第六内部操作週期變為Η準位，前階段正反器ff 1 與FF4之命令僅被送至後階段正反器FF3與FF6。 與第30圖相比，第38圖之操作時序囷中並未存有 頻率分割時鐘信號ECLKl-a與卜b，且將讀取命令保持 •42· 本紙張尺度適用中國國家標準（CNS)A4規格（210x297公釐） (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 1T---------線丨,------.---：----------- 588351 五、發明說明（40 於初始階段命令暫存器内之時間僅為-半長。第38圖 之外部命令結合與第3〇圖相同，且因此整體操作亦相 同即在復新操作週期REF期間内，内部時鐘ICLK2 並未產生，且輸出鎖存時鐘ECLK-L係根據讀取命令RD1 而於一固定延遲後被產生。 本發明之第五實施例 本發明之第五實施例為供以下情形使用之記憶體電 路，對外部操作週期而言，外部時鐘週期為1/3，即， 外部時鐘之頻率為内部時鐘之三倍。舉例而言，具有 30ns之外部操作週期之記憶體裝置可被安裝於具有 10ns之時鐘週期之系統。 經濟部智慧財產局員工消費合作社印製 第39圖為本發明之第五實施例之記憶體電路組態 圖。與顯示第四實施例之第24圖相比，在第39囷中， 命令暫存器11B之組態並不相同。在第39圖中，外部 時鐘ECLK具有三倍之頻率，且因此命令暫存器UB包 含三個並聯第一階段暫存器la、lb、及lc,與切換器 SWla、lb、及lc。因此，藉由外部時鐘ECLK之頻率分 割為1/3而得之時鐘信號ECLKl-a、b、及c控制第一 階段暫存器命令捕捉之時序。除此之外，其組態與第24 圖相同。 第40囷顯示第39圓之記憶體電路内之信號流程； 第41圖顯示外部命令係隨機具有相位〃a〃、，,b〃、及〃c" 而被輸入之情形之操作。此處擴張週期組成五個外部操 作週期，且在此擴張週期内，六個内部操作週期被產生。 -43- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公髮） 五、發明說明（41 及c之命令之邏輯和傳送至較後階段暫存器2之週期 與傳送具有改變於be、ea、ab等連續相位組合間之命 令之邏輯和之週期被交替產生。因此，如第4〇圖所示， 連只内°P令根據藉由將外部時鐘ECLK之頻率分割為 1/3 :得之三相時鐘ECL〇_a、b、* c而被保持於;令 暫存器lib之第—階段暫存器la、ib、及&内。㈣ 切換器swla、lb、及lc，將所有具有相位"a„、"b〃、 b〃、"c〃之命令之邏輯和在内部週期 在相位"a" 3 :被傳送’且在相位bc、ab、ca其中之一之命令的 I輯和在内部週期2、4、6被傳送。其亦可能連續產生 數個週期以傳送所有邏輯和，但因為空間限制之故，在 第40圖中僅顯示最短單一週期之情形。 如第40圖所示，在内部操作週期2中，具有相位 1 b、1 c之命令之邏輯和被傳送至較後階段暫存器。因 此，當外部命令與相位"a〃同步被輸入於最短週期時， 第二内部操作週期變為復新操作週期。類似地，當外部 命令與相位"b〃同步連續被輸入時，第六内部操作週期 變為復新週期。當外部命令被與相位"c"連續同步被輸 入時’第四内部操作週期變為復新週期。 第41圖顯示供外部命令被輸入具有相位la、2a、 3b、4b、5c之情形時之操作。有效内部命令被產生於 "p令暫存器之粗體框内。因此，内部操作週期2、6在 有效命令並未被產生於較後階段命令暫存器時變為復新 操作相容週期REF。若復新計時器信號rEFTM被產生為 本紙張尺度適用中國國家標準（CNS)A4規格（21〇
X 297 公釐） 588351 五、發明說明（4又 具有此時序，復新命令產生電路2〇產生復新命令REF。 第42圖顯示應用於第五實施例之另一命令暫存器 電路。此命令暫存器電路11B為一釋例，其中第一階段 暫存器被以串聯連接於三個階段，相當於第34圖之兩 階段串聯連接。在第42圖中，讀取命令係由與時鐘 同步之正反器ff 1 〇鎖存，其係與外部時鐘ECLK同步化， 且被連續傳送至較後階段正反器ffu、ff12。三個正 反器之輸出RD1、RD2、RD3之邏輯和通過閘G3、G5 , 且被傳送至較後階段暫存器FF13。當選擇信號Dis變 為Η準位時，第三階段正反器FF13之輸出RD3被閘G3 刪除，且剩餘輸出RD1、RD2之邏輯和被傳送至較後階 段暫存器FF13。同時組態與操作亦類似於寫入命令側。 第43圖顯示第42圖中之信號流。與第4〇圖相比， 〒令RD1、2及3被保持於每一命令暫存器内之時間較 紐，且位移之實施順序係與外部時鐘ECLK1同步。除此 之外’操作皆相同。在第43圖之情形中，命令RD卜2、 經濟部智慧財產局員工消費合作社印製 及3係依順序位移，且藉此選擇選擇信號Dis之相位， p RD1、RD2相當於在相位cb、ba、及ac之外部命 令，因此，第42圖之命令暫存器相當於第42圓所示之 命令暫存器電路，其使用三個命令RD1、2、及3間之 兩個命令RD1、2之邏輯和。在此情形中，當外部命令 破連續輸入為具有相位〃 a"時，内部操作週期2亦變為 復新操作週期。 第44圖顯示外部命令與外部時鐘在la、匕、扎、 -45- 588351 經濟部智慧財產局員工消費合作社印製
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4b、5c同步被輸入之操作。此圖相當於第41圖。其與 第41圖不同之處包括指示命令暫存器内之有效命令之 粗體框的長度較短。除此之外，皆為相同，且有效命令 並未被保持於内部操作週期2、6，使得此等週期被分 配為復新操作週期。在此情形中，若復新計時器信號出 現，則產生復新命令。 若將第五實施例擴張，相當於具有L(此處L大於 或等於四）倍外部操作週期之外部時鐘之記憶體電路可 被設置。在此情形中，復新命令之產生係取決於與L個 連續外部週期同步輸入之外部命令之狀態而被允許。在 此情形下，若復新計時器信號被產生以指出復新操作應 被實施之時間，内部操作實際上變為復新操作。 另一時鐘產生電路 第45、46、及47圖顯示另一時鐘產生電路。如第 45圖所示，其係應用於外部時鐘ECLK之週期為對於外 部操作週期Ecyc及内部操作週期Icyc足夠短，且外部 操作週期Ecyc與内部操作週期Icyc為外部時鐘eclk 週期之整數倍之情形中。第45圖之釋例中，外部操作 週期Ecyc為外部時鐘ECLK週期之五倍，且内部操作週 期Icyc為其四倍。因此，擴張週期Lcyc具有四個外部 操作週期Ecyc與五個内部操作週期Icyce在此情形中， 外部命令RD可被與外部時鐘㈣之任一上升邊緣同步 被施用，但至少四個外部時鐘週期ECLK必需被插入於 相鄰外部命令間。 、 III"7 0--------^---------------.1! (請先閱讀背面之注意事項再填寫本頁) · . -IP n I ϋ
本紙張尺度適用中國國家標準（CNS)A4規格 (210 X 297 公釐） I I I I . 588351 A7 —----——π___ 五、發明說明（舶 在上述之例中，如第46圖所示，時鐘產生電路並 未要求包含可變延遲元件、相位比較電路、及延遲控 制電路之DLL電路。即，内部時鐘信號可根據外部時鐘 ECLK而產生。 與第13圖所示之時鐘產生電路相比，第46圖之時 鐘產生電路亦具有位移暫存器37與多工器38 ,但未使 用DLL電路。換έ之，信號η至奶係以由外部時鐘ecu 產生之時鐘ECLK1之邏輯AND及位移暫存器90之輸出 而產生。如第47圖之操作時序圖所示，第一位移暫存 器90實施與外部時鐘信號ECLn同步之位移。因此， 由位移信號與外部時鐘ECLK1之邏輯積而產生之時鐘信 號N1至N5係類似於第13圖之DLL電路之輸出N1至N9。 藉由使用第二位移暫存器37之輸出而選擇時鐘信號N1 至N5,内部時鐘信號icLKl可被產生為具有外部時鐘 ECLK1四倍長之週期。且，控制由記憶體磁心至資料匯 流排DB2之讀取資料之輸出時序之第二内部時鐘iclk2 被產生’其係經由正反器91、92、及93與NAND閘94， 具有延遲兩個外部時鐘週期之時序。 經濟部.智慧財產局員工消費合作社印製 當使用第46圖之時鐘產生電路時，五個内部操作 週期間之適當操作週期應被復新操作使用。詳言之，内 部操作週期應根據與外部時鐘同步輸入之外部命令狀態 而被用於適當復新操作。 第一實施例之第一修改 第48圖顯示根據本發明之第一實施例之修改的記 -47- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 588351 A7
頁I | 請 先 閱-讀 背 © · 之 注 意 事 項 再
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588351 A7 B7 五、發明說明（也 CMDEN之時序較快時，其被判定為一正常狀態且操作切 換器信號OSW變為L準位使得與外部時鐘信號JXLK同 步之時鐘信號ECLK1被輸出作為内部時鐘信號ICLK2。 詳言之，當任何命令（OR閘104之輸出S1)之產生時序 較快速時，其被判定為較快速操作模式且操作切換器信 號0SW變為Η準位使得時鐘產生電路i 〇2所產生之較快 速時鐘信號ICLK3被輸出作為内部時鐘信號KLK2。 第49圖為第48圖之修改之操作時序圖。在此釋例 中，讀取命令RD與外部時鐘信號ECLK1同步被施用。 響應於此，命令暫存器U保持並輸出讀取命令。且響 應於復新計時器21在指定週期所產生之復新命令卯1?， 復新命令產生電路20產生復新命令REF^另一方面， 控制器14於每次命令之内部操作完成時產生命令接收 信號CMDEN，以接收下一命令。 經濟部智慧財產局員工消費合作社印製 比較器13比較命令接收信號DMCEN之上升邊緣與 讀取命令RD、寫入命令WR、或復新命令REF之上升邊 緣（或此等命令之Η準位之開始時序），且於命令接收信 號CMDEN較快時，使操作切換器命令〇sw變為L準位以 作為正常模式，或於命令之時序較為快速時，使操作切 換器信號變為Η準位以作為較快速操作模式。即，切換 器電路sw依據切換器信號sw選擇外部時鐘ECU1或較 快速時鐘ICLK3,並輸出内部時鐘信號Ιακ2。記憶鱧 控制電路14控制與内部時鐘信號ICLK2同步之記憶艎 磁心15。然而，讀取資料與寫入資料之時序係與外
〇奶1 經濟部智慧財產局員工消費合作社印製 A7 ^----—____ 五、發明說明（必 時鐘ECLK1同步被控制。 在第49圖之釋例中，讀取命令RD_〇A至rd_a2之 内部操作係正常操作狀態，且與外部時鐘信號e⑽同 步之内部時鐘信號ICLK2被產生。然而，在復新命令此F 被發出後，内部操作變為較快速操作狀態，與較快速時 鐘信號ICLK3同步之内部時鐘信號ICU2被產生。與此 同時，内部操作週期在讀取命令！^-^趕上外部時鐘週 期且内部操作在讀取命令RD—A8之後回到正常狀態。 第一實施例之第二修改 第50圖顯示根據第一實施例之另一修改之記憶體 電路❶此修改記憶體電路為供未施用外部時鐘信號之非 同步操作用之隨機存取記憶體。第一實施例之操作係應 用於非同步型dram。 非同步型DRAM具有允許外部命令施用之最小外部 命令時間間隔之規格。因此，記憶趙控制器在較規格所 定義之最小外部命令時間間隔更小之時間間隔無法施用 外部命令至記憶體裝置。且記憶體電路在接收外部命令 前執行内部記憶體操作並輸出讀取資料。此規格同時定 義讀取命令輸入與讀取資料輸出間之存取時間。因此， δ己憶體控制器在施用外部命令後由存取時間逐漸延遲之 時序提取讀取資料。在提取讀取資料前，記憶體控制器 回覆記憶體電路一通知信號告知讀取資料提取完成。 根據第一實施例，記憶體係響應於正常狀態時之外 部命令而進行操作，且當發出内部復新命令時，根據與 •50- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）
588351 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（你 外部時鐘非同步且短於外部時鐘之週期之内部操作週期 而操作。因此，記憶體裝置操作於正常狀態内之緩慢操 作模式，且於内部復新命令被發出時操作於快速操作模 式。此操作可輕易被應用於非同步dram。 相較於第2圖之記憶體電路，第50圖之修改記憶 體電路並未包括時鐘緩衝器電路，但包括用以產生輸出 時序信號SOUT之延遲電路1〇〇。資料I/O緩衝器暫存 器13響應於輸出時序信號SOUT而輸出讀取資料。延遲 電路之延遲時間相當於上述存取時間。除此之外此結構 與第2圖所示者相同。 與第4圓所示者相同之記憶體控制電路14產生相 當於施用命令之控制信號並於完成記憶體陣列操作前產 生命令接收信號CMDEN以接收下一命令並產生相當於下 命令之控制信號。根據此修改，相當於内部操作週期 之記憶體陣列操作期間被設計為短於最小外部命令時間 間隔。因此，在正常狀態時，内部操作週期可與外部命 令之輸入時序同步而重複。另一方面，當復新命令被内 部地發出時，内部操作週期可與外部命令之輸入時序連 續不同步而重複。即，在正常操作狀態，記憶體電路變 為與外部命令時序同步之較緩慢操作模式，且當内部復 新命令被發出時，記憶體電路根據内部操作週期而變為 較快速操作模式。當内部操作週期趕上外部命令時序 時，記憶體電路回到較緩慢操作模式。 --------^--I----- (請先閱讀背面之注意事項再填寫本頁) •51- 588351 A7
588351 A7 B7 五、發明說明（允 憶體晶胞陣列操作被完成且命令接收信號CMDEN已變為 Η準位。因此，響應於讀取命令RD(A〇)之時序，内部記 憶體晶胞陣列操作開始。其為第一號週期。此記憶體晶 胞陣列操作’如前所述，包含字組線驅動（控制信號0 WL)、感應放大器主動（0LE)、列閘選擇（0CL)、及預 先充電（0 PRE)。當預先充電控制信號被產生時，命令 接收信號CMDEN變為Η準位。 翁 經濟部智慧財產局員工消費合作社印製 根據第52圖，復新計時器信號rEFTM在第一讀取 操作期間變為Η準位以告知内部復新之時序。響應於 此’内部復新命令REF(Aa)被產生。且當供第一讀取命 令用之記憶體晶胞陣列操作被完成且命令接收信號 CMDEN變為Η準位時，復新命令REF(Aa)已被產生，因 此’供復新命令用之復新操作可立刻開始。此為第二號 週期。復新操作為不具列閘選擇之讀取操作。 詳言之，由於在内部復新操作期間，下一讀取命令 Rd(ai)被施用，内部讀取操作在完成復新操作前連續開 始。此為第三號週期。 第53圖為根據此修改之緩慢操作模式與第一操作 模式之時序圓。其與將第6圖之時鐘信號CLK1消除後 相同。即，其為時鐘非同步DRAM，具有相等或長於最 小外部命令時間間隔之外部命令CMD被施用，且讀取資 料於由外部命令供應器而來之指定延遲時間delay後， •53- ------------裝-------—訂--I--— II (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 χ 297公釐） 588351 經濟部智慧財產局員工消費合作社印製 A7 五、發明說明（免 在端點被輸出。在第53圖中，在第一三讀取命令 RD-A0至RD—A2間之操作為較緩慢操作模式，其中内部 操作係與外部命令同步被執行。且在復新命令REF產生 後之讀取命令RD_A4至A7間之操作係較快速操作，其 中内邛操作週期被連續重複。當内部操作週期趕上外部 命令時序時，操作回到與讀取命$RD_A8後之與外部命 令同步之較緩慢操作模式。 如上所述，根據第一實施例，在外部命令被與外部 時鐘同步施用之情形與外部命令為非同步施用之情形兩 者其中之一，由於内部操作週期被設計為短於操作週期 或最小外部命令週期，在該等正常命令（讀取或寫入）間 内部地產生之復新命令可被中斷。 因此，藉由本發明，在時鐘同步型積體電路中，不 相當於由外部而來之指令的指定内部操作週期可自動地 產生並執行’使得外部控制器之控制可變得簡單。 且藉由本發明，即使在正常操作狀態内記憶體電路 要求復新，復新操作週期可内部自動地被產生而無需由 外部控制器應用復新命令。 本發明之保護範圍並不限於上述態樣，而係由上述 說明與後附申請專利範圍及其等效範圍加以限定。 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐）
! ·---- (請先閱讀背面之注意事項再填寫本頁) n I ϋ ϋ 1 n n I !線-·__________________ 訂--- -54- 588351 A7 B7 五、發明說明（5¾ 經濟部智緣財產局員工消費合作社印製 元件標號對照表 10 時鐘緩衝器 39 輸入緩衝器 11 命令解碼器 40 脈波寬度調變電路 11A 命令解碼器 41 相位比較器 11B 命令解碼器 42 延遲控制電路 12 位址緩衝器 43 NAND 閘 12A 位址緩衝器 44 NOR閘 12B 位址緩衝器 46 延遲正反器 13 資料輸入/輸出緩 47 延遲正反器 衝器 48 NAND 閘 14 控制電路 49 延遲電路 15 記憶體磁心 50 位址比較器 16 復新控制電路 60 正反器 17 復新位址計數器 61 正反器 18 選擇器 62 正反器 19 位址鎖存電路 63 NAND 閘 20 復新命令產生電路 64 復新正反器 21 復新計時器 66 NAND 閘 24 控制信號產生電路 67 NAND 閘 25 命令輸入緩衝器 80 NOR閘 27 命令輸入緩衝器 81 NAND 閘 35 時鐘產生電路 82 延遲電路 37 位移暫存器 90 位移暫存器 38 多工器 91 正反器 -55- ---------------裝--- (請先閱讀背面之注意事項再填寫本頁) 線- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 588351 A7 B7五、發明說明（免 92 正反器 93 正反器 94 NAND 閘 100 延遲電路 102 時鐘產生電路 103 比較器 104 OR閘 131 輸入緩衝器 133 輸出緩衝器 134 輸出暫存器 135 資料暫存器 經濟部智慧財產局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁)
•56- 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐）

Claims (1)

  1. 588351六、申請專利範圍
    第90 1 09561號申請案申請專利 J乾圍修正本 Θ2.01.20. 1一種記憶體電路，其需要復n 一具有圯憶體晶胞之記憶體磁心； 第電路，其接收-與一時鐘信號同步化施用之 命令，並内部地產生一第一内部命令； 右%争 Γ -本tfijr-^^^^^^t質广 h -第二電路’其於—λ於該時鐘信號週期之指定復 新週期内部地產生一復新命令；及 -記憶體控制電路，其係根據該第一内部命令，經 由時鐘同步操作執行對應控制，且其於該復新命令被發 出時，經由時鐘非同步操作連續地執行相當於該復新命 令之控制與相當於該第一内部命令之控制。 2·如申凊專利範圍第1項所述之記憶體電路，其中 該第一電路保持相當於該施用命令之該第一内部命 令，且 該記憶體控制電路於操作週期結束時產生内部命令 接收信號，並接收響應於内部命令接收信號之該第一内 部命令或復新命令，且執行對應控制。 3·如申請專利範圍第2項所述之記憶體電路，其中 該記憶體控制電路響應於該第一命令之接收，重置 該第一電路之命令，並響應於該復新命令之接收，重置 該第二電路之命令。 4·如申請專利範圍第2項所述之記憶體電路，其中 當該内部命令接收信號發生時，若該第一内部命令 或復新命令被產生，該記憶體控制電路經由時鐘非同+ -57- 本紙張尺度適用中關家標準（CNS) Α4規格石1()χ29ϋ；) A、申请專利範圍 操作執行相當於該命令之控制；且 一當該内部命令接收信號發生時，若該第一内部命令 或復新命令並未被產生，該記憶體控制電路等待欲被產 生之命令，而後執行相當於稍後產生之命令的控制。 5·如申請專利範圍第卜2、3或4項所述之記憶體電路， 其更包含一計時器電路；且其中 該第二電路根據該記時器電路所產生之復新時序信 號產生該復新命令。 6· —種積體電路裝置，其具有 第-電路，其内部地接收與一時鐘信號同步化施 用之命令並產生一第一内部命令； -第二電路，其在一大於該時鐘信號週期之指定週 期内部地產生一第二命令；及 ，内部電路，其根據該第一内部命令，經由時鐘同 步㈣執行對應控制，且其於該第二命令被發出時，連 續地經由時鐘非同步操作執行相當於該第二命令之控制 與相當於該苐一内部命令之控制。 7. —種記憶體電路，其需要復新操作，包含·· 一具有記憶體晶胞之記憶體磁心； -記憶體控制電路’對“晚2)外部操作週期而 s’其具有_内部操作週期，此處ν大於_<n<2m); 該等 復新命令產生電路’其產生復新命令；且其令 〇個内部操作週期包括執行相當於該等外部操 六、申請專利範圍 作週期之外部命令之楚 新命令之第…内部操作週期，及執行該等復 p 7之第一内部操作週期。 δ·如申請專利範圍第7項所述之記憶體電路，其更包含一 根據一定義該等外邙 週期之外部時鐘信號而產生定 作週期之内部時鐘信號之内部時鐘產生電 入 =等外部命令係與該外部時鐘信號同步化被輪 Q 相部操作週期被與該内部時鐘信號同步化。 申°月專利犯圍第8項所述之記憶體電路，其中 二取貝料之輸出與寫入信號之輸入被與該外部時鐘 出盘：：化實轭’且由該記憶體磁心而來之讀取資料輸 、該記憶體磁心之寫入資料輸入被與該内部時鐘， 號同步化實施。 ϋ 1〇·如申請專利範圍第8項所述之記憶體電路，其中 該内部時鐘產生電路產生供該等Μ個外部時鐘_ …個内部時鐘週期，且該"個内部時鐘週期包括 控制該第一内部操作週期之第一内部時鐘週期，及控制 該第二内部操作週期之第二内部時鐘週期；且 該記憶趙控制電路響應於該等内部地產 令執行與該等第二内部時鐘遇期同步化之復新操作。叩 11.如申請專利範圍第8項所述之記憶體電路，其中 該内部時鐘產生電路產生供該等Μ個外部時鐘週期 用之：個内部時鐘週期’且該等Ν個内部時鐘週期包括 控制該第一内部操作週期之第一内部時鐘週期，及控制 本紙張尺度適用中麵公釐) >59- 588351 六、申請專利範圍 該第二内部操作週期之第二内部時鐘週期； 該記憶體電路具有_復新命令產生電路，其係響摩 於具有-指定復新週期之復新計時器錢與該等第二^ 部時鐘週期而產生該等復新命令；且 該記憶體控制電路係、根據該等復新命令執行復新操 作。 “12. 如申請專職㈣1G所述之記憶體電路，其更具有― 該外部時鐘信號並未輸入之電源切斷模式，且其中、 在該電源切斷模式中，該記憶體控制電路響應於在 指定復新㈣所產生之«計❹信號執行該等復新操 作，不理會該内部時鐘。 13. 如申請專利第u項所述之記憶體電路，其更具有 一該外部時鐘信號並未輸入之電源切斷模式，且其中 該復新命令產生電路響應於該等復新計時器信號 生該等復新命令，不理會該第二内部時鐘。 14. 如申請專利範圍第7、8或9項所述之記憶體電路， 中 該記憶體控制電路在數個第二内部操作週期實施 相當於該復新命令之控制。 15. 如申請專利範圍第14項所述之記憶體電路，其中 在該等數個第二内部操作週期内，數個指定連續 一内部操作週期被插入。 16·如申請專利範圍第14項所述之記憶體電路，其中 在該等數個第二内部操作週期内，數個指定連續 裝 訂 產 装 第 第 線 _ -60- W (CNS (210X297^) D8 D8六、申請專利範圍 -内部操作週期被插人，且料第二㈣操作週期係短 於該等第一内部操作週期。 Π.如申請專利範圍第14項所述之記憶體電路，其中 。亥"己憶體磁心具有—暫時保持被復新之記憶體晶胞 資料之資料暫存器，且 π、垓。己憶體控制電路在該等復新記憶體晶胞内讀取資 料並於該初始第二内部操作週期期間將該讀取資料保持 &該貝料暫存㈣’並於下—第二内部操作週期内將保 持於該資料暫存器内之資料重寫至該等復新記憶體晶 胞。 18·如申/月專利|已圍帛J 7工頁所述之記憶體電路，其中 當該初始第二内部操作週期内之位址與在後續第一 内㈣作週期内之位址重合時，在該後續第一内部操作 週』内’印取或重寫係根據保持於該資料暫存器内之資 料而實施。 、 種積體電路裝置’其係與一時鐘信號同步化操 包含： μ -内部電路，對Μ個㈣2)外部操作週期而言，宜 具有Ν個内部操作週期，此處Ν大於_<ν<2μ),且 其中 ，該等Ν個内部操作週期具有執行相當於該等外部操 作週期之外部命令之第_内部操作週期，及執行内部命 令之第二内部操作週期。 .如申請專利範圍第19項料之_電路裝置，其更包 20 申請專利範圍 含： 生一：―等，等外部操作週期之外部時鐘信號產 產生電路:且其Γ作週期之内部時鐘信號之内部時鐘 .玄等外。[5命令係與該外部時鐘信號同步 且該等内部操作週期俜鱼+ 被輸入， 與該内部時鐘信號同步。 21. 一種記憶體電路，其需要復新操作，包含： -具有記憶體晶胞之記憶體磁心； 而 古一記憶體控制電路’㈣個（似）外部操作週期 2…、有n個内部操作週期，此處N大於 -復新命令產生電路，其產生復新命令；且並中 該等N個内部操作週期包括執行相當於該等外部操 作週期之外部命令之g _ .w ^ -之第-内部操作週期，及執行該等復 新命令之第二内部操作週期，且 該復新命令產生電路根據料部命令之接收產生該 專復新命令。 22·如申請專利》請第21項所述之記憶體電路，其中該外 時鐘#號之頻率高於該等外部操作週期之頻率； 。更包含-根據該外部時鐘信號產生一定義該等内部 #作週期之内部時鐘信號之内部時鐘產生電路；且 該等外°卩命令係根據一等於或大於該外部操作週期 之週期而被施用，且與該外部時鐘信號同步化被輸入。 2 3 · 士申明專利範圍第2 2項所述之記憶體電路，其中 297公瓦 -62- 588351 A8 B8 C8 ------- D8_____ 六、申請專利範圍 該復新命令產生電路根據與數個指定外部時鐘週期 同步化輸入之外部命令組合允許該等復新命令之產生。 24·如申請專利範圍第22項所述之記憶體電路，其中 該復新命令產生電路於該等外部命令並未與該等指 定數目連續外部時鐘週期間之任一外部時鐘週期同步化 輸入時允許該等復新命令之產生。 25.如申請專利範圍第22項所述之記憶體電路，其中 在該等外部命令之頻率為該等外部操作週期之l倍 之情形中，該復新命令產生電路於該等外部命令並未與 該等L個連續外部時鐘週期間之α_υ個外部時鐘週期 之任一個同步化被輸入時，允許該等復新命令之產生， 且於該等Μ個外部操作週期内，該等個外部時鐘 週期之組合被循環。 26·如申請專利範圍第22項所述之記憶體電路，其中在該 等外部命令之頻率為該等外部操作週期之頻率之L倍的 情形中，其更包含： 一將該等外部命令保持於最近L個外部時鐘週期内 並根據該等保持外部命令產生對應内部命令之内部命令 暫存器；且其中 在該等N個内部操作週期間之指定週期内，該内部 叩令暫存器忽略該等L個保持外部命令間之某些週期内 之保持外部命令，並產生該等内部命令。 27.如申凊專利範圍第2β項所述之記憶體電路，其中 該復新命令產生電路根據該内部命令暫存器所產生 -63-
    588351 A B c D 、申請專利範圍 之内部命令允許該等復新命令之產生。 28.如申明專利範圍第26項所述之記憶體電路，其中 α亥復新叩·7產生電路於未存有由該内部命令暫存器 所產生之内部命令時允許該等復新命令之產生。 29·如申請專利範圍第23、24、25、26、27或28項所述 之記憶體電路，其中 該復新命令產生電㈣應於指定時序所產生之復新 。十時器仏號之產生，在該復新命令產生之允許狀態期間 產生该等復新命令。 30· —種記憶體電路，其需要復新操作，包含·· 一具有記憶體晶胞之記憶體磁心； 一第一電路，其接收一與一外部時鐘信號同步化施 用之命令，並内部地產生一第一内部命令； 一第二電路，其於一大於該外部時鐘信號週期之指 疋復新週期内部地產生一復新命令；及 一記憶體控制電路，其包括一第一内部操作週期與 一短於該第一内部操作週期之第二内部操作週期，其根 據該第一内部操作週期，執行相當於該第一内部命令之 控制，且其於該復新命令被發出時，根據該第二内部操 作週期，連續地執行相當於該復新命令之控制與相當於 該第一内部命令之控制。 31·如申請專利範圍第30項所述之記憶體電路，其中 該記憶體控制電路於該内部操作之結束時序快於該 第一内部命令或該復新命令之產生時序時，根據該 -64- !P年»修至I f補充I 申請專利範圍 内部操作·執行該對應㈣，且於該第_内部命令或 該復新命令之產生時序快於該㈣操作之結束時序時， 根據該第二内部操作週期執行該對應控制。 32·-種積體電路裝置，其係與一時鐘信號同步操作，包含： -根據-外部地接收之命令内部地產生—第一内部 命令之第一電路； 一在大於-外部命令週期之之指定週期内部地 產生一第二内部命令之第二電路·及 -包括-第-内部操作週期與_第二内部操作週期 μ部電路’根據該第_„操作週期，—内部操作被 與該外部操作週期同步被執行，根據該第二内部操作週 期’該内部操作係於短於該第一内部操作週期之週期被 執行； 15 20 其中該内部電路根據在一正常狀態内之第一内部操 作週期執行-㈣於該[内部命令之操作，並根據在 該第二内部命令產生後之指定期間内之第二操作週期執 行一相當於該等第一與第二内部命令之操作。 33·—種以等於或大於最小外部命令週期時間的區間來接 收外部命令之記憶體裝置，該記憶體裝置包含： 一記憶體核心，其包括DRAM晶胞、且具有一較該 最小外部命令週期時間的内部操作週期時間； 一復新命令產生電路，其用以内部地產生用以復新 該等dram晶胞之一復新命令；以及 控 一控制電路，其接收該外部命令及該復新命令以 _65_ 本紙張尺度朝中® 11緖準（CNS) 祕―「21()Χ297公笼y 六、申請專利範圍
    10 15
    20 制該記憶體核心，使得： 該記憶體核心在該控制電路於一命令接收期間開始 時未收到該等外部、或復新命令的情況下，依該等外部、 或復新命令之接收，開始執行一内部操作週期，以及 該記憶體核心在該控制電路於命令接收期間開始時 有接收該等外部、或復新命令的情況下，於進入該命令 接收期間後旋即開始執行該内部操作週期。 34. 如申請專利範圍第33項之記憶體裝置，其中當該控制 電路於該命令接收期間開始時未接收該等外部及復新命 令之狀況下，在該等外部或復新命令之接收時機.、與該 命令接收期間之開始時機之間具有一潛伏期。 35. 如申請專利範圍第33項之記憶體裝置，其中多數該等 内部操作週期連續地被執行，同時該控制電路於一命令 接收期間開始時接收該等外部、或復新命令。 36. 如申請專利範圍第33項之記憶體裝置，該記憶體裝置 係不具一外部時計信號之一非同步型DRAM。 37·如申請專利範圍第33項之記憶體裝置，其中該外部命 令係一讀取命令、或一寫入命令。 38·如申請專利範圍第33項之記憶體裝置，其中該復新命 令產生電路在一正常操作模式及一電源關閉模式兩種模 式下，產生該復新命令。 39·如申請專利範圍第33項之記憶體裝置，其中該内部操 作週期包括一字組線之致動、位元線電壓之放大、該字 組線之除動、以及該等位元線之預先充電。
    588351 A8 B8 C8
    六、申請專利範圍 4〇·如申琦專利範圍第33項之記憶體裝置，其中該控制電 &接1應於—用來預充位元線之預充信號所產生之一 命令接受信號。 41.如申請專利範圍第4〇項之記憶體裝置，其中該命令接 又^號之變遷對應於該命令接受期間之起始。 42·如申請專利範圍第33項之記憶體裝置，其更包含有： 用以儲存該外部命令並供應該外部命令予該控制電 路的一命令暫存器。 43·如申請專利範圍第42項之記憶體裝置，其中該命令暫 存器於該内部操作週期初始時重設4 >67-_ 本纸張尺度適用中國國家摞準（CNS) 规# (2]0X297公釐）
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