KR20010100919A - 자동 프리차지 기능을 갖는 메모리 회로 및 자동 내부명령 기능을 갖는 집적 회로 장치 - Google Patents

자동 프리차지 기능을 갖는 메모리 회로 및 자동 내부명령 기능을 갖는 집적 회로 장치 Download PDF

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Abstract

본 발명은 통상 상태에서 메모리 제어기로부터의 명령 공급 없이도 내부에서 자동적으로 재생(refresh) 동작을 실행할 수 있는 메모리 회로를 제공하는 것을 목적으로 한다.
재생이 필요한 메모리 회로에서, 클록에 동기하여 명령을 수신하고 내부에 제1 내부 명령을 생성하는 제1 회로(11)와, 소정의 사이클로 내부에 제2 내부 명령(재생 명령(REF))를 생성하는 제2 회로(20)를 갖는 것을 특징으로 한다. 그리고, 내부 회로가 제1 내부 명령(RD, WR)에 따라 대응하는 내부 동작을 클록 동기 동작으로 실행하고, 제2 내부 명령(REF)가 발생되면, 제2 내부 명령에 대응하는 내부 동작과, 제1 내부 명령에 대응하는 내부 동작을 클록 비동기 동작으로 순차 실행한다. 이들 동작의 전환은 제어 회로(14)가 행한다. 이에 따라, 재생 타이머가 재생 타이밍 신호를 발생했을 때에, 재생 동작을 외부 명령 동작으로 인터럽트시킬 수 있게 된다.

Description

자동 프리차지 기능을 갖는 메모리 회로 및 자동 내부 명령 기능을 갖는 집적 회로 장치{MEMORY CIRCUIT WITH AUTOMATIC PRECHARGE FUNCTION, AND INTEGRATED CIRCUIT DEVICE WITH AUTOMATIC INTERNAL COMMAND FUNCTION}
본 발명은 디램(DRAM) 등의 정기적으로 재생 동작이 필요한 메모리 회로에 관한 것으로, 외부로부터의 재생 명령을 필요로 하지 않고 자동적으로 재생 동작을 실행하고, 더욱이 외부로부터의 동작 명령에 대응하여 내부 동작을 고속으로 행할 수 있는 메모리 회로에 관한 것이다. 더욱이, 본 발명은 외부 명령에 더해져서 자동적으로 내부에서 명령을 발생하여 실행할 수 있는 집적 회로 장치에 관한 것이다.
디램(DRAM)은 대용량 메모리로서 널리 이용되고 있다. DRAM은 휘발성 메모리이기 때문에 재생 동작이 필요하다.
도 1은 종래의 메모리 회로의 구성도이다. 종래의 메모리 회로는, 외부 클록(CLK)을 입력하고 그것에 동기한 내부 클록(CLK1)을 생성하는 클록 버퍼(10)와, 내부 클록(CLK1)에 동기하여 명령을 입력하는 명령 디코더(11), 어드레스를 입력하는 어드레스 버퍼(12), 데이터의 입출력을 행하는 데이터 입출력 버퍼(13)를 갖는다. 더욱이, 제어 회로(14)는 명령 디코더(11)가 입력한 명령(CMD)에 응답하여 메모리 코어(15)의 동작을 제어한다. 메모리 코어의 동작 제어도 내부 클록(CLK1)에 동기하여 행해진다.
상기한 바와 같이 클록 동기형의 DRAM(SDRAM)은 재생 동작으로서, 자동 재생과 자체 재생을 갖는다. 자동 재생은 통상의 판독·기록 동작 사이에 정기적으로 실시되는 재생 동작으로서, 외부로부터 공급되는 자동 재생 명령에 의해 실행된다. 즉, 외부로부터 자동 재생 명령이 입력되면, 명령 디코더(11)가 자동 재생 명령(AR1)를 생성하고, 그것에 응답하여 재생 제어 회로(16)가 내부 재생 명령(REF)를 생성한다. 이 내부 재생 명령(REF)에 의해 제어 회로(14)가 재생 동작을 제어한다. 셀렉터(18)는 재생 어드레스 카운터(17)로부터의 어드레스를 선택하여 어드레스 래치 회로(19)에 출력한다.
한편, 자체 재생은 파워다운 모드 상태인 동안에 내부의 발진기(OSC)가 자동적으로 생성하는 재생 타이밍에 응답하여 메모리 소자측이 단독으로 실시하는 재생 동작이다. 파워다운 모드 상태에서는 외부로부터 명령(판독과 기록)이 공급되지 않기 때문에, 임의의 타이밍으로 생성되는 재생 타이밍에 응답하여 재생 제어 회로(16)가 내부 재생 명령(REF)를 생성한다. 이에 따라, 제어 회로(14)가 재생 동작을 제어한다.
이상과 같이, 통상 동작 상태 동안에 외부로부터 명령이 공급되기 때문에, 재생 명령도 외부로부터 공급받고, 그것에 응답하여 재생 동작을 실행한다. 또한, 파워다운 상태 동안에 외부로부터 명령을 공급받지 않기 때문에 내부에서 자동적으로 재생 타이밍을 생성하여 재생 동작을 실행한다.
상기한 바와 같이, 종래의 메모리 회로에서는 메모리 회로를 제어하는 메모리 제어기는 통상 동작 상태 동안에 재생 타이밍의 제어를 행할 필요가 있다. 즉, 메모리 제어기는 타이머를 탑재하고, 재생 타이밍이 될 때마다 자동 재생 명령을 메모리 회로에 발생할 필요가 있다. 따라서, 메모리 제어기는 메모리 회로의 제어가 복잡해진다고 하는 과제를 갖는다.
종래의 메모리 회로에서는 클록에 동기하여 공급되는 판독, 기록 명령에 응답하여 제어 회로(14)가 대응하는 제어를 실행한다. 그 경우, 제어 회로(14)가 앞의 내부 동작을 실행중이면, 새롭게 공급된 명령에 응답하여 이전의 내부 동작에 관계없이 다음 내부 동작을 실행하게 된다. 혹은, 이전의 내부 동작을 실행 중에 외부로부터 새로운 명령이 공급되면, 그 명령을 거부하는 메모리 회로도 제안되어있다.
상기 후자의 경우, 즉, 메모리 제어기로부터의 명령을 거부하는 것은 바람직하지 못하기 때문에 일반적인 메모리 회로는 전자와 같이, 공급된 명령에 응답하여 내부 동작을 그대로 실행한다. 따라서, 통상 동작 상태에서의 메모리 회로 내에서 자발적으로 재생 명령을 발생하여 재생 동작을 실행하면, 그 동작 중에 공급되는 명령에 의해 그 재생 동작이 방해되어 버린다. 또한, 후자와 같이 공급되는 명령을 거부하면, 메모리 제어기의 제어는 점점 더 복잡하게 된다.
그래서, 본 발명의 목적은 메모리 제어기로부터의 재생 명령을 수신하는 일없이 자동적으로 재생 동작을 실행할 수 있는 메모리 회로를 제공하는 것에 있다.
본 발명의 다른 목적은 통상 동작 시에 외부로부터의 재생 명령을 필요로 하지 않고서, 자동적으로 재생 동작을 실행할 수 있고, 더욱이, 외부로부터의 통상 명령에 응답하여 고속으로 내부 동작을 실행할 수 있는 메모리 회로를 제공하는 것에 있다.
더욱이, 본 발명의 다른 목적은 외부 명령의 공급을 받는 이외에 내부 명령을 자동적으로 발생하여 외부 명령에 대응하는 동작을 방해하는 일없이 내부 명령을 실행할 수 있는 집적 회로 장치를 제공하는 것에 있다.
도 1은 종래의 메모리 회로의 구성도.
도 2는 제1 실시 형태예에 있어서의 메모리 회로의 전체 구성도.
도 3은 클록 동기 동작과 클록 비동기 동작을 도시한 도면.
도 4는 메모리 제어 회로(14)의 구성예를 도시한 도면.
도 5는 재생(refresh) 명령이 발생했을 때의 클록 동기 동작으로부터 클록 비동기 동작으로 이행하는 경우를 도시한 타이밍 차트도.
도 6은 제1 실시 형태예에 있어서의 클록 동기 동작과 클록 비동기 동작을 도시한 타이밍 차트도.
도 7은 보다 저속의 외부 클록의 경우의 클록 동기 동작과 클록 비동기 동작을 도시한 타이밍 차트도.
도 8은 더욱 저속의 외부 클록의 경우의 클록 동기 동작과 클록 비동기 동작을 도시한 타이밍 차트도.
도 9는 외부 클록(CLK1)의 사이클에 비하여 내부 동작 사이클이 2배 긴 경우의 클록 동기 동작과 클록 비동기 동작을 도시한 타이밍 차트도.
도 10은 제2 실시 형태예에 있어서의 메모리 회로의 구성도.
도 11은 제2 실시 형태예의 메모리 회로의 동작 타이밍 차트도.
도 12는 판독 명령과 기록 명령이 혼재하는 경우의 동작 타이밍 차트도.
도 13은 클록 발생 회로의 회로도.
도 14는 클록 발생 회로의 동작 타이밍 차트도.
도 15는 재생 명령 발생 회로와 그 동작 타이밍 차트를 도시한 도면.
도 16은 제3 실시 형태예에 있어서의 메모리 회로의 구성도.
도 17은 제3 실시 형태예의 재생 동작을 설명한 도면.
도 18은 제3 실시 형태예의 재생 동작을 설명한 도면.
도 19는 제3 실시 형태예의 동작 타이밍 차트도.
도 20은 제3 실시 형태예에 적용하는 클록 발생 회로를 도시한 도면.
도 21은 클록 발생 회로의 동작 타이밍 차트도.
도 22는 제3 실시 형태예에 적용하는 재생 명령 발생 회로와 그 동작 타이밍 차트를 도시한 도면.
도 23은 파워다운 상태에서의 재생 명령 발생 회로와 그 동작 타이밍 차트를 도시한 도면.
도 24는 제4 실시 형태예에 있어서의 메모리 회로를 도시한 도면.
도 25는 제4 실시 형태예의 동작 타이밍 차트도.
도 26은 제4 실시 형태예의 동작 타이밍 차트도.
도 27은 제4 실시 형태예의 동작 타이밍 차트도.
도 28은 제4 실시 형태예의 동작 타이밍 차트도.
도 29는 제4 실시 형태예에 적용되는 클록 발생 회로를 도시한 도면.
도 30은 도 29의 클록 발생 회로의 동작 타이밍 차트도.
도 31은 제4 실시 형태예에 적용되는 다른 클록 발생 회로를 도시한 도면.
도 32는 도 29의 클록 발생 회로의 동작 타이밍 차트도.
도 33은 제4 실시 형태예에 적용되는 재생 명령 발생 회로와 그 동작을 도시한 도면.
도 34는 제4 실시 형태예에 있어서의 다른 명령 레지스터 회로를 도시한 도면.
도 35는 도 34의 명령 레지스터 회로를 사용한 경우의 메모리 회로의 동작 타이밍 차트도.
도 36은 도 34의 명령 레지스터 회로를 사용한 경우의 메모리 회로의 동작 타이밍 차트도.
도 37은 도 34의 명령 레지스터를 이용한 경우의 클록 발생 회로의 도면.
도 38은 도 37의 클록 발생 회로의 동작 타이밍 차트도.
도 39는 제5 실시 형태예에 있어서의 메모리 회로의 구성도.
도 40은 도 39의 신호의 흐름을 도시한 도면.
도 41은 도 39의 동작 타이밍 차트도.
도 42는 제5 실시 형태예에 있어서의 다른 명령 레지스터 회로의 도면.
도 43은 도 42의 신호의 흐름을 도시한 도면.
도 44는 도 42의 동작 타이밍 차트도.
도 45는 다른 클록 발생 회로가 적용되는 외부 동작 사이클과 내부 동작 사이클과의 관계를 도시한 도면.
도 46은 다른 클록 발생 회로를 도시한 도면.
도 47은 도 46의 클록 발생 회로의 동작 타이밍 차트도.
도 48은 제1 실시 형태에 있어서의 변형예의 메모리 회로를 도시한 도면.
도 49는 도 48의 변형예의 동작 타이밍 차트도.
도 50은 제1 실시 형태에 있어서의 다른 변형예의 메모리 회로를 도시한 도면.
도 51은 변형예의 동작을 도시한 타이밍 차트.
도 52는 변형예에 있어서의 통상 동작으로부터 내부 재생 명령이 발생하여 고속 동작 모드로 이행하는 경우의 동작 타이밍 차트도.
도 53은 변형예에 있어서의 저속 동작 모드와 고속 동작 모드의 동작 타이밍 차트도.
〈도면의 주요부분에 대한 부호의 설명〉
11 : 명령 디코더, 명령 레지스터(11B)
12 : 어드레스 버퍼, 어드레스 레지스터
13 : 데이터 입출력 버퍼, 데이터 입출력 레지스터
14 : 제어 회로, 메모리 제어 회로
15 : 메모리 코어
20 : 재생 명령 발생 회로
21 : 재생 타이머
35 : 클록 발생 회로
50 : 어드레스 비교기
ECLK : 외부 클록
ECLK1 : 외부 클록 동기의 클록
ICLK1, ICLK2, ICLK3 : 내부 클록
ICLK-L : 출력 래치 클록
CMD : 외부 명령
RD, WR : 내부 명령, 판독 명령, 기록 명령
REF-CLK : 재생 클록
REFTM : 재생 타이머 신호
REF : 재생 명령
상기 목적을 달성하기 위해서, 본 발명의 제1 측면은 집적 회로 장치에서 클록에 동기하여 명령을 수신하고 내부에 제1 내부 명령을 생성하는 제1 회로와, 소정의 사이클로 내부에 제2 내부 명령을 생성하는 제2 회로를 갖는 것을 특징으로한다. 그리고, 내부 회로가 제1 내부 명령에 따라 대응하는 내부 동작을 클록 동기 동작으로 실행하고, 제2 내부 명령이 발생되면, 제2 내부 명령에 대응하는 내부 동작과, 제1 내부 명령에 대응하는 내부 동작을 클록 비동기 동작으로 순차 실행한다.
보다 바람직한 실시예에서는, 상기 집적 회로 장치는 재생 동작이 필요한 메모리 회로로서, 상기 제1 내부 명령은 판독 또는 기록 명령이고, 상기 제2 내부 명령은 재생 명령이며, 내부 회로는 메모리 제어 회로이다. 즉, 이 실시예에 따르면, 통상 상태에서는 메모리 제어 회로가 클록 동기로 수신한 명령에 따라 제1 내부 명령에 대응하는 제어 동작을 클록 동기 동작으로 실행한다. 그리고, 내부에서 제2 내부 명령로서 재생 명령이 발생하면, 메모리 제어 회로는 클록 비동기 동작으로, 그 재생 명령과 제1 내부 명령에 대응하는 제어 동작을 순차 실행한다. 이윽고, 내부 동작 사이클이 외부 동작 사이클에 도달하면, 메모리 제어 회로는 다시 클록 동기 동작으로 제1 내부 명령에 대응하는 제어 동작을 실행한다.
다른 바람직한 실시예에서는, 집적 회로 장치가 외부 클록에 동기한 제1 내부 클록과, 상기 외부 클록으로부터 고속의 제2 내부 클록을 발생하는 내부 클록 발생 회로를 더 가지며, 상기 내부 회로는, 통상 시에는 제1 내부 명령에 대응하는 내부 동작을 제1 내부 클록에 동기하여 실행하고, 제2 내부 명령이 발생되면, 그 제2 내부 명령에 대응하는 내부 동작과, 제1 내부 명령에 대응하는 내부 동작을 제2 내부 클록에 동기하여 실행한다.
본 발명의 제1 측면은 비동기의 메모리 회로에도 적용할 수 있다. 이 경우,외부 명령의 공급이 허가되는 최단 외부 명령 사이클이 사양(specification)으로 정해지고, 메모리 제어 회로가 그 최단 외부 명령 사이클보다 짧은 내부 동작 사이클을 갖는다. 그리고, 메모리 제어 회로는, 통상 동작 시에는 외부 명령에 응답하여 내부 동작을 실행하고, 내부 재생 명령이 발생했을 때에는 내부 동작 사이클로 연속하여 내부 동작을 실행한다.
본 발명의 제2 측면은 클록 동기형의 집적 회로 장치에서 M(M≥2)회의 외부 동작 사이클에 대하여, M보다 많은 N(M＜N＜2M)회의 내부 동작 사이클을 갖는 것을 특징으로 한다. 그리고, M회의 외부 동작 사이클에 대하여, 최대로 M회의 외부 명령에 대응하는 M회의 내부 동작 사이클과, 외부 명령에 대응하지 않는 내부 명령에 대응하는 적어도 1회의 내부 동작 사이클이 할당된다. 즉, 내부 동작 사이클을 외부 동작 사이클보다도 약간 짧게 함으로써 M회의 외부 동작 사이클로 이루어지는 확대 동작 사이클 내에서 발생할 지도 모르는 내부 명령의 실행을 가능하게 한다.
상기 제2 측면에 있어서의 보다 바람직한 실시예에서는, 재생 동작이 필요한 메모리 회로에 적용된다. 그 경우, M회의 동작 사이클로 이루어지는 확대 동작 사이클 동안에 내부에서 재생 명령이 발생하면, (N-M)회의 내부 동작 사이클을 이용하여 그 재생 동작을 실행한다. 이 (N-M)회는 확대 동작 사이클 내의 내부 동작 사이클 횟수(N)와 외부 동작 사이클 횟수(M)의 차이다. 또한, 외부 명령의 입력에서부터 판독 데이터 출력까지의 대기 시간을 복수 클록으로 함으로써 외부의 메모리 제어기에 대해서는 연속하는 외부 명령에 대응하여 연속해서 판독 데이터를 출력하는 것이 가능하게 된다.
상기 바람직한 실시예의 메모리 회로에서는, M개의 외부 클록으로 이루어지는 확대 동작 사이클 동안에 N개의 내부 클록을 발생하는 내부 클록 발생 회로가 설치된다. 그리고, 외부 명령은 외부 클록에 동기하여(또는 소정의 위상차를 갖고) 입력되고, 내부 명령은 내부 클록에 동기하여 생성된다. 또한, 판독 데이터는 지연 내부 클록에 동기하여 메모리 코어로부터 출력되고, 데이터 출력 단자로부터는 외부 클록에 동기하여 출력된다. 마찬가지로, 기록 데이터는 외부 클록에 동기하여 데이터 입력 단자로부터 입력되고, 내부 클록에 동기하여 메모리 코어에 입력된다. 따라서, 외부 클록과 내부 클록과의 위상차가 명령이나 데이터의 입출력 회로부에서 흡수된다.
상기 제2 측면에 있어서의 다른 바람직한 실시예에서는, 마찬가지로, 재생 동작이 필요한 메모리 회로에 적용된다. 그 경우, M회의 동작 사이클로 이루어지는 확대 동작 사이클 동안에 내부에서 재생 명령이 발생하면, (N-M)회의 내부 동작 사이클을 이용하여 그 재생 동작을 실행한다. 더욱이, 재생 동작은 복수회의 내부 동작 사이클로 분할되어 실행될 수도 있다. 그렇게 함으로써, 외부 명령의 입력에서부터 판독 데이터의 출력까지의 대기 시간(액세스 시간)을 짧게 할 수 있어 고속 동작을 보증할 수 있다.
상기 다른 바람직한 실시예에서는, 재생 동작을 워드선 구동 동작과, 메모리 셀로의 재기록 동작으로 나누는 경우는 재생 동작시의 재생 어드레스(행 어드레스)와 그 후의 판독 또는 기록 동작의 어드레스(행 어드레스)가 일치하는 경우는, 전반(前半)의 재생 동작 시에 판독하여 유지해 둔 데이터가 그 후의 판독 또는 기록동작용의 판독 데이터로서 이용된다. 이에 따라, 전반의 재생 동작 시에 메모리 셀의 데이터가 파괴되어 있어도 그 후의 동작에 아무런 지장을 주지 않는다.
본 발명의 제3 측면은 상기 제2 측면에서 외부 명령의 입력을 제어하는 외부 클록이 외부 동작 사이클보다도 짧은 사이클인 경우에, 외부 클록에 동기하여 입력되는 외부 명령에 따라 제2 내부 동작 사이클이 생성되는 것을 특징으로 한다. 따라서, 제3 측면이 메모리 회로에 적용되는 경우에 재생 명령 발생 회로는 외부 명령의 입력 상황에 따라 재생 명령을 발생한다.
제3 측면에 따르면, 고속 클록의 시스템 내에 탑재되는 집적 회로 장치나 메모리 회로만으로도 자주(自主)적으로 제2 내부 동작 사이클을 생성하여 실행할 수 있다.
이하, 도면을 참조하여 본 발명의 실시 형태예를 설명한다. 그러나, 이러한 실시 형태예가 본 발명의 기술적 범위를 한정하는 것은 아니다. 또한, 이하의 실시 형태예는 메모리 회로를 예로 하여 설명하지만, 본 발명은 메모리 회로에 한정되지 않고 일반적인 집적 회로 장치에도 적용할 수 있다.
[제1 실시 형태예]
도 2는 제1 실시 형태예에 있어서의 메모리 회로의 전체 구성도이다. 도 1과 동일한 요소에는 동일한 참조 번호를 부여하고 있다. 외부로부터 공급되는 외부 클록(CLK)이 클록 버퍼(10)에 입력되고, 그것에 동기하여 위상이 약간 어긋난 내부 클록(CLK1)이 생성된다. 이 내부 클록(CLK1)은 도시하지 않지만, 명령 디코더·레지스터(11), 어드레스 버퍼·레지스터(12), 데이터 입출력 버퍼·레지스터(13), 메모리 제어 회로(14), 재생 명령 발생 회로(20) 등의 각 회로에 공급되고, 클록에 동기한 동작에 기여한다. 클록 인에이블 신호(CKE)는 통상 상태와 파워다운 상태를 나타내는 신호이다.
제1 실시 형태예에 있어서의 메모리 회로는 명령 디코더·레지스터(11)가 클록(CLK1)에 동기하여 명령(CMD)를 수신하고, 판독 명령(RD) 또는 기록 명령(WR)를 생성하며, 메모리 제어 회로(14)에 공급한다. 또한, 재생 명령 발생 회로(20)는 내장하는 재생 타이머(21)가 일정한 재생 사이클로 발생하는 재생 타이머 신호(REFTM)에 응답하여 재생 명령(REF)를 생성한다. 재생 명령 발생 회로(20)는 종래예와 달리, 통상 상태 및 파워다운 모드라도 재생 타이머 신호(REFTM)에 응답하여 재생 명령(REF)를 생성한다.
메모리 제어 회로(14)는 통상은 내부 명령(RD, WR)에 따라 판독 제어 동작 또는 기록 제어 동작을 클록 동기 동작으로 실행한다. 또한, 재생 명령(REF)이 생성되면, 메모리 제어 회로(14)는 클록 비동기 동작으로, 재생 제어 동작 또는 후속하는 내부 명령 제어 동작을 실행한다. 제어 회로(14)는 예컨대, 워드선 구동 신호, 센스 앰프 활성화 신호, 열 선택 신호, 프리차지 신호 등을 메모리 코어(15)에 공급함으로써 명령에 대응하는 제어 동작을 실행한다.
그 때문에, 메모리 제어 회로(14)는 하나의 동작 사이클이 종료하면 다음 명령을 수신하는 명령 수신 신호(CMDEN)를 생성한다. 또한, 명령 수신 신호(CMDEN) 발생 후에 내부 명령(RD, WR, REF)을 수신하면, 명령 디코더·레지스터(11)에 리셋 신호(RST1)를 공급하고, 재생 명령 발생 회로(20)에 리셋 신호(RST2)를 공급하며,각 내부 명령을 리셋한다.
도 3은 클록 동기 동작과 클록 비동기 동작을 도시한 도면이다. 도 3(A)은 클록 동기 동작을 설명한 도면이다. 명령(RD, WR)은 클록(CLK1)에 동기하여 입력, 생성되고, 명령 레지스터(11)에 의해 유지된다. 또한, 메모리 제어 회로(14)는 명령 레지스터(11)가 유지하는 내부 명령(RD, WR)을 명령 수신 신호(CMDEN)가 H 레벨인 동안 수신한다. 그리고, 내부 명령에 대응하는 제어 동작을 실행한다.
메모리 코어(15)는 메모리 셀 어레이를 갖지만, 이 메모리 셀 어레이에서의 최소 동작 사이클은 워드선 상승(ta), 비트선 증폭(tb), 워드선 하강(tc), 비트선 프리차지(td)로 이루어진다. 이들이 메모리 셀 어레이 동작 기간(tmca)을 구성한다.
통상의 동기형 DRAM에서는, 제조 프로세스에 의한 변동 등을 고려하여 클록(CLK1)에 동기하여 메모리 셀 어레이 동작 기간(tmca)이 반복되어도 그 메모리 셀 어레이 동작 기간(tmca) 동안에 명령 대기 시간(t1)을 갖는다. 따라서, 도 3(A)에 도시된 바와 같이, 메모리 셀 어레이 동작 기간(tmca)이 종료하여 명령 수신 신호(CMDEN)가 생성되어도 명령 대기 시간(t1)후가 아니면, 새로운 명령이 입력되지 않는다. 그리고, 새로운 명령이 입력되고 나서, 메모리 제어 회로(14)에 그 내부 명령이 수신되고, 대응하는 제어 동작이 개시된다. 그 결과, 메모리 셀 어레이 동작 기간(tmca)은 클록(CLK1)에 동기하여 반복된다.
다음에, 도 3(B)은 클록 비동기 동작을 도시한다. 명령(RD, WR)은 클록(CLK1)에 동기하여 유지되거나, 도시하지 않은 재생 명령(REF)이 비동기로 생성된다. 그리고, 메모리 셀 어레이 동작 기간(tmca)이 종료한 시점에서 이미 내부 명령(RD, WR, REF)이 발생하고 있기 때문에, 메모리 제어 회로(14)는 명령 수신 신호(CMDEN)에 응답하여 그 내부 명령을 수신하고, 대응하는 메모리 셀 어레이 동작 기간이 개시된다. 따라서, 이 경우는, 메모리 셀 어레이 동작 기간(tmca) 동안에는 명령 대기 시간(t1)이 존재하지 않고, 최소 동작 사이클로 메모리 셀 어레이 동작이 반복된다.
클록 비동기 동작을 행하는 경우는 명령 대기 시간(t1)이 존재하지 않기 때문에, 클록(CLK1)의 위상으로부터 지연되어 메모리 셀 어레이 동작이 개시되어도 복수의 명령을 최소 동작 사이클로 실행함으로써 메모리 셀 어레이 동작은 곧 클록(CLK1)의 위상에 도달할 수 있다.
이상과 같이, 클록 동기 동작은 통상 동작이며, 클록 비동기 동작은 고속 동작에 대응한다. 이 통상 동작과 고속 동작의 전환은 명령 레지스터(11)가 유지하는 내부 명령과 동작 기간이 종료되었을 때에 발생하는 명령 수신 신호(CMDEN)와의 논리곱을 취함으로써 간단히 행할 수 있다. 즉, 명령 수신 신호(CMDEN)가 먼저 발생하면, 뒤에서 클록에 동기하여 생성되는 내부 명령에 따라 메모리 셀 어레이 동작 기간이 개시된다. 따라서, 이 경우는, 도 3(A)의 클록 동기 동작(통상 동작)이다. 반대로, 내부 명령이 먼저 존재하면, 뒤에서 생성되는 명령 수신 신호(CMDEN)에 응답하여 대기 시간(t1)없이 메모리 셀 어레이 동작 기간이 개시된다. 이 경우에는 도 3(B)의 클록 비동기 동작(고속 동작)이다.
그리고, 메모리 셀 어레이가 명령에 따른 동작을 개시하면, 명령 수신신호(CMDEN)를 리셋하는 동시에 명령 레지스터(11)의 내부 명령을 리셋한다. 또한, 재생 명령 발생 회로(20)의 재생 명령을 리셋한다.
도 4는 메모리 제어 회로(14)의 구성예를 도시한 도면이다. 메모리 제어 회로(14)는 내부 명령에 대응하여, 메모리 코어(15)에 각종 제어 신호(φ)를 공급하는 제어 신호 발생 회로(24)와, 내부 명령 입력 버퍼(25, 26, 27)를 갖는다. 제어 신호에는 워드선을 구동하는 워드선 구동 신호(φWL)와, 비트선 쌍과 센스 앰프 사이의 비트선 트랜스퍼 게이트를 구동하는 비트선 트랜스퍼 게이트 신호(φBTR)와, 센스 앰프를 활성화하는 활성화 신호(φLE)와, 칼럼 게이트 구동 신호(φCL)와, 프리차지 신호(φPRE) 등이 포함된다.
더욱이, 메모리 제어 회로(14)는 입력 펄스의 하강 시에 펄스를 발생하는 펄스 생성 회로(28, 30, 32, 33)와, 명령 수신 신호(CMDEN)을 생성하는 플립플롭(FF)을 갖는다. 내부 명령(RD, WR, REF)은 예컨대 L 레벨에서 비활성 상태, H 레벨에서 활성 상태로 한다.
도 5는 재생 명령이 발생했을 때의 클록 동기 동작으로부터 클록 비동기 동작으로 이행하는 경우를 도시하는 타이밍 차트도이다. 클록(CLK1)의 상승 엣지(C1)까지 메모리 셀 어레이는 클록에 동기한 통상 동작을 반복하고 있는 것으로 한다. 따라서, 클록의 상승 엣지(C1) 전에 명령 수신 신호(CMDEN)가 발생하고 있다. 또한, 클록의 상승 엣지(C1)보다 앞에 재생 타이머 신호(REFTM)가 발생하고 있는 것으로 한다.
동작 사이클 1보다 앞에 재생 타이머 신호(REFTM)가 발생하면, 재생 명령 발생 회로(20)는 그 후의 클록 상승 엣지(C1)로부터 소정 시간 지연 후에 재생 명령(REF)을 발생한다. 이에 따라, 외부로부터의 명령에 대응하는 내부 명령(RD(A0))을 우선해서 수신하여 내부의 동작 사이클을 실행할 수 있다.
상승 엣지(C1)에서 발생한 내부 명령(RD(A0))(판독 명령)은 명령 수신 신호(CMDEN)가 수신 상태이기 때문에, 클록(CLK1)에 동기하여 메모리 제어 회로(14)의 명령 입력 버퍼(25)에 입력된다. 따라서, 제어 신호 발생 회로(24)에 의해 각종 제어 신호가 발생되고, 사이클 1은 상승 엣지(C1)로부터 개시된다. 사이클 1에서는 판독 동작을 위해 워드선 구동 신호(φWL), 센스 앰프 활성화 신호(φLE), 열 선택 신호(φCL) 등이 생성되고, 마지막으로 프리차지 신호(φPRE)가 생성된다. 그리고, 프리차지 기간이 종료되면, 플립플롭(FF)은 명령 수신 신호(CMDEN)를 발생한다. 또한, 내부 명령(RD(A0))의 동작이 개시되면, 리셋 신호(RST1)에 의해 명령은 리셋된다.
이 시점에서, 재생 명령(REF)이 생성되어 있기 때문에, 명령 수신 신호(CMDEN)에 응답하여 명령 입력 버퍼(27)가 이 명령(REF)을 입력하고, 제어 신호 발생 회로(24)가 재생 동작에 대응하여 각종 제어 신호(φ)를 발생한다. 실제로 재생 동작은 판독 동작과 동일하다. 그리고, 명령(REF)을 입력하면, 리셋 신호(RESET)가 생성되고, 명령 수신 신호(CMDEN)가 L 레벨로 된다. 동시에, 리셋 신호(RST2)가 생성되고, 재생 명령(REF)이 리셋된다. 따라서, 재생 명령에 대응하는 사이클 2의 동작은 대기 시간(t1)을 삽입하는 일없이 클록 상승 엣지(C2)보다 앞에 개시된다. 즉, 클록 비동기 동작이다.
재생 동작이 종료되면, 다시 명령 수신 신호(CMDEN)가 생성된다. 이 때, 이미 클록 엣지(C2)에 동기하여 내부 명령(RD(A1))이 명령 레지스터(11)에 유지되어 있다. 따라서, 이 내부 명령(RD(A1))이 명령 수신 신호(CMDEN)에 응답하여 명령 입력 버퍼(25)에 입력되고, 다음 사이클 3의 동작이 개시된다. 이 동작도 클록 비동기 동작이다.
이하, 동일하게 하여 클록 엣지에 동기하여 생성된 내부 명령이 순차 클록 비동기 동작으로 실행된다. 클록 비동기 동작에서는 대기 시간 없는 고속 동작이기 때문에, 곧 내부 동작 사이클이 클록(CLK1)의 사이클에 도달하고, 명령 수신 신호(CMDEN)가 클록(CLK1)의 상승 엣지의 위상보다 빨라지게 된다. 그 결과, 내부 동작 사이클은 대기 시간(t1)을 사이에 삽입시켜 클록(CLK1)에 동기한 클록 동기 동작이 된다.
도 6은 제1 실시 형태예에서 클록 동기 동작과 클록 비동기 동작(고속 동작)을 도시하는 타이밍 차트도이다. 도 6은 도 5의 동작을 보다 많은 동작 사이클로 나타내고 있다. 외부로부터의 명령(CMD)는 클록(CLK1)에 동기하여 공급되고, 명령 레지스터(11)에 의해 내부 명령이 유지된다. 도 6의 예는 판독 명령(RD)이 연속해서 공급되어 있다.
처음에는, 클록(CLK1)에 동기하여 내부 동작 사이클(RD0-2)이 실행된다. 내부 동작 사이클(RD1)일 때에 재생 타이머가 재생 타이머 신호(REFTM)를 생성하면, 일정한 지연 후에 내부 재생 명령(REF)이 출력된다. 그리고, 내부 동작 사이클(RD2)이 종료되면, 즉 재생 명령(REF)을 따르는 내부 동작 사이클이 개시된다. 그 후에는 클록 비동기 동작으로 이행하고, 내부 동작 사이클(RD3-7)까지가 고속 동작으로 된다. 곧, 내부 동작 사이클이 클록(CLK1)의 사이클에 도달하면, 다시 내부 동작 사이클(RD8) 이후가 클록 동기 동작으로 된다.
즉, 연속되어 입력되는 판독 명령에 대하여, 모두를 입력하여 유지하고, 필요에 따라 재생 동작 사이클을 인터럽트시키며, 클록 비동기의 고속 동작으로 유지된 판독 명령을 실행한다. 따라서, 데이터 출력 단자(DQ)에는 판독 데이터가 연속하여 출력되고, 메모리 제어기는 내부의 재생 동작은 보이지 않으며, 통상의 연속 판독이 행해지고 있는 것처럼 보인다.
도 7은 보다 저속의 외부 클록의 경우에서 클록 동기 동작과 클록 비동기 동작(고속 동작)을 나타내는 타이밍 차트도이다. 이 경우에는 내부의 고속 동작(클록 비동기 동작) 사이클이 클록(CLK1)에 비하여 상당히 짧다. 따라서, 재생 명령(REF) 발생후의 재생 동작 사이클(REF)로부터 클록 비동기 동작이 되지만, 그 고속 동작은 다음 판독 동작 사이클(RD3)까지이며, 그 후는 클록 동기 동작으로 된다. 즉, 재생 동작 실행 후에 내부 동작 사이클이 클록(CLK1)의 사이클에 도달하기 까지의 기간이 짧아진다.
도 8은 더욱 저속의 외부 클록의 경우에 클록 동기 동작과 클록 비동기 동작(고속 동작)을 도시하는 타이밍 차트도이다. 이 경우에는 3번째 판독 동작 사이클(RD) 후에 재생 동작이 클록 비동기로 행해지지만, 그 재생 동작이 다음 클록(CLK1)의 상승 엣지보다 앞에서 종료되고, 다음 판독 동작 사이클로부터 클록 동기 동작으로 되돌아간다.
도 6, 도 7, 도 8의 어느 경우도 외부 명령의 입력으로부터 2클록 후에 데이터 출력 단자(DQ)에 판독 데이터가 출력되도록 내부 회로를 제어함으로써 통상 동작 중 연속하는 명령을 처리 중에 재생 동작을 인터럽트시켜도 문제없이 판독 데이터를 연속해서 출력할 수 있다.
도 9는 외부 클록(CLK1)의 사이클에 비하여 내부 동작 사이클이 2배 긴 경우의 클록 동기 동작과 클록 비동기 동작(고속 동작)을 도시하는 타이밍 차트도이다. 메모리 소자가 탑재되는 시스템 내의 클록(CLK1)이 고속이고, 그것에 대하여 소자 내부의 동작이 저속인 경우의 예이다. 이 경우에는 사양(specification)상, 외부로부터의 명령은 외부 클록(CLK1)에 동기하여 연속해서 공급하는 것은 허가되지 않는다. 따라서, 최고속으로 외부로부터의 명령은 홀수 번째 또는 짝수 번째 클록의 상승 엣지에 동기하여 공급된다. 이 경우에도, 도 9에 도시된 바와 같이, 도 6의 경우와 동일하게 하여 내부 동작 사이클 동안에 대기 시간(t1)을 이용하여 재생 동작 사이클을 삽입할 수 있게 된다. 단, 도 9의 경우는 외부 명령의 입력으로부터 4개의 클록 후에 판독 데이터가 데이터 출력 단자(DQ)에 출력된다.
또한, 홀수 번째 클록에 동기하여 명령이 입력된 후, 짝수 번째 클록에 동기하여 명령이 공급되는 경우도 있다. 그러나, 그 경우에도, 연속하는 클록에 동기하여 명령은 공급되지 않는다. 따라서, 그 경우에는 명령의 사이에 2개의 클록 사이클이 존재하게 되고, 내부의 재생 동작 사이클의 삽입에 아무런 지장을 초래하지 않는다.
상기 제1 실시 형태예에서 재생 타이머 신호(REFTM)는 클록(CLK)에 대하여,예컨대 2자릿수 정도 낮은 주파수이다. 따라서, 수백 클록(CLK)에 대하여, 재생 타이머 신호(REFTM)는 1회 발생하는 정도이다. 그 결과, 수백 사이클의 외부 동작 사이클에 대하여, 수백 사이클에 1사이클 더한 내부 동작 사이클로 된다. 모든 외부 동작 사이클에 대하여, 내부 동작 사이클과 재생용 동작 사이클의 2개의 내부 동작 사이클이 할당될 필요는 없고, 통상 동작에서는 고속 동작이 보증되는 것이다.
[제2 실시 형태예]
제2 실시 형태예는 외부 동작 사이클보다 짧은 내부 동작 사이클로 명령을 실행하는 메모리 회로이다. 재생 동작을 필요로 하는 메모리 회로에서 메모리 제어 회로는 M(M≥2)회의 외부 동작 사이클에 대하여, M보다 많은 N(M＜N＜2M)회의 내부 동작 사이클을 갖는다. 외부 명령은 외부 동작 사이클에 동기하여 입력된다. 또한, 판독 데이터의 출력 및 기록 데이터의 입력도 외부 동작 사이클에 동기하여 행해진다. 그것에 대하여, N회의 내부 동작 사이클은 외부 동작 사이클에 대응하는 외부 명령을 실행하는 제1 내부 동작 사이클과, 재생 명령을 실행하는 제2 내부 동작 사이클을 갖는다. 그리고, 내부에서 재생 명령이 발생된 경우에는 상기 제2 내부 동작 사이클을 이용하여 재생 동작이 행해진다.
이상과 같이, 제2 실시 형태예에서 메모리 회로는 M회의 외부 동작 사이클로 이루어지는 확대 동작 사이클 내에 M회보다 많은 N회의 내부 동작 사이클을 생성하고, (N-M)회의 내부 동작 사이클을 이용하여 내부에서 자동 발생하는 재생 명령에 대응하는 재생 동작을 실행한다. 단, 외부 동작 사이클에 동기하여 명령이나 기록 데이터가 입력되고, 판독 데이터가 출력되기 때문에 메모리 제어기로부터는 메모리회로가 외부 동작 사이클에 동기하여 동작하고 있는 것처럼 보인다. 또한, M회보다 1개 사이클 또는 수 사이클 많은 N회의 내부 동작 사이클로 하면, 연속하는 판독 명령에 대하여 소정의 판독 대기 시간의 지연으로 외부 동작 사이클에 동기하여 판독 데이터를 연속해서 출력할 수 있다.
이하의 실시 형태예에서는, M=7, N=8의 경우가 설명된다.
도 10은 제2 실시 형태예에서 메모리 회로의 구성도이다. 도 2와 동일한 부분에는 동일한 참조 번호가 부여된다. 또한, 도 11은 그 동작 타이밍 차트도이다. 도 10의 메모리 회로는 도 2와 비교하면, 외부 클록(ECLK)으로부터 외부 클록에 동기한 클록(ECLK1)과, 내부 동작 사이클을 제어하는 내부 클록(ICLK1∼ICLK3, REF-CLK)을 생성하는 클록 발생 회로가 설치되는 점에서 다르다. 도 11에 도시된 바와 같이, 내부 클록은 7회의 외부 동작 사이클에 대하여 발생하는 8회의 내부 동작 사이클을 결정한다. 따라서, 내부 클록의 주기는 외부 클록의 주기보다도 약간 짧다.
상기 클록 발생 회로(35)가 생성하는 클록에서 외부 클록(ECLK1)은 외부 클록(ECLK)에 동기하고 있고, 명령, 어드레스, 데이터의 입출력 타이밍을 제어한다. 내부 클록(ICL1)은 외부 명령을 실행하는 내부 동작 사이클의 개시를 제어한다. 내부 클록(ICLK2)은 상기 클록(ICLK1)을 지연시킨 클록으로서, 메모리 코어로부터 판독한 데이터를 데이터 버스(BD2)에 출력하는 클록이다. 출력 래치 클록(ICLK3)은 데이터 버스(DB2)에 출력된 데이터를 데이터 입출력 회로(13) 내의 출력 레지스터(134)에 수신하는 클록이다. 그리고, 재생 클록(REF-CLK)은 재생 내부 동작 사이클을 제어하는 클록이다.
따라서, 도 10의 메모리 회로에서는, 클록(ECLK1)에 동기하여 외부 명령(CMD)이 명령 디코더(11A)에 입력되고, 외부 어드레스가 어드레스 버퍼(12A)에 입력된다. 또한, 데이터 입출력 버퍼(13)에서 클록(ECLK1)에 동기하여 판독 데이터가 출력 버퍼(133)로부터 출력되고, 기록 데이터가 입력 버퍼(131)에 입력된다.
그것에 대하여, 명령 레지스터(11B)와 어드레스 레지스터(12B)가 내부 클록(ICLK1)에 동기하여 명령(RD, WR) 및 외부 어드레스(EAdd)를 메모리 제어 회로(14)나 메모리 코어(15)에 공급한다. 마찬가지로, 판독 데이터는 내부 클록(ICLK2)에 동기하여 메모리 코어로부터 센스 버퍼에 출력되고, 출력 래치 클록(ICLK3)에 동기하여 데이터 버스의 판독 데이터가 레지스터(134)에 래치된다. 또한, 기록 데이터는 내부 클록(ICLK1)에 동기하여 레지스터(132)에 래치된다. 따라서, 레지스터(11B, 12B, 134, 132)는 외부 클록과 내부 클록과의 위상의 어긋남을 흡수하여 대응하는 신호를 내부 동작 사이클에 맞춰서 래치하고 전달한다.
도 11의 타이밍 차트도는 외부 명령로서 판독 명령(Read-0∼Read12)이 외부 클록(ECLK)에 동기하여 공급되는 경우를 도시한다. 7개의 외부 클록(ECLK)으로 이루어지는 사이클을 확대 동작 사이클이라 칭한다. 이 확대 동작 사이클에 대하여, 7개의 내부 클록(ICLK1)과 1개의 재생 클록(REF-CLK)이 발생한다.
우선, 외부 클록(ECLK1)에 동기하여 외부 명령은 명령 디코더(11A)에 입력되고, 외부 어드레스도 어드레스 버퍼(12A)에 입력된다. 최초의 판독 명령(Read-0)은 내부 클록(ICLK1)에 동기하여 레지스터(11B)에 래치되고, 메모리 제어 회로(14)에 공급된다. 그리고, 내부 클록(ICLK1)에 동기하여 판독 동작 사이클이 실행된다. 메모리 코어(15)로부터 판독된 판독 데이터는 내부 클록(ICLK2)에 동기하여 센스 버퍼(SB)에 의해 데이터 버스(DB2)에 출력되고, 출력 래치 클록(ICLK3)에 동기하여 출력 레지스터(134)에 래치된다. 그리고, 마지막으로, 외부 클록(ECLK1)에 동기하여 출력 버퍼(133)로부터 출력 단자(DQ)에 판독 데이터가 출력된다. 도 11의 예에서는, 최초의 판독 명령(Read-0)의 입력에서부터 판독 데이터(Q0)를 출력할 때까지의 대기 시간은 2개의 외부 클록 사이클이다.
도 11의 예에서는, 확대 동작 사이클 내의 2번째 내부 동작 사이클이 재생 동작 사이클에 할당된다. 따라서, 2번째 내부 클록으로서 재생 클록(REF-CLK)이 발생한다. 재생 타이머(21)에 의해 재생 사이클마다 발생하는 재생 타이머 신호(REFTM)에 응답하고, 재생 명령 발생 회로(20)는 재생 클록(REF-CLK)에 동기하여 재생 명령(REF)을 발생한다. 따라서, 재생 타이머 신호가 생성되었을 때에, 확대 동작 사이클 내의 2번째 내부 동작 사이클로 재생 동작이 실행된다. 재생 동작에서는 셀렉터(18)가 재생 어드레스 카운터(17)의 재생 어드레스(RAdd)를 선택하여 행 디코더(RDEC)에 공급한다. 재생 동작이 실행되면, 재생 어드레스 카운터(17)는 카운트 업한다. 재생 타이머 신호가 생성되지 않는 경우에 2번째 내부 동작 사이클로는 아무런 동작도 행해지지 않는다. 그리고, 3번째에서 8번째까지의 내부 동작 사이클은 나머지 6개의 판독 명령(Read-1∼Read-6)에 대응하는 판독 동작이 실행된다.
따라서, 재생 동작이 인터럽트된 후의 내부 동작 사이클은 외부 동작 사이클(외부 클록(ECLK)의 사이클)에 비하여 상당히 지연되고 있지만, 내부 동작사이클이 외부 클록 사이클보다도 1/8씩 짧기 때문에, 내부 동작 사이클은 조금씩 외부 클록 사이클에 근접하고, 곧 확대 동작 사이클의 최후에 도달한다.
도 12는 판독 명령과 기록 명령이 혼재하는 경우의 동작 타이밍 차트도이다. 이 경우도, 도 11의 경우와 마찬가지로 7개의 외부 클록에 대하여, 8개의 내부 동작 사이클이 존재한다. 그리고, 기록 데이터(D2)는 외부 클록에 동기하여 입력되고, 내부 동작 사이클에 동기하여 기록 동작이 실행된다. 또한, 판독 대기 시간이 2이기 때문에, 판독 명령(Read-1)으로부터 4클록 후에 다음 기록 명령(Write-2)이 공급된다. 이에 따라, 입출력 단자(DB)에서 판독 데이터(Q1)와 기록 데이터(D2)가 충돌하는 것을 피할 수 있다.
도 13은 클록 발생 회로의 회로도이다. 또한, 도 14는 그 동작 타이밍 차트도이다. 클록 발생 회로(35)는 외부 클록(ECLK)을 입력 버퍼(39)에 입력하고, 펄스폭 조정 회로(40)에 의해 상승 엣지로부터 3개 게이트 만큼의 펄스폭을 갖는 클록(ECLK1)을 생성한다. 따라서, 이 클록(ECLK1)은 외부 클록(ECLK)과 동기하며, 위상이 조금 지연된 클록이다.
펄스폭 조정 회로(40)의 출력(N1)은 위상 비교기(41)의 한쪽 입력에 공급되는 동시에 가변 지연 소자(D1∼D8)를 경유하여 다른 쪽 입력에도 공급된다. 그리고, 위상 비교기(41)에 의해 검출되는 위상차에 대하여, 위상차가 없어지도록 지연제어 회로(42)가 지연 제어 전압(Vc)을 출력한다. 이 지연 제어 전압(Vc)에 따라 각 가변 지연 소자(D1∼D8)의 지연 시간이 조정된다.
따라서, 각 가변 지연 소자의 출력으로서, 외부 클록(ECLK)의 1개의 사이클을 8등분한 위상의 어긋남을 갖는 8개의 내부 클록(N1∼N8)이 생성된다. 이 내부 클록(N1∼N8)이 시프트 레지스터(37)가 출력하는 선택 신호(S1∼S8)에 따라 멀티플렉서(38)에 의해 선택되고, 내부 클록(N10)으로서 출력된다. 시프트 레지스터(37)는 내부 클록(N10)의 하강 엣지에서 시프트한다. 그리고, 순서대로 발생하는 선택 신호(S1∼S8)는 S1, S8, S7···. S2의 순서로 내부 클록(N1∼N8)을 선택한다. 이 결과, 내부 클록(N10)은 외부 클록(ECLK)의 7/8개의 사이클을 갖는 짧은 사이클의 클록로 되고, 외부 클록(ECLK)보다 1/8개의 사이클씩 위상이 진행된 클록으로 된다.
이 내부 클록(N10)으로부터, NOR 게이트(44)에 의해 2번째 클록이 제거되어 7개의 내부 클록(ICLK1)이 생성된다. 또한, NAND 게이트(43)에 의해 2번째 클록이 선택되어 1개의 재생 클록(REF-CLK)이 생성된다. 또한, 내부 클록(ICLK1)에 대하여, 가변 지연 소자(D9∼D12)의 지연 시간만큼 위상 지연된 내부 클록(ICLK2)이 생성된다. 또한, 클록(N4)으로부터 인버터 2단분(段分) 위상 지연된 출력 래치 클록(ICLK3)이 생성된다. 클록(N4)을 선택함으로써 내부 클록(ICLK2)의 C1과 C2 및 출력 래치 클록(ICLK3)의 C3, C4, C5가 C3-C1-C4-C2-C5의 순서로 생성된다. 이렇게 함으로써, 2번째 동작 내부 사이클에 재생 동작이 삽입되어도 연속하는 판독 명령에 대하여, 그 판독 데이터를 동일한 순서로 연속하여 출력 레지스터(134)에 래치할 수 있다.
도 15는 재생 명령 발생 회로와 그 동작 타이밍 차트를 도시한 도면이다. 재생 명령 발생 회로(20)는 지연 플립플롭(46, 47)과, NAND 게이트(48), 지연회로(49)를 갖는다. 동작 타이밍 차트도에 도시된 바와 같이, 재생 타이머 신호(REFTM)가 발생한 후의 재생 클록(REF-CLK)에 동기하여 신호(N22)가 H 레벨로 되며, 재생 명령(REF)이 생성된다. 그리고, 지연 회로(49)의 지연 후에 카운트 업 신호(UP)가 생성되고, 재생 어드레스 카운터(17)의 어드레스를 카운트 업한다. 이것에 따라, 플립플롭(46, 47)은 리셋된다.
이와 같이, 확대 동작 사이클 내의 8내부 동작 사이클 중, 2번째 내부 동작 사이클이 재생 동작용으로 확보된다. 그리고, 재생 타이머 신호(REFTM)가 발생했을 때에는 그 직후의 2번째 내부 동작 사이클로 재생 명령(REF)이 생성되고, 메모리 코어(15)로 재생 동작이 실행된다. 이 재생 동작에서는 재생 어드레스 카운터로부터의 재생 어드레스(RAdd)에 대응하는 워드선이 구동되고, 비트선 쌍에 판독된 데이터가 센스 앰프(SA)로 증폭되며, 메모리 셀에 재기록된다. 그 후, 워드선이 하강되고, 프리차지 동작이 행해진다.
[제3 실시 형태예]
제2 실시 형태예에서는 2번째 내부 동작 사이클을 재생 동작 사이클에 할당하고 있다. 따라서, 1번째 내부 동작 사이클에 대응하는 판독 명령의 판독 액세스 시간(판독 대기 기간)은 도 11에 도시된 바와 같이 비교적 길어진다. 이것은, 2번째 내부 동작 사이클의 앞뒤의 사이클에서의 판독 데이터의 출력 타이밍을 외부 클록에 동기하여 연속시키기 위함이다.
이것에 대하여, 제3 실시 형태예에서는, 8개의 외부 동작 사이클 중에 외부 명령을 실행하는 8개의 제1 내부 동작 사이클과, 재생 동작을 행하는 2개의 제2 내부 동작 사이클을 갖는다. 재생 동작용 제2 내부 동작 사이클은 제1 내부 동작 사이클의 반정도의 길이이며, 1회의 재생 동작이 2회로 나누어 행해진다. 그 결과, 최악의 판독 액세스 시간을 제2 실시 형태예보다 짧게 할 수 있다.
도 16은 제3 실시 형태예에 있어서의 메모리 회로의 구성도이다. 도 10과 다른 부분은 2개의 재생 명령(REF1, REF2)이 생성되는 것과, 재생 어드레스(RAdd)와 외부 어드레스(EAdd)를 비교하여 비교 결과 신호를 생성하는 비교기(50)가 설치되어 있는 것이다. 더욱이, 메모리 코어(15) 내에 메모리 셀의 판독 데이터를 일시적으로 유지하는 데이터 레지스터(DRG)와, 셀 어레이(MCA) 내의 도시하지 않은 비트선 쌍과 데이터 레지스터(DRG) 사이에 설치되는 전송 게이트(TRG)가 마련되어 있는 것도 도 10과 다른 구성이다. 데이터 레지스터(DRG)는 센스 앰프(SA)와 실질적으로 동일한 회로로서 전반(前半)의 재생 동작 사이클로 비트선 쌍의 전압을 증폭하여 유지한다. 그 이외에는 동일한 참조 번호를 부여하고 있으므로, 설명을 생략한다.
도 17 및 도 18은 제3 실시 형태예의 재생 동작을 설명한 도면이다. 도 17(A)은 통상의 재생 동작과 판독 또는 기록 동작을 도시한다. 어느 쪽의 경우도 행 어드레스에 의해 선택된 워드선(WL)을 구동하여 메모리 셀 내의 데이터를 비트선 쌍(BL, /BL)에 판독하고, 그것을 센스 앰프(SA)로 증폭하며, 재기록 후에 프리차지를 행한다.
도 17(B)은 본 실시 형태예에서의 재생 동작을 도시한다. 본 실시 형태예에서의 재생 동작은 2개의 재생 동작 사이클(REF1, REF2)로 나누어 실행된다. 최초의 재생 단계 1에서는 워드선을 구동하여 피(被)재생 메모리 셀을 선택하고, 그 데이터를 비트선 쌍과 전송 게이트(TRG)를 통해 데이터 레지스터(DRG)에 전송한다. 데이터 레지스터(DRG)는 실질적으로 센스 앰프와 동일한 회로이며, 비트선 쌍을 증폭할 수 있고, 그 데이터를 유지한다. 다음에 재생 단계 2에서는 피재생 메모리 셀을 다시 선택하여 데이터 레지스터가 유지하는 데이터를 전송 게이트를 경유해서 메모리 셀에 재기록한다. 어느 쪽의 재생 단계에서도 마지막으로 프리차지를 행한다. 더욱이, 2개의 재생 단계 사이에 외부 명령에 대응하는 통상의 판독 또는 기록 동작 사이클이 삽입된다.
도 17(C)은 본 실시 형태예에서의 다른 재생 동작을 도시한다. 재생 동작을 2개의 동작 사이클로 분할한 것에 의해, 최초의 재생 단계 1에서는, 피재생 메모리 셀의 데이터가 파괴된다. 수개의 내부 동작 사이클 후의 재생 단계 2에서 데이터 레지스터로부터 재기록이 행해지지만, 그 동안의 통상 내부 동작 사이클로 피재생 메모리 셀과 동일한 행 어드레스가 액세스되면, 판독 또는 기록 동작을 정상적으로 행할 수 없다.
그래서, 도 18에 도시된 바와 같이, 피재생 메모리 셀의 행 어드레스(Aa)와 그 후의 통상 내부 동작의 행 어드레스(Aa)가 일치하는 경우에는 그 내부 동작 사이클에서 전송 게이트(TRG)를 개방하여 데이터 레지스터(DRG)가 유지하는 데이터를 판독하고, 또는 기록 앰프(WA)로부터 기록 데이터에 따른 데이터를 데이터 레지스터(DRG)에 기록한다. 따라서, 이 때의 내부 동작 사이클로는 반드시 워드선을 구동할 필요는 없다.
그 후의 재생 단계 2에서는 워드선이 구동되고, 다시 전송 게이트(TRG)가 개방되어 데이터 레지스터(DRG)에 유지된 데이터가 비트선 쌍을 경유하여 메모리 셀에 기록된다. 이에 따라, 판독 동작의 재기록 및 기록 동작의 재기록이 행해진다.
그 때문에, 도 16에 도시된 바와 같이, 어드레스 비교기(50)가 설치되고, 비교 결과 신호에 따라 메모리 제어 회로(14)가 전송 게이트(TRG)의 개폐를 제어한다. 이 어드레스 비교기(50)는 최초의 재생 명령(REF1)과 다음 재생 명령(REF2) 사이의 기간만큼 비교기(50)에 인에이블 신호(EN)를 출력하고, 그 기간 내에서 재생 어드레스(RAdd)와 외부 어드레스(EAdd)를 비교시킨다.
도 19는 제3 실시 형태예에서의 타이밍 차트도이다. 8회의 외부 동작 사이클에 대하여, 10회의 내부 동작 사이클이 발생한다. 그리고, 2번째와 7번째에 2개로 분할된 재생 동작 사이클(Ref1-a, Ref2-a)이 실행된다. 따라서, 재생 동작 사이클은 외부 명령을 실행하는 4회의 통상 내부 동작 사이클마다 실행된다. 또한, 재생 동작이 2회로 분할되어 있기 때문에, 개개의 재생 동작 사이클은 통상의 내부 동작 사이클의 약 절반의 시간으로 종료한다. 그 결과, 판독 명령(Read-0)에 대한 액세스 시간이 도 11에 비하여 짧아진다. 이것은, 내부 동작 사이클(Read-0) 후의 재생 동작 사이클(Ref1-a)의 시간이 짧기 때문에, 내부 동작 사이클(Read-0)의 출력 데이터(Q0)와 후속하는 내부 동작 사이클(Read-1)의 출력 데이터(Q1)를 연속시켜도 출력 데이터(Q0)를 그 만큼 지연시킬 필요가 없기 때문이다.
도 19에 도시된 바와 같이, 8개의 외부 클록(ECLK)에 대하여, 외부 명령의 실행을 제어하는 8개의 내부 클록(ICLK1) 및, 2개의 재생 클록(REF-CLK)이 생성된다. 이에 따라, 10개의 내부 동작 사이클이 생성된다.
도 20은 제3 실시 형태예에 적용하는 클록 발생 회로(35)를 도시한 도면이다. 도 13과 동일한 참조 번호가 부여된다. 또한, 도 21은 그 동작 타이밍 차트도이다. 도 13의 클록 발생 회로와 달리 도 20의 클록 발생 회로는 시프트 레지스터(37)가 5단 구성으로 되어 있다. 그리고, 시프트 레지스터(37)가 생성하는 선택 신호(S1, S5, S4, S3, S2)는 멀티플렉서(38)에 제공되고, 내부 클록(N10)으로서, N1, N8, N4, N3, N2의 순서대로 선택된다. 따라서, 4개의 외부 클록(ECLK)에 대하여, 5개의 내부 클록(N10)이 생성된다.
그리고, NAND 게이트(43)에 의해, 클록(N8)의 타이밍의 내부 클록(N10)이 선택되어 재생 클록(REF-CLK)이 생성된다. 또한, NOR 게이트(44)에 의해, 클록(N8)의 타이밍의 내부 클록(N10)이 제거되어 내부 동작 사이클을 개시하는 내부 클록(ICLK1)이 생성된다. 내부 클록(ICLK1)은 지연 소자(D9-D12)에 의해 지연되고, 다른 내부 클록(ICLK2)으로 된다. 도 20에는 출력 래치 클록(ICLK3)의 생성 회로가 생략되어 있다.
도 22는 제3 실시 형태예에 적용하는 재생 명령 발생 회로와 그 동작 타이밍 차트도이다. 도 15에 도시된 제2 실시 형태예에 적용되는 재생 명령 발생 회로와 비교하면, 도 22의 재생 명령 발생 회로는 플립플롭(60, 61, 62) 및 NAND 게이트(63)가 추가되어 있다. 따라서, 플립플롭(46, 47)과 NAND 게이트(48)에서 재생 타이머 신호(REFTM)가 생성되고 나서, 다음 재생 클록(REF-CLK)에 동기하여 제1 재생 명령(REF1)이 생성된다. 그리고, 플립플롭(60, 61, 62) 및 NAND 게이트(63)에 의해 재생 타이머 신호(REFTM)가 생성되고 나서, 2번째 재생 클록(REF-CLK)에 동기하여 제2 재생 명령(REF2)이 생성된다. 그리고, 플립플롭(64)에 의해 제1 재생 명령(REF1)이 생성되고 나서부터 제2 재생 명령(REF2)이 생성될 때까지의 기간에 비교기 인에이블 신호(EN)가 생성된다. 또한, 제2 재생 명령(REF2)이 생성되고 난 후에, 지연 회로(49)를 통해 카운트 업 신호(UP)가 생성된다.
도 10에 도시된 제2 실시 형태예 및, 도 16에 도시된 제3 실시 형태예에서 클록 인에이블 신호(CKE)가 외부로부터 공급되고 있다. 이 클록 인에이블 신호(CKE)는 통상 동작 상태와 파워다운 상태를 지시하는 신호이다. 즉, 클록 인에이블 신호(CKE)가 H 레벨일 때가 통상 동작 상태(활성 상태)이고, L 레벨일 때가 파워다운 상태이다. 파워다운 상태에서는 클록 발생 회로(35)가 각종 클록의 발생을 정지한다. 그 결과, 외부 클록(CLK1)이 공급되는 명령, 어드레스, 데이터의 입출력 회로는 외부 신호의 입력이나 출력을 정지한다. 또한, 메모리 제어 회로(14)도 외부 명령에 대응하는 동작을 정지한다.
도 23은 파워다운 상태에서의 재생 명령 발생 회로와 그 동작 타이밍 차트를 도시한 도면이다. 도 15의 재생 명령 발생 회로와 비교하면, NAND 게이트(66, 67)가 추가되고, 클록 인에이블 신호(CKE)가 공급되고 있다.
타이밍 차트도에 도시된 바와 같이, 클록 인에이블 신호(CKE)가 H 레벨의 통상 동작 상태일 때에는 도 15와 마찬가지로 재생 타이머 신호(REFTM)가 생성된 후에, 재생 클록(REF-CLK)에 동기하여 재생 명령(REF)이 생성된다. 한편, 클록 인에이블 신호(CKE)가 L 레벨의 파워다운 상태에서는 재생 타이머 신호(REFTM)가 생성되면 곧바로 재생 명령(REF)이 생성된다. 파워다운 상태에서는 재생 클록(REF-CLK)이 생성되지 않기 때문이다.
[제4 실시 형태예]
제2 및 제3 실시 형태예에서는 외부 동작 사이클과 외부 클록 사이클이 동일하다. 그러나, 고속 클록에 동기한 시스템에 탑재되는 집적 회로 장치나 메모리 회로는 내부 동작 사이클보다도 2배 이상 짧은 사이클의 고속 외부 클록에 대하여 내부 동작을 행할 필요가 있다. 그 경우에는 외부 동작 사이클은 집적 회로 장치나 메모리 회로의 내부 동작 사이클과 정합한 길이가 된다.
제4 실시 형태예는, 예컨대 외부 동작 사이클이 20 ns에 대하여 외부 클록 사이클이 10 ns와 같은 경우에 적용되는 메모리 회로이다. 즉, 이 메모리 회로는 외부 동작 사이클이 50 MHz로 동작 가능하고, 더욱이, 클록 사이클이 100 MHz인 시스템에 탑재할 수 있다. 이러한 경우, 고속 클록으로 동작하는 시스템은 메모리 회로의 동작 사이클에 맞춰 명령 입력의 간격이 2개 이상의 클록으로 제약된다. 따라서, 가장 고속인 명령 입력에서도 하나 걸러 외부 클록에 동기하여 외부 명령이 입력된다. 또한, 외부 명령은 홀수 외부 클록 엣지와 짝수 외부 클록 엣지 중 어느 하나에 동기하여 입력하는 것이 허가된다. 그 결과, 홀수 클록 엣지에서 외부 명령이 공급된 후에, 짝수 클록 엣지에서 다음 외부 명령을 공급하는 경우에는 사이에 2개의 외부 클록을 삽입해야만 하다.
도 24는 제4 실시 형태예에 있어서의 메모리 회로를 도시한 도면이다. 도 25 내지 도 28은 제4 실시 형태예의 동작 타이밍 차트도이다. 도 25는 그 기본적 동작을, 도 26은 외부 클록(ECLK)의 위상 a측에서 외부 명령이 입력되는 동작을, 도 27은 외부 클록(ECLK)의 위상 b측에서 외부 명령이 입력되는 동작을, 도 28은 외부 클록(ECLK)의 위상 a측과 b측의 양쪽에서 두서없이 외부 명령이 입력되는 동작을 각각 도시한다.
이와 같이, 제4 실시 형태예에서는 외부 동작 사이클과 내부 동작 사이클과의 위상 관계가 2가지 존재한다. 즉, 도 26과 도 27의 2 가지이다. 따라서, 도 26에 도시된 바와 같이, 위상 a측에서 외부 명령이 입력되는 경우에는 7개의 외부 동작 사이클로 이루어지는 확대 사이클 내에 생성되는 8개의 내부 동작 사이클 중, 2번째 내부 동작 사이클이 재생 동작용으로 할당된다. 한편, 도 27에 도시된 바와 같이, 위상 b측에서 외부 명령이 입력되는 경우에는 8개의 내부 동작 사이클 중, 6번째 내부 동작 사이클이 재생 동작용으로 할당된다. 더욱이, 도 28에 도시된 바와 같이, 외부 명령이 임의로 입력되는 경우에는 재생 동작용의 내부 동작 사이클을 미리 정할 수 없다. 따라서, 제4 실시 형태예에서는 외부 명령의 입력 상황에 따라 재생 동작용 사이클이 결정된다. 구체적으로는, 재생 명령 발생 회로(20)가 2개의 연속 외부 클록에 동기한 외부 명령의 입력 상황에 따라 재생 명령의 발생을 허가하는 상태로 된다.
더욱이, 메모리 회로측은 어느 쪽의 위상에서 외부 명령이 공급되는지 예측할 수 없기 때문에, 외부 명령을 입력하는 명령 디코더(11A)는 외부 클록에 동기하여 위상 a, b측의 양방에서 외부 명령을 입력하여 내부 명령을 유지해야 한다. 따라서, 도 24에 도시된 바와 같이, 명령 레지스터(11B)는 외부 클록의 위상 a에서 입력되는 외부 명령에 대한 내부 명령을 유지하는 레지스터(1a)와, 위상 b의 내부명령을 유지하는 레지스터(1b)를 갖는다. 이들 레지스터(1a, 1b)는 외부 클록(ECLK)을 2분주한 클록(ECLK1-a, ECLK1-b)과 동기하여 명령을 유지한다.
이들 초단(初段)의 레지스터(1a, 1b)의 내부 명령은 스위치(SW1a, SW1b)를 통해 후단의 레지스터(2)에 내부 클록(ICLK1)에 동기하여 유지된다. 내부 클록(ICLK1)은 전술한 실시 형태예와 마찬가지로 외부 동작 사이클의 8/7배의 주파수(7/8배의 사이클)를 갖는다. 후단 레지스터(2)는 예컨대 OR 논리 입력을 가지며, 전단 레지스터(1a, 1b) 중 어느 한쪽에 유지된 내부 명령을 유지한다. 전단 레지스터(1a, 1b)에 내부 명령이 유지되어 있지 않은 경우에는 후단 레지스터(2)는 내부 명령을 유지하지 않는다.
명령 레지스터(11B)를 이러한 구성으로 하여 도 25의 명령 레지스터(1a, 1b)에 기입되는 바와 같이, 각 내부 동작 사이클로는 스위치(SW1, SW2)를 동시에 도통시켜 양 초단 레지스터(1a, 1b)의 내부 명령을 동시에 후단 레지스터(2)로 전송한다. 어느 한쪽의 위상 a, b에서 외부 명령이 입력되기 때문에, 그 한쪽의 내부 명령(RD, WR)이 후단 레지스터(2)로 전송되며, 제어 회로(14)에 의해 실행된다.
더욱이, 확대 사이클 내의 8개의 내부 동작 사이클 중, 2번째 내부 동작 사이클로는 초단 레지스터(1b)만을 후단 레지스터(2)로 전송한다. 마찬가지로, 6번째 내부 동작 사이클에서는 초단 레지스터(1a)만을 후단으로 전송한다. 그리고, 재생 명령 발생 회로(20)는 후단 레지스터(2)가 얼마간의 내부 명령(RD, WR)를 유지하고 있는 경우에는 재생 명령의 발생을 금지할 수 있고, 어느 쪽의 내부 명령(RD, WR)도 유지하지 않는 경우에는 재생 명령의 발생을 허가받는다.
상기 동작이 의미하는 바는 다음과 같다. 2번째 내부 동작 사이클로는 초단 레지스터(1b)만을 감시하기 때문에, 외부 클록(1b)에서 외부 명령이 입력되지 않은 경우에는 재생 동작 사이클(Ref)에 할당되게 된다. 이 동작은 도 26에 도시된다. 다음에, 6번째 내부 동작 사이클로는 초단 레지스터(1a)만을 감시하기 때문에 외부 클록(5a)에서 외부 명령이 입력되지 않은 경우에는 재생 동작 사이클(Ref)에 할당된다. 이 동작은 도 27에 도시된다.
그리고, 통상의 내부 동작 사이클이라도 외부 클록(ECLK)의 양 위상 a, b에서 연속하여 외부 명령이 입력되지 않는 경우에도 후단 레지스터(2)가 내부 명령을 유지하지 않기 때문에, 재생 동작 사이클로서 할당된다. 이 동작은 도 28에 도시된다. 도 28과 같이, 외부 클록의 양 위상 a, b에서 임의로 외부 명령이 입력되는 경우에는 외부 명령의 사이에 2개의 외부 클록의 간격이 필요해지기 때문에, 재생 동작 사이클로 되는 내부 동작 사이클은 많아진다.
이상과 같이, 외부 명령의 입력 상황에 따라 내부 동작 사이클이 재생 동작 사이클에 할당된다. 그리고, 재생 명령 발생 회로(20)는 재생 타이머 신호(REFTM)가 발생했을 때에 재생 동작 사이클로 재생 명령을 발생한다.
도 26, 도 27, 도 28에 도시된 바와 같이, 내부 클록(ICLK1)은 7개의 외부 동작 사이클(2개의 외부 클록(ECLK) 사이클에 해당)에 대하여, 8개 생성된다. 그리고, 데이터 버스(DB2)로의 판독 데이터의 출력을 제어하는 제2 내부 클록(ICLK2)은 제1 내부 클록(ICLK1)으로부터 지연하는 동시에 재생 동작 사이클일 때의 클록을 제외하고 생성된다. 더욱이, 출력 래치 클록(ECLK-L)은 외부 명령의 입력이 위상 a인지 b인지에 따라 외부 클록(ECLK)의 한쪽 클록을 소정 시간 지연시켜 생성된다. 따라서, 출력 래치 클록(ECLK-L)은 외부 클록에 동기한 클록이다. 도 26에서는 출력 래치 클록(ECLK-L)은 위상 a의 외부 클록(ECLK)을 지연한 클록이며, 도 27에서는 위상 b의 외부 클록(ECLK)을 지연한 클록이다. 도 28의 경우는, 양 위상의 외부 클록의 지연 클록이 혼재한다.
도 24로 되돌아가, 초단 레지스터(1a, 1b) 중 어느 하나에 내부 명령이 유지되면, 어드레스 레지스터(12C)로부터 외부 어드레스가 입력된다. 또한, 초단 레지스터(1a, 1b) 중 어느 하나에 기록 명령(WR)이 유지되면, 데이터 레지스터(135)로부터 기록 데이터가 입력된다. 모두 유효 외부 클록에 동기하여 외부 어드레스와 기록 데이터가 입력되는 것을 의미한다.
도 29는 제4 실시 형태예에 적용되는 클록 발생 회로를 도시한 도면이다. 또한, 도 30은 그 동작 타이밍 차트도이다. 도 13의 클록 발생 회로와 마찬가지로 8단의 시프트 레지스터(37)와, 멀티플렉서(38)와, 위상 비교 회로(41), 지연 제어 회로(42) 및 가변 지연 소자(D1∼D8)로 이루어지는 DLL 회로가 설치된다. 도 13의 예와 다른 것은 분주기(70)에 의해 외부 클록(ECLK)으로부터 초단 레지스터 제어의 클록(ECLK1-a, ECLK1-b)이 생성되는 것과, 판독 명령(RD)이 발생했을 때에 NAND 게이트(71)에 의해 제2 내부 클록(ICLK2)이 생성되는 것과, 출력 래치 클록(ECLK-L)이 초단 명령 레지스터의 출력의 판독 명령(RD1(a), RD1(b))이 발생했을 때에 분주 외부 클록의 타이밍을 지연시켜 생성되는 것이다. 더욱이, 스위치 신호(Dis-a, Dis-b)가 시프트 레지스터(2, 6)의 타이밍으로 생성된다.
도 30의 동작 타이밍 차트도는 외부 명령이 외부 클록(ECLK1)의 1a, 2a, 3a, 4b, 6a에서 입력된 경우를 도시한다. 이 경우는 내부 동작 사이클 2와 6에서 재생 동작 사이클로 된다. 그리고, 판독 명령(RD)에 따라 제2 내부 클록(ICLK2)이 생성되고, 출력 래치 클록(ECLK-L)이 생성된다. 판독 명령(RD)이 발생하지 않을 때에는 판독 데이터의 메모리 코어로부터의 출력을 제어하는 제2 내부 클록(ICLK2)은 생성되지 않는다. 또한, 출력 래치 클록(ECLK-L)은 분주된 외부 클록(ECLK1-a, ECLK1-b)으로부터 지연되며, 명령 레지스터(1)의 판독 명령(RD1)의 유무에 따라 생성된다.
도 31은 다른 클록 발생 회로를 도시한 도면이다. 이 클록 발생 회로는 도 29에 도시된 클록 발생 회로에 대하여, 스위치(SW11, SW12)를 추가하여 시프트 레지스터(37)의 선택 신호(SR3, SR4)에 따라 스위치(SW11)가 클록(N2, N3, N4) 중 어느 하나를 선택하고, 선택 신호(SR7, SR8)에 따라 스위치(SW12)가 클록(N6, N7, N8) 중 어느 하나를 선택한다.
도 32는 도 31의 클록 발생 회로의 동작 타이밍 차트도이다. 도 31 및 도 32에 도시된 바와 같이, 스위치(SW11)는 시프트 레지스터(37)의 선택 신호(SR3=H)일 때는 클록(N2)을 선택하고, 선택 신호(SR4=H)일 때는 클록(N4)을 선택하며, 그 이외에는 클록(N3)을 선택한다. 그 결과, 도 32에 도시된 바와 같이, 출력 래치 클록(ECLK-L(1a))은 약간 위상이 진행하여 내부 클록(ICLK2(1), ECLK-L(1a), ICLK2(2))이 겹치는 일없이 생성되게 된다. 마찬가지로, 출력 래치 클록(ECLK-L(2a))은 약간 위상이 지연되어, 내부 클록(ICLK2(3))이 발생한 후에 발생하게 된다. 이에 따라, 판독 데이터가 메모리 코어로부터 데이터 버스(DB2)에 출력되고, 출력 레지스터(134)에 래치되는 동작 마진을 크게 할 수 있다. 스위치(SW12)도 동일한 구성과 동작이다. 즉, 선택 신호(SR7=H)일 때는 클록(N6)을 선택하고, 선택 신호(SR8=H)일 때는 클록(N8)을 선택하며, 그 이외에는 클록(N7)을 선택한다.
도 33은 제4 실시 형태예에 적용되는 재생 명령 발생 회로와 그 동작을 도시한 도면이다. 도 23에 도시된 재생 명령 발생 회로는 재생 클록(REF-CLK)이 내부 판독 명령(RD)와 기록 명령(WR)에 따라 생성되는 구성이 다르다. 즉, 내부 동작 사이클의 개시를 제어하는 내부 클록(ICLK1)이 작은 지연 회로(82)를 경유하여 NAND 게이트(81)에 공급된다. 그리고, 내부 동작 명령(RD, WR)이 후단의 명령 레지스터(2)으로부터 출력되어 있으면, NOR 게이트(80)에 의해 재생 클록(REF-CLK)의 생성은 금지된다. 한편, 내부 동작 명령(RD, WR)이 후단의 명령 레지스터(2)로부터 출력되어 있지 않으면, NOR 게이트(80)에 의해 재생 클록(REF-CLK)의 생성이 허가된다.
따라서, 통상 동작 상태(CKE=H)일 때는 재생 타이머 신호(REFTM)가 발생한 후, 재생 클록(REF-CLK)이 생성하면, 재생 명령(REF)이 생성되고, 카운트 업(UP)이 생성된다. 한편, 파워다운 모드(CKE=L)일 때는 재생 타이머 신호(REFTM)가 발생하면 곧바로 재생 명령(REF)이 생성된다.
전술한 바와 같이, 도 24의 명령 레지스터(11B)와 도 33의 재생 명령 발생 회로와의 조합에 의해 외부 명령의 입력 상황에 따라 내부의 재생 명령(REF)의 발생이 허가되게 된다.
도 34는 제4 실시 형태예에 적용되는 다른 명령 레지스터 회로를 도시한 도면이다. 도 24에 도시된 명령 레지스터(11B)는 외부 클록(ECLK)의 위상 a, b에 대응하여 병렬로 2열의 초단 명령 레지스터를 설치하였다. 그것에 대하여, 도 34의 회로예에서는 외부 클록(ECLK)의 양 위상에 동기하여 내부 명령을 유지하는 명령 레지스터를 직렬(FF1, FF2와 FF4, FF5)로 설치하여 스위치(SW1a, SW1b) 대신에 게이트(G1, G3)를 설치하였다. 각 플립플롭(FF3, FF6)은 후단의 명령 레지스터(2)에 대응한다.
도 34의 명령 레지스터 회로에서는 외부 클록에 동기하여 생성되는 클록(ECLK1)(분주하지 않음)에 동기하여 명령 디코더(11A)가 디코드하여 생성한 최신의 기록 명령과 판독 명령을 플립플롭(FF1, FF4)에 각각 래치한다. 더욱이, 플립플롭(FF2, FF5)에는 1개 앞의 외부 클록(ECLK1)에 동기하여 래치된 명령이 분주 내부 클록(ICLK1)에 동기하여 래치된다. 그리고, 클록 발생 회로(35)로부터 생성되는 선택 신호(Dis)에 따라 게이트(G1, G2, G3)로 이루어지는 OR 회로에 의해 플립플롭(FF1, FF2)의 기록 명령의 논리합인지(Dis=L), 앞단의 플립플롭(FF1)의 기록 명령인지(Dis=H)가 후단 플립플롭(FF3)에 유지된다. 판독 명령측도 마찬가지이다. 어드레스 수신 신호(Aen)가 내부 판독 명령(RD1)와 내부 기록 명령(WR1)의 논리합이 NOR 게이트(85)와 인버터에 의해 생성되고, 데이터 수신 신호(Den)가 내부 기록 명령(WR1)에 의해 생성된다.
도 35, 도 36은 도 34의 명령 레지스터 회로를 사용한 경우의 메모리 회로의 동작 타이밍 차트도이다. 도 35는 기본 동작을 도시하고, 도 36은 도 28과 동일하게 외부 명령이 외부 클록의 위상 a와 b에 임의로 공급된 경우의 동작을 도시한다.
도 34의 명령 레지스터 회로는 초단의 레지스터를 병렬 구성이 아닌 직렬 구성으로 하였다. 따라서, 도 35에 도시된 바와 같이, 플립플롭(FF4, FF5)에는 연속하는 외부 클록(ECLK1)에 동기하여 래치된 판독 명령이 늘어서게 된다. 그 결과, 판독 명령(RD1, RD2)은 위상 a, b의 순서가 되는 경우와, 위상 b, a의 순서가 되는 경우가 교대로 발생한다. 따라서, 도 34에서는 스위치(SW1a, SW1b) 대신에 항상 초단 플립플롭(FF1, FF4)의 명령(RD1, WR1)만을 후단 플립플롭(FF3, FF6)에 래치한다. 구체적으로는 스위치 신호(Dis)가 2번째와 6번째 내부 동작 사이클로 H 레벨로 되고, 게이트(G1, G2)가 후단 플립플롭(FF2, FF5)의 출력의 전파(傳播)를 금지한다. 이와 같이 함으로써, 도 35에 도시된 바와 같이, 2번째 내부 동작 사이클로는 위상 1b측의 명령이 후단 플립플롭(FF6)에 유지되고, 6번째 내부 동작 사이클로는 위상 5a측의 명령이 후단에 유지된다. 즉, 도 25의 동작과 실질적으로 동일하게 된다.
도 36의 임의로 외부 명령이 입력된 경우에는 굵은 프레임에 유효한 내부 명령이 유지되고, 내부 동작 사이클 1, 4, 7이 재생 동작 사이클에 할당된다. 또한, 외부 명령이 외부 클록의 위상 a에서 연속하여 입력되는 경우에는 도 26과 마찬가지로 내부 동작 사이클 2가 재생 동작 사이클에 할당되고, 외부 명령이 외부 클록의 위상 b에서 연속하여 입력되는 경우에는 도 27과 마찬가지로 내부 동작 사이클 6이 재생 동작 사이클에 할당된다. 할당된 재생 동작 사이클로 재생 타이머 신호(REFTM)가 발생하고 있으면, 재생 명령(REF)이 발생하며, 그 동작이 행해진다.
도 37은 도 34의 명령 레지스터를 이용한 경우의 클록 발생 회로의 도면이다. 또한, 도 38은 그 동작 타이밍 차트도이다. 도 37의 클록 발생 회로는 도 29의 예와 비교하면, 스위치 신호(Dis)가 시프트 레지스터(37)의 2단째와 6단째 타이밍의 논리합으로서 NOR 게이트(85)와 후단 인버터에 의해 생성되는 것과, 출력 래치 클록(ECLK-L)이 판독 명령(RD1)가 생성될 때에 출력 클록(ECLK1)을 지연시켜 생성되는 것이 다르다. 도 34의 명령 레지스터를 직렬 회로 구성으로 함에 따라 출력 래치 클록(ECLK-L)의 생성 회로를 간소화할 수 있다. 단, 도 29의 출력 래치 클록 생성 회로에서도 적용 가능하다. 전술한 바와 같이, 2, 6번째 내부 동작 사이클로 스위치 신호(Dis)가 H 레벨로 되고, 도 34의 전단 플립플롭(FF1, FF4)만이 후단 플립플롭(FF3, FF6)으로 전송된다.
도 38의 동작 타이밍 차트도는 도 30과 비교하면, 분주 클록(ECLK1-a, ECLK1-b)이 존재하지 않고, 초단 명령 레지스터의 판독 명령(RD1)의 유지 기간이 반으로 되어 있는 것이다. 도 38에서의 외부 명령의 조합은 도 30과 동일하며, 따라서 전체의 동작은 동일하다. 즉, 재생 동작 사이클(REF)에서는 내부 클록(ICLK2)이 생성되지 않고, 판독 명령(RD1)에 맞춰 일정한 지연 후에 출력 래치 클록(ECLK-L)이 생성된다.
[제5 실시 형태예]
제5 실시 형태예는 외부 동작 사이클에 대하여 외부 클록 사이클이 1/3인 경우, 즉 외부 클록의 주파수가 내부 클록과 비교하여 3배인 경우의 메모리 회로이다. 예컨대, 외부 동작 사이클 30 ns의 메모리 소자를 클록 사이클 10 ns의 시스템에 탑재할 수 있도록 하는 예이다.
도 39는 제5 실시 형태예에 있어서의 메모리 회로의 구성도이다. 제4 실시 형태예를 도시한 도 24와 비교하면, 도 39에서는 명령 레지스터(11B)의 구성이 다르다. 도 39에서는 외부 클록(ECLK)이 3배의 주파수를 갖기 때문에, 명령 레지스터(11B)는 3개의 병렬 초단 레지스터(1a, 1b, 1c)와 스위치(SW1a, SW1b, SW1c)로 구성된다. 그 때문에, 외부 클록(ECLK)을 1/3로 분주한 클록(ECLK1-a, ECLK1-b, ECLK1-c)이 초단 레지스터의 명령 수신 타이밍을 제어한다. 그 이외의 구성은 도 24와 동일하다.
도 40은 도 39의 메모리 회로의 신호의 흐름을 도시하고, 도 41은 외부 명령이 위상 a, b, c에 임의로 입력되는 경우의 동작을 도시한다. 이들은 5개의 외부 동작 사이클로 확대 사이클이 구성되고, 확대 사이클 내에 6개의 내부 동작 사이클이 생성된다. 외부 클록(ECLK)을 1/3 분주한 3상 클록(ECLK1-a, ECLK1-b, ECLK1-c)에 따라 명령 레지스터(11b) 내의 초단 레지스터(1a, 1b, 1c)가 순차 내부 명령을 유지한다. 그리고, 스위치(SW1a, SW1b, SW1c)에 의해 위상 a, b, c의 명령 전부의 논리합을 후단 레지스터(2)로 전송하는 사이클과, 순차 위상 조합을 b, c-a, b-c, a로 변화시켜 명령의 논리합을 전송하는 사이클을 교대로 발생한다. 따라서, 도 40에 도시된 바와 같이, 내부 사이클 1, 3, 5에서는 위상 a, b, c의 명령의 논리합, 내부 사이클 2, 4, 6에서는 위상 bc, ab, ca의 명령의 논리합으로 되어 있다. 모든 논리합을 전송하는 사이클을 복수 사이클 연속시키는 것도 가능하지만, 도 40에서는 지면의 관계상, 최단(最短)의 1개인 사이클로 하고 있다.
도 40에 도시된 바와 같이, 내부 동작 사이클 2에서는 위상 1b, 1c의 명령의 논리합이 후단의 레지스터로 전송된다. 따라서, 위상 a에 동기하여 최단의 사이클에 외부 명령이 입력되는 경우에는 2번째 내부 동작 사이클이 재생 동작 사이클로 된다. 마찬가지로, 위상 b에 동기하여 연속해서 외부 명령이 입력되는 경우에는 6번째 내부 동작 사이클이 재생 사이클로 된다. 또한, 위상 c에 동기하여 연속해서 외부 명령이 입력되는 경우에는 4번째 내부 동작 사이클이 재생 사이클로 된다.
도 41은 외부 명령이 위상 1a, 2a, 3b, 4b, 5c에 입력되는 경우의 동작을 도시한다. 명령 레지스터의 굵은 프레임에 유효한 내부 명령이 발생하고 있다. 따라서, 후단의 명령 레지스터에 유효한 명령이 발생되지 않는 내부 동작 사이클 2, 6에서 재생 동작 가능 사이클(REF)로 되어 있다. 이 타이밍에 재생 타이머 신호(REFTM)가 발생하면, 재생 명령 발생 회로(20)가 재생 명령(REF)를 발생한다.
도 42는 제5 실시 형태예에 적용되는 다른 명령 레지스터 회로를 도시한 도면이다. 이 명령 레지스터 회로(11B)는 초단 레지스터가 3단 직렬 접속한 예이며, 2단 직렬 접속한 도 34에 대응한다. 도 42에서는 판독 명령이 외부 클록(ECLK)과 동기한 클록(ECLK1)에 동기하여 플립플롭(FF10)에 래치되고, 순차 후단의 플립플롭(FF11, FF12)에 전송된다. 그리고, 이들 3개의 플립플롭의 출력(RD1, RD2, RD3)의 논리합이 게이트(G3, G5)를 경유하여 후단 레지스터(FF13)로 전송된다. 또한, 스위치 신호(Dis)가 H 레벨로 되면, 게이트(G3)에 의해 3단째 플립플롭(FF13)의 출력(RD3)이 삭제되어 나머지 출력(RD1, RD2)의 논리합이 후단 레지스터(FF13)로 전송된다. 기록 명령측도 동일한 구성, 동작이다.
도 43은 도 42의 신호의 흐름을 도시한 도면이다. 도 40과 비교하면, 각 명령 레지스터의 명령(RD1, RD2, RD3)을 유지하는 시간이 짧아지고, 외부 클록(ECLK1)에 동기하여 차례로 시프트하고 있는 점이 다르다. 그 이외에는 동일하다. 도 43의 경우에는 명령(RD1, RD2, RD3)이 차례로 시프트해 나가기 때문에, 선택 신호(Dis)의 위상을 선택함으로써 명령(RD1, RD2)이 위상 c, b-b, a-a, c의 외부 명령에 대응하게 되고, 도 42에 도시된 3개의 명령(RD1, RD2, RD3) 중 2개의 명령(RD1, RD2)의 논리합을 취하는 명령 레지스터 회로에 대응할 수 있다. 이 경우에도 내부 동작 사이클 2가 연속해서 위상 a에서 외부 명령이 입력된 경우의 재생 동작 사이클로 된다.
도 44는 외부 명령이 외부 클록(1a, 2a, 3b, 4b, 5c)에 동기하여 입력된 경우의 동작을 도시한 도면이다. 도 41에 대응하는 도면이다. 도 41과 다른 점은 명령 레지스터 내의 유효 명령을 나타내는 굵은 프레임의 길이가 짧다는 점이다. 그 이외에는 동일하고, 내부 동작 사이클 2, 6에서 유효한 명령이 유지되어 있지 않기 때문에, 그 사이클이 재생 동작 사이클에 할당되고 있다. 이 경우에도 재생 타이머 신호가 발생하고 있으면, 재생 명령이 생성된다.
제5 실시 형태예를 확장하면, 외부 동작 사이클의 L(L은 4이상)배의 외부 클록에 대응하는 메모리 회로를 구성하는 것이 가능하게 된다. 그 경우에는 연속하는 L개의 외부 클록에 동기하여 입력되는 외부 명령의 상황에 따라 재생 명령의 발생이 허가된다. 그 때에, 재생 타이머 신호가 발생하여 재생해야 할 시기인 것이 표시되어 있으면, 실제로 내부 동작이 재생 동작으로 된다.
[다른 클록 발생 회로]
도 45, 도 46, 도 47은 다른 클록 발생 회로를 도시한 도면이다. 전술한 바와 같은 이 클록 발생 회로는 도 45에 도시된 바와 같이 외부 클록(ECLK)의 사이클이 외부 동작 사이클(Ecyc) 및 내부 동작 사이클(Icyc)에 대하여 충분히 짧고, 외부 동작 사이클(Ecyc) 및 내부 동작 사이클(Icyc)이 외부 클록(ECLK)의 사이클의 정수배가 되는 경우에 적용된다. 도 45의 예에서는 외부 동작 사이클(Ecyc)이 외부 클록(ECLK)의 사이클의 5배, 내부 동작 사이클(Icyc)이 같은 4배의 예이다. 따라서, 확대 사이클(Lcyc)은 4개의 외부 동작 사이클(Ecyc), 5개의 내부 동작 사이클(Icyc)을 갖는다. 이 경우, 외부 명령(RD)은 외부 클록(ECLK) 중 어느 한쪽의 상승 엣지에도 동기하여 공급되지만, 인접하는 외부 명령 사이는 최저로 4개의 외부 클록(ECLK)을 삽입할 필요가 있다.
상기와 같은 경우는 도 46에 도시된 바와 같이, 클록 발생 회로는 가변 지연 소자와, 위상 비교 회로와, 지연 제어 회로로 이루어지는 DLL 회로를 필요로 하지 않는다. 즉, 외부 클록(ECLK)을 베이스로 하여 내부 클록을 생성할 수 있다.
도 46의 클록 발생 회로는 도 13에 도시된 클록 발생 회로와 비교하면, 시프트 레지스터(37)와 멀티플렉서(38)가 설치되어 있는 것에서는 공통되지만, DLL 회로를 사용하지는 않는다. 그 대신에, 외부 클록(ECLK)으로부터 생성한 클록(ECLK1)과, 시프트 레지스터(90)의 출력과의 AND 논리 신호(N1∼N5)를 생성하고 있다. 도 47의 동작 타이밍 차트에 도시된 바와 같이, 제1 시프트 레지스터(90)는 외부 클록(ECLK1)에 동기하여 시프트한다. 따라서, 이들의 시프트 신호와 외부클록(ECLK1)과의 논리곱을 취한 클록(N1∼N5)은 도 13의 DLL 회로의 출력(N1∼N9)과 유사하다. 그래서, 이들 클록(N1∼N5)을 제2 시프트 레지스터(37)의 출력으로 선택함으로써 외부 클록(ECLK1)의 4배의 사이클 길이를 갖는 내부 클록(ICLK1)을 생성할 수 있다. 또한, 메모리 코어로부터 데이터 버스(DB2)에 판독 데이터를 출력하는 타이밍을 제어하는 제2 내부 클록(ICLK2)은 플립플롭(91, 92, 93) 및 NAND 게이트(94)를 통해 2 외부 클록만큼 지연한 타이밍으로 생성된다.
도 46의 클록 발생 회로를 이용하는 경우에는 5개의 내부 동작 사이클 내의 적절한 동작 사이클을 재생 동작에 이용할 수 있도록 하면 좋다. 더욱이, 외부 클록에 동기하여 입력되는 외부 명령의 상황에 따라 내부 동작 사이클을 적절하게 재생 동작에 이용하면 좋다.
[제1 실시 형태의 변형예 1]
도 48은 제1 실시 형태에서의 변형예의 메모리 회로를 도시한 도면이다. 도 2-10에 도시된 제1 실시 형태예에서는 통상 동작 상태일 때에는 외부 클록에 동기하여 내부 명령에 대응한 동작을 실행하고, 재생 명령이 발생된 후에는 재생 명령에 대응한 동작과 내부 명령에 대응한 동작을 외부 클록에 비동기로 실행한다. 비동기에 의한 동작에서는 외부 명령보다 짧은 사이클의 내부 동작 사이클로 메모리 어레이 동작이 행해져 통상 동작시보다도 고속 동작으로 되어 있다.
이것에 대하여, 도 48의 변형예에서는 외부 클록(ECLK1)보다 고속의 클록(ICLK3)을 발생하는 클록 발생 회로(102)와 스위치 회로(SW)를 설치하여, 통상 동작 상태에서는 외부 클록(ECLK)에 동기한 내부 클록(ICLK2)을 생성하고 그것에동기하여 내부 동작을 제어하며, 내부에서 재생 명령이 발생한 후에는 외부 클록(ECLK)보다 고속의 클록(ICLK3)에 동기한 내부 클록(ICLK2)을 생성하고, 그것에 동기하여 내부 동작을 제어한다. 내부 동작 사이클이 외부 클록 사이클에 도달한 후에는 통상 동작 상태로 되돌아가며, 외부 클록(ECLK)에 동기한 내부 클록(ICLK2)을 생성한다.
이러한 내부 동작 타이밍용 내부 클록(ICLK2)의 전환을 위해서 도 48의 메모리 회로에서는 판독 명령(RD)과 기록 명령(WR)과 재생 명령(REF)의 논리합을 취하는 OR 게이트(104)와, 그 출력(S1)이 H 레벨로 되는 타이밍과 명령 수신 신호(CMDEN)가 H 레벨로 되는 타이밍을 비교하는 비교기(103)를 설치하고 있다. 그리고, 명령 수신 신호(CMDEN)의 타이밍이 빠른 동안에는 통상 동작 상태라고 판단되어 동작 전환 신호(OSW)가 L 레벨로 되고, 외부 클록(ECLK)에 동기한 클록(ECLK1)이 내부 클록(ICLK2)으로서 출력된다. 또한, 어느 하나의 명령 발생(OR 게이트(104)의 출력(S1))의 타이밍이 빠른 동안에는 고속 동작 상태라고 판단되어 동작 전환 신호(OSW)가 H 레벨로 되고, 클록 발생 회로(102)가 생성하는 고속 클록(ICLK3)이 내부 클록(ICLK2)으로서 출력된다.
도 49는 도 48의 변형예의 동작 타이밍 차트도이다. 이 예에서는 판독 명령(RD)이 외부 클록(ECLK1)에 동기하여 입력된다. 그것에 응답하여, 명령 레지스터(11)가 판독 명령을 유지하는 동시에 출력한다. 또한, 재생 타이머(21)가 소정의 주기로 발생하는 재생 타이머 신호(REFTM)에 응답하여 재생 명령 발생 회로(20)가 재생 명령(REF)을 발생한다. 한편, 제어 회로(14)는 명령에 대응하는 내부 동작이종료할 때마다 명령 수신 신호(CMDEN)를 발생하며, 다음 명령의 수신을 행한다.
그래서, 비교기(103)는 명령 수신 신호(CMDEN)의 상승 엣지와, 판독 명령(RD), 기록 명령(WR) 및 재생 명령(REF)의 상승 엣지(또는 H 레벨 개시시)와의 타이밍을 비교하여 명령 수신 신호(CMDEN)가 빠르면 동작 전환 신호(OSW)를 L 레벨로 하여 통상 동작 모드로 하고, 명령의 타이밍이 빠르면 동작 전환 신호(OSW)를 H 레벨로 하여 고속 동작 모드로 한다. 즉, 이 전환 신호(OSW)에 따라 전환 회로(SW)가 외부 클록(ECLK1)인지 고속 클록(ICLK3)인지를 선택하여, 내부 클록(ICLK2)으로서 출력한다. 제어 회로(14)는 이 내부 클록(ICLK2)에 동기하여 메모리 코어(15)를 제어한다. 단, 판독 데이터의 출력 타이밍이나 기록 데이터의 입력 타이밍은 외부 클록(ECLK1)에 동기하여 행해진다.
도 49의 예에서는 판독 명령(RD-OA∼RD-A2)까지는 통상 동작 상태이며, 외부 클록(ECLK1)에 동기한 내부 클록(ICLK2)이 생성되지만, 재생 명령(REF)이 발생한 후에는 고속 동작 상태로 되고, 고속 클록(ICLK3)에 동기한 내부 클록(ICLK2)이 생성되어 있다. 이윽고, 판독 명령(RD-A7)으로 내부 동작 사이클이 외부 클록 사이클에 도달해서, 판독 명령(RD-A8) 이후는 통상 동작 상태로 되돌아가고 있다.
[제1 실시 형태의 변형예 2]
도 50은 또한 제1 실시 형태에 있어서의 다른 변형예의 메모리 회로를 도시한 도면이다. 이 변형예의 메모리 회로는 외부 클록이 공급되지 않고, 비동기로 동작하는 디램(DRAM)이다. 이러한 비동기형 DRAM에 제1 실시 형태의 동작이 적용된다.
비동기형의 DRAM은 외부 명령을 공급할 수 있는 최소 외부 명령 간격이 사양으로 정해져 있다. 따라서, 메모리 제어기는 이 사양으로 정해진 최소 외부 명령 간격보다 좁은 시간 간격으로 외부 명령을 공급할 수 없다. 그리고, 메모리 회로는 외부 명령을 수신하고 나서 내부의 메모리 동작을 행하며, 판독 데이터를 출력한다. 판독 명령을 입력하고 나서 판독 데이터가 출력될 때까지의 액세스 시간이 사양으로 정해져 있다. 따라서, 메모리 제어기는 외부 명령을 제공하고 나서, 상기 액세스 시간보다 지연된 타이밍으로 판독 데이터를 얻는다. 판독 데이터를 얻는 시점에서 메모리 제어기는 판독 데이터 획득을 나타내는 통지 신호를 메모리 회로로 회신한다.
제1 실시 형태예는 통상 동작 시에는 외부 명령에 응답하여 동작하고, 내부 재생 명령이 발생했을 때에는 외부 명령 사이클보다 짧게 외부 클록에 비동기의 내부 동작 사이클로 동작한다. 따라서, 통상 동작 시에는 저속 동작 모드로 동작하고, 내부 재생 명령이 발생했을 때에는 고속 동작 모드로 동작한다. 이 동작을 비동기형 DRAM에 적용하는 것은 용이하다.
도 50에 도시된 변형예의 메모리 회로는 도 2의 메모리 회로와 비교하면, 클록 버퍼(10)가 설치되어 있지 않다. 그리고, 출력 타이밍 신호(SOUT)를 생성하는 지연 회로(100)가 새롭게 설치되어 있다. 이 출력 타이밍 신호(SOUT)에 응답하여 데이터 I/O 버퍼·레지스터(13)가 판독 데이터를 출력한다. 이 지연 회로의 지연 시간이 전술한 액세스 시간에 대응한다. 그 이외의 구성은 도 2와 동일하다.
제어 회로(14)는 도 4에 도시된 것과 동일하며, 명령에 대응한 제어 신호를발생하여 메모리 어레이에서의 동작이 종료되면, 명령 수신 신호(CMDEN)을 생성하고, 다음 명령을 얻어서 대응하는 제어 신호를 발생한다. 그리고, 본 변형예에서는 내부 동작 사이클에 대응하는 메모리 어레이에서의 동작 기간이 최소 외부 명령 간격보다 짧게 설계되어 있다. 그 결과, 통상 동작에서는 외부 명령의 입력 타이밍에 동기하여 내부 동작 사이클을 반복할 수 있다. 한편, 내부에서 재생 명령이 발생했을 때에는 외부 명령의 입력 타이밍에 동기하지 않고서 내부 동작 사이클을 연속해서 실행한다. 즉, 통상 동작에서는 외부 명령 타이밍에 동기하여 저속 동작 모드로 되고, 내부 재생 명령이 발생하면, 내부 동작 사이클에 따라 고속 동작 모드로 된다. 그리고, 내부 동작 사이클이 외부 명령 타이밍에 도달하면, 저속 동작 모드로 되돌아간다.
도 51은 변형예의 동작을 도시하는 타이밍 차트이다. 도 51(A)이 통상 동작시이며, 외부 명령의 타이밍에 동기한 저속 동작 모드이다. 도시되는 바와 같이, 메모리 어레이에서의 동작 기간(tmca)은 최소 외부 명령 간격(tecmd)보다도 짧아지도록 설계되어 있다. 따라서, 내부 동작 사이클인 메모리 어레이 동작이 외부 명령에 동기하여 개시되면, 다음 외부 명령이 공급되는 것보다 앞에 그 동작이 종료된다. 메모리 어레이 동작의 종료에 응답하여 명령 수신 신호(CMDEN)가 H 레벨로 상승하지만, 그 시점에서는 다음 외부 명령(RD, WR)은 공급되어 있지 않다. 소정의 시간 경과 후에 다음 외부 명령이 공급되면, 그것에 응답하여 다음 메모리 어레이 동작이 개시된다. 비동기형 DRAM이라도 내부 동작 사이클(tmca)이 최소 외부 명령 간격(tecmd)보다 짧기 때문에, 통상 동작에서는 내부 동작 사이클이 외부 명령의타이밍에 동기하여 반복할 수 있다.
도 51(B)은 내부 재생 명령(REF)이 발생했을 때의 외부 명령 타이밍에 동기하지 않는 고속 동작 모드이다. 내부 재생 동작이 인터럽트되었기 때문에, 메모리 어레이 동작을 다음 외부 명령의 타이밍까지 종료할 수 없다. 따라서, 다음 메모리 어레이 동작은 명령 수신 신호(CMDEN)의 상승에 응답하여 연속해서 실행된다. 즉, 다음 외부 명령의 타이밍을 대기하는 일없이 내부 동작 사이클이 연속해서 실행된다.
도 52는 변형예에 있어서의 통상 동작으로부터 내부 재생 명령이 발생하여 고속 동작 모드로 이행하는 경우의 동작 타이밍 차트도이다. 도 5의 동작 타이밍 차트도에서 클록(CLK1)을 제외한 것과 동일하다. 최초의 판독 명령(RD(A0))이 발생했을 때에는 이미 앞의 메모리 어레이 동작이 종료하여 명령 수신 신호(CMDEN)가 H 레벨로 되어 있다. 따라서, 내부의 메모리 어레이 동작은 판독 명령(RD(A0))의 타이밍에 응답하여 개시한다. 이것이 사이클 1이다. 메모리 어레이 동작은 전술한 바와 같이, 워드선 구동(제어 신호(??WL)), 센스 앰프 활성화(제어 신호(??LE)), 칼럼 게이트 선택(제어 신호(??CL)), 그리고 프리차지(??PRE)로 구성된다. 프리차지 제어 신호(??PRE)가 발생하면, 명령 수신 신호(CMDEN)가 H 레벨로 된다.
도 52의 예에서는 최초의 판독 동작 실행 중에 재생 타이머(REFTM)가 H 레벨로 되고, 내부 재생의 타이밍이 된 것을 통지하고 있다. 그것에 응답하여, 내부 재생 명령(REF(Aa))이 발생하고 있다. 그리고, 최초의 판독 명령에 대응하는 메모리 어레이 동작이 종료되어 명령 수신 신호(CMDEN)가 H 레벨로 된 시점에서는 이미 재생 명령(REF(Aa))이 발생하고 있고, 바로 재생 명령에 대응하는 재생 동작이 개시된다. 이것이 사이클 2이다. 재생 동작은 열 게이트 선택이 수반되지 않는 판독 동작과 동일하다.
더욱이, 내부에서 재생 동작 중에 다음 판독 명령(RD(A1))이 공급되어 있기 때문에, 재생 동작이 종료되면, 계속해서 내부의 판독 동작이 개시된다. 이것이 사이클 3이다.
도 53은 변형예에 있어서의 저속 동작 모드와 고속 동작 모드의 동작 타이밍 차트도이다. 이 도면은 도 6에서 클록(CLK1)을 제외한 것과 동일하다. 즉, 클록 비동기의 DRAM이며, 외부 명령(CMD)이 최소 외부 명령 간격 이상의 간격으로 공급되고, 외부 명령의 공급에서부터 일정한 지연 시간(DELAY) 후에 판독 데이터가 DQ 단자로부터 출력된다. 도 53의 예에서는 최초의 3개의 판독 명령(RD-A0∼RD-A2)까지는 외부 명령에 동기하여 내부 동작이 실행되는 저속 동작 모드이다. 그리고, 재생 명령(REF)이 발생한 후의 판독 명령(RD-A4∼RD-A7)까지가 내부 동작 사이클로 동작이 반복되는 고속 동작 모드이다. 내부 동작 사이클이 외부 명령의 타이밍에 도달하면, 판독 명령(RD-A8) 이후는 외부 명령에 동기한 저속 동작 모드로 되돌아가고 있다.
이상과 같이, 제1 실시 형태에 있어서는 외부 명령이 외부 클록에 동기하여 공급되어 있는 경우에도, 외부 클록에 비동기로 공급되어 있는 경우에도, 내부 동작 사이클을 외부 동작 사이클 또는 최단 외부 명령 사이클보다 짧게 해 둠으로써 내부에서 발생하는 재생 명령을 통상 명령(판독이나 기록) 사이에 인터럽트시켜 실행할 수 있다.
이상의 실시 형태예를 정리하면 다음 부기와 같다.
(부기 1) 재생 동작을 필요로 하는 메모리 회로에 있어서,
메모리 셀을 갖는 메모리 코어와
클록에 동기하여 공급된 명령을 수신하고 내부에 제1 내부 명령을 생성하는 제1 회로와,
상기 클록 사이클보다 큰 소정의 재생 사이클로 내부에 재생 명령을 생성하는 제2 회로와,
상기 제1 내부 명령에 따라 대응하는 제어를 클록 동기 동작으로 실행하고, 상기 재생 명령이 발생되면, 그 재생 명령에 대응하는 제어와, 상기 제1 내부 명령에 대응하는 제어를 클록 비동기 동작으로 순차 실행하는 메모리 제어 회로를 갖는 것을 특징으로 하는 메모리 회로.
(부기 2) 부기 1에 있어서,
상기 제1 회로는 상기 공급 명령에 대응하는 상기 제1 내부 명령을 유지하고,
상기 메모리 제어 회로는 동작 사이클 종료 시에 내부 명령 수신 신호를 생성하며, 그 내부 명령 수신 신호에 응답하여 상기 제1 내부 명령 또는 재생 명령을 수신하며, 대응하는 제어를 실행하는 것을 특징으로 하는 메모리 회로.
(부기 3) 부기 2에 있어서,
상기 메모리 제어 회로는 상기 제1 내부 명령의 수신에 응답하여 상기 제1회로의 명령을 리셋하고, 상기 재생 명령의 수신에 응답하여 상기 제2 회로의 명령을 리셋하는 것을 특징으로 하는 메모리 회로.
(부기 4) 부기 2에 있어서,
상기 메모리 제어 회로는 상기 내부 명령 수신 신호가 발생했을 때에 상기 제1 내부 명령 또는 재생 명령이 발생하고 있으면, 그 명령에 대응하는 제어를 클록 비동기 동작으로 실행하고,
상기 내부 명령 수신 신호가 발생했을 때에 상기 제1 내부 명령 또는 재생 명령이 발생하고 있지 않으면, 그 명령이 발생하는 것을 대기하며, 그 후 발생한 명령에 대응하는 제어를 실행하는 것을 특징으로 하는 메모리 회로.
(부기 5) 부기 1 내지 4 중 어느 하나에 있어서,
또한, 타이머 회로를 가지며,
상기 제2 회로는 그 타이머 회로가 생성하는 재생 타이밍 신호에 기초하여 상기 재생 명령을 생성하는 것을 특징으로 하는 메모리 회로.
(부기 6) 집적 회로 장치에 있어서,
클록에 동기하여 공급된 명령을 수신하고 내부에 제1 내부 명령을 생성하는 제1 회로와,
상기 클록 사이클보다 큰 소정의 사이클로 내부에 제2 명령을 생성하는 제2 회로와,
상기 제1 내부 명령에 따라 대응하는 제어를 클록 동기 동작으로 실행하며, 상기 제2 명령이 발생되면, 그 제2 명령에 대응하는 제어와, 상기 제1 내부 명령에대응하는 제어를 클록 비동기 동작으로 순차 실행하는 내부 회로를 갖는 것을 특징으로 하는 집적 회로 장치.
(부기 7) 재생 동작을 필요로 하는 메모리 회로에 있어서,
메모리 셀을 갖는 메모리 코어와
M(M≥2)회의 외부 동작 사이클에 대하여, M보다 많은 N(M＜N＜2M)회의 내부 동작 사이클을 갖는 메모리 제어 회로와,
재생 명령을 발생하는 재생 명령 발생 회로를 가지며,
상기 N회의 내부 동작 사이클은 상기 외부 동작 사이클에 대응하는 외부 명령을 실행하는 제1 내부 동작 사이클과, 상기 재생 명령을 실행하는 제2 내부 동작 사이클을 갖는 것을 특징으로 하는 메모리 회로.
(부기 8) 부기 7에 있어서,
또한, 상기 외부 동작 사이클을 결정하는 외부 클록에 따라 상기 내부 동작 사이클을 결정하는 내부 클록을 생성하는 내부 클록 발생 회로를 가지며,
상기 외부 명령은 상기 외부 클록에 동기하여 입력되고, 상기 내부 동작 사이클은 상기 내부 클록에 동기하고 있는 것을 특징으로 하는 메모리 회로.
(부기 9) 부기 8에 있어서,
판독 데이터의 출력 및 기록 데이터의 입력은 상기 외부 클록에 동기하여 행해지고, 그 판독 데이터의 상기 메모리 코어로부터의 출력 및 기록 데이터의 상기 메모리 코어로의 입력은 상기 내부 클록에 동기하여 행해지는 것을 특징으로 하는 메모리 회로.
(부기 10) 부기 8에 있어서,
상기 내부 클록 발생 회로는 상기 M개의 외부 클록에 대하여, 상기 N개의 내부 클록을 발생하고, 그 N개의 내부 클록은 상기 제1 내부 동작 사이클을 제어하는 제1 내부 클록과, 상기 제2 내부 동작 사이클을 제어하는 제2 내부 클록을 가지며,
상기 메모리 제어 회로는 상기 내부에서 발생하는 재생 명령에 응답하여 상기 제2 내부 클록에 동기하여 재생 동작을 실행하는 것을 특징으로 하는 메모리 회로.
(부기 11) 부기 8에 있어서,
상기 내부 클록 발생 회로는 상기 M개의 외부 클록에 대하여, 상기 N개의 내부 클록을 발생하고, 그 N개의 내부 클록은 상기 제1 내부 동작 사이클을 제어하는 제1 내부 클록과, 상기 제2 내부 동작 사이클을 제어하는 제2 내부 클록을 가지며,
또한, 소정의 재생 사이클로 생성되는 재생 타이머 신호와 상기 제2 내부 클록에 응답하여 상기 재생 명령을 생성하는 재생 명령 발생 회로를 가지며,
상기 메모리 제어 회로가 상기 재생 명령에 따라 재생 동작을 실행하는 것을 특징으로 하는 메모리 회로.
(부기 12) 부기 10에 있어서,
또한, 상기 외부 클록이 입력되지 않는 파워다운 모드를 가지며,
그 파워다운 모드 시에는 상기 메모리 제어 회로가 소정의 재생 사이클로 생성되는 재생 타이머 신호에 응답하여 상기 내부 클록에 관계없이 상기 재생 동작을 실행하는 것을 특징으로 하는 메모리 회로.
(부기 13) 부기 11에 있어서,
또한, 상기 외부 클록이 입력되지 않는 파워다운 모드를 가지며,
상기 재생 명령 발생 회로는 상기 재생 타이머 신호에 응답하여 상기 제2 내부 클록에 관계없이 상기 재생 명령을 생성하는 것을 특징으로 하는 메모리 회로.
(부기 14) 부기 7, 8, 9 중 어느 하나에 있어서,
상기 메모리 제어 회로는 상기 재생 명령에 대응하는 제어를 복수의 제2 내부 동작 사이클로 분할하여 행하는 것을 특징으로 하는 메모리 회로.
(부기 15) 부기 14에 있어서,
상기 복수의 제2 내부 동작 사이클은 소정수의 연속하는 제1 내부 동작 사이클을 사이에 삽입하고 있는 것을 특징으로 하는 메모리 회로.
(부기 16) 부기 14에 있어서,
상기 복수의 제2 내부 동작 사이클은 소정수의 연속하는 제1 내부 동작 사이클을 사이에 삽입하고, 상기 제2 내부 동작 사이클은 상기 제1 내부 동작 사이클보다 짧은 것을 특징으로 하는 메모리 회로.
(부기 17) 부기 14에 있어서,
상기 메모리 코어는 피재생 메모리 셀의 데이터를 일시적으로 유지하는 데이터 레지스터를 가지며,
상기 메모리 제어 회로는 최초의 제2 내부 동작 사이클로 상기 피재생 메모리 셀의 데이터를 판독하여 상기 데이터 레지스터에 유지하고, 다음 제2 동작 사이클로 상기 데이터 레지스터 내에 유지된 데이터를 상기 피재생 메모리 셀에 재기록하는 것을 특징으로 하는 메모리 회로.
(부기 18) 부기 17에 있어서,
상기 최초의 제2 내부 동작 사이클에서의 어드레스, 및 후속하는 제1 내부 동작 사이클에서의 어드레스가 일치하는 경우에는 그 후속하는 제1 내부 동작 사이클에서 상기 데이터 레지스터가 유지하는 데이터에 따라 판독 또는 재기록이 행해지는 것을 특징으로 하는 메모리 회로.
(부기 19) 클록에 동기하여 동작하는 집적 회로 장치에 있어서,
M(M≥2)회의 외부 동작 사이클에 대하여, M보다 많은 N(M＜N＜2M)회의 내부 동작 사이클을 갖는 내부 회로를 가지며,
상기 N회의 내부 동작 사이클은 상기 외부 동작 사이클에 대응하는 외부 명령을 실행하는 제1 내부 동작 사이클, 및 내부 명령을 실행하는 제2 내부 동작 사이클을 갖는 것을 특징으로 하는 집적 회로 장치.
(부기 20) 부기 19에 있어서,
또한, 상기 외부 동작 사이클을 결정하는 외부 클록에 따라 상기 내부 동작 사이클을 결정하는 내부 클록을 생성하는 내부 클록 발생 회로를 가지며,
상기 외부 명령은 상기 외부 클록에 동기하여 입력되고, 상기 내부 동작 사이클이 상기 내부 클록에 동기하고 있는 것을 특징으로 하는 집적 회로 장치.
(부기 21) 재생 동작을 필요로 하는 메모리 회로에 있어서,
메모리 셀을 갖는 메모리 코어와
M(M≥2)회의 외부 동작 사이클에 대하여, M보다 많은 N(M＜N＜2M)회의 내부동작 사이클을 갖는 메모리 제어 회로와,
재생 명령을 발생하는 재생 명령 발생 회로를 가지며,
상기 N회의 내부 동작 사이클이 상기 외부 동작 사이클에 대응하는 외부 명령을 실행하는 제1 내부 동작 사이클, 및 상기 재생 명령을 실행하는 제2 내부 동작 사이클을 가지며,
상기 재생 명령 발생 회로가 상기 외부 명령에 따라 상기 재생 명령을 발생하는 것을 특징으로 하는 메모리 회로.
(부기 22) 부기 21에 있어서,
상기 외부 클록의 주파수가 상기 외부 동작 사이클보다도 높고, 그 외부 클록에 따라 상기 내부 동작 사이클을 결정하는 내부 클록을 생성하는 내부 클록 발생 회로를 가지며,
상기 외부 명령은 상기 외부 동작 사이클 이상의 사이클로 공급되고, 또한, 상기 외부 클록에 동기하여 입력되는 것을 특징으로 하는 메모리 회로.
(부기 23) 부기 22에 있어서,
상기 재생 명령 발생 회로는 소정수의 상기 외부 클록에 동기하여 입력되는 외부 명령의 조합에 따라 상기 재생 명령의 발생을 허가하는 것을 특징으로 하는 메모리 회로.
(부기 24) 부기 22에 있어서,
상기 재생 명령 발생 회로가 소정수의 연속하는 상기 외부 클록 중 어느 하나의 외부 클록에 동기하여 상기 외부 명령이 입력되지 않을 때에, 상기 재생 명령의 발생을 허가하는 것을 특징으로 하는 메모리 회로.
(부기 25) 부기 22에 있어서,
상기 외부 명령의 주파수가 상기 외부 동작 사이클의 L배인 경우에,
상기 재생 명령 발생 회로가 상기 L개의 연속하는 외부 클록 중 어느 (L-1)개의 외부 클록에 동기하여 상기 외부 명령이 입력되지 않을 때에, 상기 재생 명령의 발생을 허가하고, 또한, 상기 M개의 외부 동작 사이클 내에서 상기 (L-1)개의 외부 클록의 조합이 순환하는 것을 특징으로 하는 메모리 회로.
(부기 26) 부기 22에 있어서,
상기 외부 명령의 주파수가 상기 외부 동작 사이클의 L배인 경우에,
또한, 최신의 상기 L개의 외부 클록에서 상기 외부 명령을 유지하고, 그 유지한 외부 명령에 따라 대응하는 내부 명령을 발생하는 내부 명령 레지스터를 가지며,
상기 내부 명령 레지스터가 상기 N회의 내부 동작 사이클의 사이에서의 소정의 사이클에서 상기 L개의 유지된 외부 명령 중, 일부의 사이클의 유지 외부 명령을 무시하고 상기 내부 명령을 발생하는 것을 특징으로 하는 메모리 회로.
(부기 27) 부기 26에 있어서,
상기 재생 명령 발생 회로는 상기 내부 명령 레지스터가 발생하는 내부 명령에 따라 상기 재생 명령의 발생을 허가하는 것을 특징으로 하는 메모리 회로.
(부기 28) 부기 26에 있어서,
상기 재생 명령 발생 회로는 상기 내부 명령 레지스터가 발생하는 내부 명령이 존재하지 않을 때에 상기 재생 명령의 발생을 허가하는 것을 특징으로 하는 메모리 회로.
(부기 29) 부기 23 내지 28 중 어느 하나에 있어서,
상기 재생 명령 발생 회로가 소정의 타이밍으로 발생하는 재생 타이머 신호의 발생에 응답하여 상기 재생 명령 발생 허가 상태일 때에 상기 재생 명령을 발생하는 것을 특징으로 하는 메모리 회로.
(부기 30) 재생 동작을 필요로 하는 메모리 회로에 있어서,
메모리 셀을 갖는 메모리 코어와
외부 클록에 동기하여 공급된 명령을 수신하고 내부에 제1 내부 명령을 생성하는 제1 회로와,
상기 외부 클록 사이클보다 큰 소정의 재생 사이클로 내부에 재생 명령을 생성하는 제2 회로와,
상기 외부 클록에 동기한 제1 내부 동작 사이클, 및 그 제1 내부 동작 사이클보다 짧은 제2 내부 동작 사이클을 가지며, 상기 제1 내부 명령에 대응하는 제어를 상기 제1 내부 동작 사이클로 실행하고, 상기 재생 명령이 발생되었을 때, 그 재생 명령에 대응하는 제어와, 상기 제1 내부 명령에 대응하는 제어를 상기 제2 내부 동작 사이클로 순차 실행하는 메모리 제어 회로를 갖는 것을 특징으로 하는 메모리 회로.
(부기 31) 부기 30에 있어서,
또한, 상기 제1 내부 명령 또는 재생 명령의 발생 타이밍보다 내부 동작의종료 타이밍이 빠른 동안에 상기 메모리 제어 회로가 상기 제1 내부 동작 사이클로 대응하는 제어를 실행하고, 상기 내부 동작의 종료 타이밍보다 상기 제1 내부 명령 또는 재생 명령의 발생 타이밍이 빠른 동안에 상기 메모리 제어 회로가 상기 제2 내부 동작 사이클로 대응하는 제어를 실행하는 것을 특징으로 하는 메모리 회로.
(부기 32) 클록에 동기하여 동작하는 집적 회로 장치에 있어서,
외부로부터 수신한 명령에 따라 내부에 제1 내부 명령을 생성하는 제1 회로와,
외부 동작 사이클보다 긴 사이클로 내부에 제2 내부 명령을 생성하는 제2 회로와,
상기 외부 동작 사이클에 동기하여 내부 동작을 실행하는 제1 내부 동작 사이클, 및 그 제1 내부 동작 사이클보다 짧은 사이클로 내부 동작을 실행하는 제2 내부 동작 사이클을 갖는 내부 회로를 가지며,
상기 내부 회로가 통상적으로 제1 내부 동작 사이클로 상기 제1 내부 명령에 대응하는 동작을 실행하고, 그 제2 내부 명령이 발생하면 소정의 기간동안 그 제2 동작 사이클로 상기 제1 및 제2 내부 명령에 대응하는 동작을 실행하는 것을 특징으로 하는 집적 회로 장치.
(부기 33) 재생 동작을 필요로 하는 메모리 회로에 있어서,
메모리 셀을 갖는 메모리 코어와,
최소 외부 명령 사이클 이상의 간격으로 공급되는 외부 명령을 수신하고, 내부에 제1 내부 명령을 생성하는 제1 회로와,
상기 최소 외부 명령 사이클보다 긴 재생 사이클로 내부에 재생 명령을 생성하는 제2 회로와,
상기 최소 외부 명령 사이클보다 짧은 내부 동작 사이클로 상기 제1 내부 명령에 대응하는 내부 동작을 실행하는 메모리 제어 회로를 가지며,
상기 메모리 제어 회로는 상기 내부 동작 사이클의 종료가 상기 외부 명령의 타이밍보다 빠른 경우에는 그 외부 명령의 타이밍에 응답하여 상기 제1 내부 명령에 대응하는 내부 동작을 실행하고, 상기 재생 명령이 발생되면, 그 재생 명령과 상기 제1 내부 명령에 대응하는 내부 동작을 상기 내부 동작 사이클로 순차 실행하는 것을 특징으로 하는 메모리 회로.
(부기 34) 부기 33에 있어서,
상기 메모리 제어 회로는 상기 내부 동작 사이클의 종료 시에 상기 제1 회로가 발생한 제1 내부 명령 또는 상기 제2 회로가 발생한 재생 명령을 수신하고, 대응하는 내부 동작을 실행하는 것을 특징으로 하는 메모리 회로.
이상, 본 발명의 보호 범위가 상기 실시 형태예에 한정되는 것이 아니라, 특허 청구 범위에 기재된 발명과 그 균등물에까지 미치는 것이다.
이상, 본 발명에 따르면, 클록 동기형의 집적 회로에서 외부로부터의 명령에 대응하지 않는 소정의 내부 동작 사이클을 자발적으로 생성하여 실행할 수 있기 때문에, 외부 제어기의 제어를 용이하게 할 수 있다.
또한, 본 발명에 따르면, 재생을 필요로 하는 메모리 회로에서 통상 동작 상태에서도 외부 제어기로부터 재생 명령을 부여하는 일없이 내부에서 자동적으로 재생 동작 사이클을 생성할 수 있다.

Claims (12)

  1. 재생 동작을 필요로 하는 메모리 회로로서,
    메모리 셀을 갖는 메모리 코어와,
    클록에 동기하여 공급된 명령을 수신하고 내부에 제1 내부 명령을 생성하는 제1 회로와,
    상기 클록 사이클보다 큰 소정의 재생 사이클로 내부에 재생 명령을 생성하는 제2 회로와,
    상기 제1 내부 명령에 따라 대응하는 제어를 클록 동기 동작으로 실행하고, 상기 재생 명령이 발생되면, 그 재생 명령에 대응하는 제어와, 상기 제1 내부 명령에 대응하는 제어를 클록 비동기 동작으로 순차 실행하는 메모리 제어 회로를 갖는 것을 특징으로 하는 메모리 회로.
  2. 제1항에 있어서, 상기 제1 회로가 상기 공급 명령에 대응하는 상기 제1 내부 명령을 유지하고,
    상기 메모리 제어 회로는 동작 사이클 종료 시에 내부 명령 수신 신호를 생성하며, 그 내부 명령 수신 신호에 응답하여 상기 제1 내부 명령 또는 재생 명령을 수신하고, 대응하는 제어를 실행하는 것을 특징으로 하는 메모리 회로.
  3. 집적 회로 장치로서,
    클록에 동기하여 공급된 명령을 수신하고 내부에 제1 내부 명령을 생성하는 제1 회로와,
    상기 클록 사이클보다 큰 소정의 사이클로 내부에 제2 명령을 생성하는 제2 회로와,
    상기 제1 내부 명령에 따라 대응하는 제어를 클록 동기 동작으로 실행하고, 상기 제2 명령이 발생되면, 그 제2 명령에 대응하는 제어와, 상기 제1 내부 명령에 대응하는 제어를 클록 비동기 동작으로 순차 실행하는 내부 회로를 갖는 것을 특징으로 하는 집적 회로 장치.
  4. 재생 동작을 필요로 하는 메모리 회로로서,
    메모리 셀을 갖는 메모리 코어와,
    M(M≥2)회의 외부 동작 사이클에 대하여, M보다 많은 N(M＜N＜2M)회의 내부 동작 사이클을 갖는 메모리 제어 회로와,
    재생 명령을 발생하는 재생 명령 발생 회로를 가지며,
    상기 N회의 내부 동작 사이클이 상기 외부 동작 사이클에 대응하는 외부 명령을 실행하는 제1 내부 동작 사이클과, 상기 재생 명령을 실행하는 제2 내부 동작 사이클을 갖는 것을 특징으로 하는 메모리 회로.
  5. 제4항에 있어서, 상기 외부 동작 사이클을 결정하는 외부 클록에 따라 상기 내부 동작 사이클을 결정하는 내부 클록을 생성하는 내부 클록 발생 회로를 더 가지며,
    상기 외부 명령이 상기 외부 클록에 동기하여 입력되고, 상기 내부 동작 사이클은 상기 내부 클록에 동기하고 있는 것을 특징으로 하는 메모리 회로.
  6. 제4항, 제5항 중 어느 한 항에 있어서, 상기 메모리 제어 회로는 상기 재생 명령에 대응하는 제어를 복수의 제2 내부 동작 사이클로 분할하여 행하는 것을 특징으로 하는 메모리 회로.
  7. 클록에 동기하여 동작하는 집적 회로 장치로서,
    M(M≥2)회의 외부 동작 사이클에 대하여, M보다 많은 N(M＜N＜2M)회의 내부 동작 사이클을 갖는 내부 회로를 가지며,
    상기 N회의 내부 동작 사이클은 상기 외부 동작 사이클에 대응하는 외부 명령을 실행하는 제1 내부 동작 사이클, 및 내부 명령을 실행하는 제2 내부 동작 사이클을 갖는 것을 특징으로 하는 집적 회로 장치.
  8. 재생 동작을 필요로 하는 메모리 회로로서,
    메모리 셀을 갖는 메모리 코어와,
    M(M≥2)회의 외부 동작 사이클에 대하여, M보다 많은 N(M＜N＜2M)회의 내부 동작 사이클을 갖는 메모리 제어 회로와,
    재생 명령을 발생하는 재생 명령 발생 회로를 가지며,
    상기 N회의 내부 동작 사이클은 상기 외부 동작 사이클에 대응하는 외부 명령을 실행하는 제1 내부 동작 사이클, 및 상기 재생 명령을 실행하는 제2 내부 동작 사이클을 가지며,
    상기 재생 명령 발생 회로가 상기 외부 명령에 따라 상기 재생 명령을 발생하는 것을 특징으로 하는 메모리 회로.
  9. 제8항에 있어서, 상기 외부 클록의 주파수가 상기 외부 동작 사이클보다도 높고, 그 외부 클록에 따라 상기 내부 동작 사이클을 결정하는 내부 클록을 생성하는 내부 클록 발생 회로를 가지며,
    상기 외부 명령이 상기 외부 동작 사이클 이상의 사이클로 공급되고, 또한, 상기 외부 클록에 동기하여 입력되는 것을 특징으로 하는 메모리 회로.
  10. 제9항에 있어서, 상기 재생 명령 발생 회로는 소정수의 상기 외부 클록에 동기하여 입력되는 외부 명령의 조합에 따라 상기 재생 명령의 발생을 허가하는 것을 특징으로 하는 메모리 회로.
  11. 재생 동작을 필요로 하는 메모리 회로로서,
    메모리 셀을 갖는 메모리 코어와,
    외부 클록에 동기하여 공급된 명령을 수신하고 내부에 제1 내부 명령을 생성하는 제1 회로와,
    상기 외부 클록 사이클보다 큰 소정의 재생 사이클로 내부에 재생 명령을 생성하는 제2 회로와,
    상기 외부 클록에 동기한 제1 내부 동작 사이클, 및 그 제1 내부 동작 사이클보다 짧은 제2 내부 동작 사이클을 가지며, 상기 제1 내부 명령에 대응하는 제어를 상기 제1 내부 동작 사이클로 실행하고, 상기 재생 명령이 발생되었을 때, 그 재생 명령에 대응하는 제어와, 상기 제1 내부 명령에 대응하는 제어를 상기 제2 내부 동작 사이클로 순차 실행하는 메모리 제어 회로를 갖는 것을 특징으로 하는 메모리 회로.
  12. 재생 동작을 필요로 하는 메모리 회로로서,
    메모리 셀을 갖는 메모리 코어와,
    최소 외부 명령 사이클 이상의 간격으로 공급되는 외부 명령을 수신하고 내부에 제1 내부 명령을 생성하는 제1 회로와,
    상기 최소 외부 명령 사이클보다 긴 재생 사이클로 내부에 재생 명령을 생성하는 제2 회로와,
    상기 최소 외부 명령 사이클보다 짧은 내부 동작 사이클로 상기 제1 내부 명령에 대응하는 내부 동작을 실행하는 메모리 제어 회로를 가지며,
    상기 메모리 제어 회로는 상기 내부 동작 사이클의 종료가 상기 외부 명령의 타이밍보다 빠른 경우에는 그 외부 명령의 타이밍에 응답하여 상기 제1 내부 명령에 대응하는 내부 동작을 실행하고, 상기 재생 명령이 발생되면, 그 재생 명령과상기 제1 내부 명령에 대응하는 내부 동작을 상기 내부 동작 사이클로 순차 실행하는 것을 특징으로 하는 메모리 회로.
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