JP4723205B2 - 半導体記憶装置 - Google Patents

Description

本発明は、半導体記憶装置に関し、特に、擬似ＳＲＡＭ（Static Random Access Memory）に用いて好適なものである。

半導体記憶装置の１つである擬似ＳＲＡＭは、データを記憶するためのメモリセルがＤＲＡＭ（Dynamic Random Access Memory）と同様のセルで構成され、かつ外部インタフェースがＳＲＡＭと互換性をもつメモリである。擬似ＳＲＡＭは、ＳＲＡＭに比べて大容量でビットコストが低いというＤＲＡＭの特徴、及びＳＲＡＭと同等の使いやすさを有しており、大容量化及びシステム設計の容易化を実現している。例えば、ローパワー（低消費電力）擬似ＳＲＡＭは、携帯電話のメモリ（ＲＡＭ）として利用されている。

図１０は、従来の擬似ＳＲＡＭ１０１の構成を示すブロック図である。擬似ＳＲＡＭ１０１は、メモリセルアレイ１０２、アレイ制御回路１０３、リフレッシュ制御回路１０４、チップ制御回路１０５、アドレスデコーダ１０６、データ信号制御回路１０７、及びインタフェース回路１０８を有する。

メモリセルアレイ１０２は、ロー方向及びコラム方向に関してアレイ状に配置された複数のメモリセルで構成される。各メモリセルは、上述したようにＤＲＡＭと同様の１Ｔ−１Ｃ型（１トランジスタ１キャパシタ型）メモリセルである。アレイ制御回路１０３は、メモリセルアレイ１０２内のメモリセルに対してデータ読み出し（リード）動作、データ書き込み（ライト）動作、及びリフレッシュ動作を行う。

リフレッシュ制御回路１０４は、内部に備えるタイマー値に応じて、メモリセルに記憶されているデータを保持するために必要なリフレッシュ動作の要求を出力する。

チップ制御回路１０５は、インタフェース回路１０８を介して供給される外部からのコマンド信号（外部コマンド）ＣＭＤをデコードし、そのデコード結果やリフレッシュ制御回路１０４からのリフレッシュ要求に基づく制御信号をアレイ制御回路１０３に出力する。コマンド信号ＣＭＤは、後述するようにチップイネーブル信号／ＣＥ、アドレスバリッド（有効）信号／ＡＤＶ、アウトプットイネーブル信号／ＯＥ、及びライトイネーブル信号／ＷＥからなる（各信号の符号に付した“／”は、当該信号が負論理であることを示す。）。
また、チップ制御回路１０５は、コマンド信号ＣＭＤによるアクセス要求（データ読み出し・書き込み）とリフレッシュ要求とのアービトレーション（調停処理）を行う。このアービトレーションでは、先に発生した要求が優先して処理される。

アドレスデコーダ１０６は、インタフェース回路１０８を介して供給される外部からのアドレス信号ＡＤＤをデコードし、そのデコード結果をアレイ制御回路１０３に出力する。
データ信号制御回路１０７は、外部コマンドに応じて行われるリード動作及びライト動作におけるメモリ内部と外部との間でのデータ信号の授受を制御する。

なお、インタフェース回路１０８には、コマンド信号ＣＭＤ及びデータ信号ＤＱの入出力タイミングを同期させるクロック信号ＣＬＫが外部から入力され、擬似ＳＲＡＭ１０１内の各機能部に供給されている。

図１１は、従来の擬似ＳＲＡＭにおける動作を説明するタイミングチャートであり、データ読み出し動作について示している。図１１において、コア動作とは、メモリセルアレイ１０２の選択動作、言い換えればアレイ制御回路１０３がメモリセルアレイ１０２に対して実行する動作である。また、Ｐｅｒｉ動作とは、チップ制御回路１０５やデータ信号制御回路１０７等のメモリセルアレイ１０２（アレイ制御回路１０３）の周辺回路の動作である。

まず、時刻Ｔ５１において、デバイス（擬似ＳＲＡＭ）を動作状態にするチップイネーブル信号／ＣＥ、アドレス信号ＡＤＤが有効であることを示すアドレスバリッド信号／ＡＤＶ、及びアウトプットイネーブル信号／ＯＥが“Ｌ”に変化する。チップ制御回路１０５は、これらコマンド信号ＣＭＤをデコードし、外部からのアクセス要求がデータ読み出し動作ＲＤ（Ａ）であると判断する。また、アドレスデコーダ１０６は、アドレス信号ＡＤＤを取り込んでデコードする。

しかしながら、外部からのアクセス要求を受ける時刻Ｔ５１以前に、リフレッシュ制御回路１０４からのリフレッシュ要求が発生していると、メモリセルアレイ１０２ではリフレッシュ動作ＲＥＦが実行される（時刻Ｔ５２）。そして、リフレッシュ動作ＲＥＦが終了する時刻Ｔ５３からメモリセルアレイ１０２にてデータ読み出し動作ＲＤ（Ａ）が実行され、アドレスデコーダ１０６でのデコード結果に対応するメモリセルのデータ１Ａ、２Ａ、３Ａを順次読み出してデータ信号ＤＱとして出力する。

時刻Ｔ５４において、チップイネーブル信号／ＣＥが“Ｈ”に変化すると、チップ制御回路１０５は、データ読み出し動作ＲＤ（Ａ）の終了をアレイ制御回路１０３に指示する。これにより、メモリセルアレイ１０２にて実行しているデータ読み出し動作ＲＤ（Ａ）が終了する（時刻Ｔ５５）。

また、時刻Ｔ５５において、チップイネーブル信号／ＣＥ、アドレスバリッド信号／ＡＤＶが“Ｌ”に変化すると、チップ制御回路１０５は、このときのコマンド信号ＣＭＤをデコードし、外部からのアクセス要求がデータ読み出し動作ＲＤ（Ｂ）であると判断する。また、アドレスデコーダ１０６は、アドレス信号ＡＤＤを取り込んでデコードする。

そして、時刻Ｔ５５からリフレッシュエントリー期間ＴＲＥＮが経過した時刻Ｔ５６において、メモリセルアレイ１０２にてデータ読み出し動作ＲＤ（Ｂ）が実行され、データ１Ｂ、２Ｂ、３Ｂ、４Ｂ、５Ｂをデータ信号ＤＱとして出力する。なお、リフレッシュエントリー期間ＴＲＥＮは、リフレッシュ要求が発生した際にメモリセル１０２にてリフレッシュ動作を実行できるように、外部からのアクセス要求によるデータ読み出し／書き込み動作間に常に設けられている。

その後、データ読み出し動作ＲＤ（Ａ）と同様に、時刻Ｔ５７において、チップイネーブル信号／ＣＥが“Ｈ”に変化することで、メモリセルアレイ１０２にて実行しているデータ読み出し動作ＲＤ（Ｂ）を終了する（時刻Ｔ５８）。
このようにして、従来の擬似ＳＲＡＭではデータ読み出し動作等が行われていた。

また、近年、動画像データなどに係る大容量かつリアルタイムなデータ通信が行われるようになり、携帯電話などを含むデータ通信装置のメモリとして利用される擬似ＳＲＡＭに対しても、より高速な動作が要求されている。

特開平１１−１６３４６号公報

しかしながら、従来の擬似ＳＲＡＭにおいては、図１１に示したようにリフレッシュエントリー期間ＴＲＥＮを常に設けているため、レイテンシはワーストケースであるリフレッシュ要求が先に発生した場合を想定して、これを包含するように外部からのアクセス要求に係るアクセス時間が規定されている。また、外部からのアクセス要求（コマンド）を受けデータを入出力するまでの一連の動作は、あるアクセス要求に応じた一連の動作が終了してから次のアクセス要求に応じた一連の動作を開始するように、すなわち常に１つのアクセス要求に係る処理のみ行うようにして実行している。

擬似ＳＲＡＭにおいて動作（アクセス）を高速化する方法としては、まず、図１２（Ａ）に示すようにレイテンシを短くすることで外部からのアクセス時間を短縮する方法が考えられる。しかしながら、レイテンシを短くすると、外部からのアクセス要求によるデータ読み出し／書き込み動作間の時間間隔ＴＣが短くなり、リフレッシュエントリー期間ＴＲＥＮに相当する期間を確保することができないおそれがある。すなわち、レイテンシを短くした場合には、リフレッシュ要求が発生したとしても、外部からのアクセス要求によるデータ読み出し／書き込み動作間にリフレッシュ動作を実行できず、メモリセルに記憶しているデータを消失してしまうおそれがある。

また、擬似ＳＲＡＭにおいて動作を高速化する他の方法としては、図１２（Ｂ）に示すように外部からのアクセス要求を多重化する方法が考えられる。しかしながら、従来の擬似ＳＲＡＭにおいては、図１２（Ｂ）の時刻Ｔ９１に示されるようにデータ読み出し動作ＲＤ（Ａ）を実行しているときに、データ読み出し動作ＲＤ（Ｂ）が要求されると、その時点でデータ読み出し動作ＲＤ（Ｂ）に係るアドレス信号ＡＤＤが取り込まれデコードされる。そのため、アドレスデコーダ１０６でのデコード結果が変化し、異なるメモリセルを選択してしまう。したがって、データ読み出し動作ＲＤ（Ａ）の実行中にデータ読み出し動作ＲＤ（Ｂ）が要求された場合には、外部からのアクセス要求を正確に認識することができず、その時点から正しいデータが出力されることを保証できなくなる（図１２（Ｂ）に示した例ではデータ３Ａ）。

本発明は、このような事情に鑑みてなされたものであり、不具合を生じさせることなく、半導体記憶装置に対するアクセス動作を高速化できるようにすることを目的とする。

本発明の半導体記憶装置は、複数のメモリセルを有するメモリセルアレイと、それにかかるリフレッシュ動作を要求するリフレッシュ要求回路と、外部から供給されるメモリセルアレイに対する外部アクセス要求に係る情報をデコードするとともに、そのデコード結果及びリフレッシュ要求に応じて、メモリセルアレイにて実行する動作を指示する処理回路と、当該指示に基づいて、メモリセルアレイに対する動作を実行するアレイ制御回路と、外部アクセス要求に係る情報のデコード結果を保持するレジスタとを有する。処理回路は、第１の外部アクセス要求を受けた際に、それよりも先に受けた第２の外部アクセス要求に対応する動作をアレイ制御回路が実行中である場合は、第１の外部アクセス要求に係る情報をデコードしてレジスタに保持し、第２の外部アクセス要求に対応する動作が終了した後、リフレッシュ要求と第１の外部アクセス要求とのアービトレーションを行うことなく、第１の外部アクセス要求に対応する動作をアレイ制御回路に行わせる。また、処理回路は、第１の外部アクセス要求を受けた際に、第２の外部アクセス要求に対応する動作をアレイ制御回路が実行中でない場合は、第１の外部アクセス要求に係る情報をデコードし、リフレシュ要求と第１の外部アクセス要求とのアービトレーションを行い、アービトレーションの結果に基づいてアレイ制御回路を動作させる。
上記構成によれば、アレイ制御回路により外部アクセス要求に対応する動作をメモリセルアレイにて実行している場合に他の外部アクセス要求を受けても、アレイ制御回路による処理とは独立かつ並行して、当該他の外部アクセス要求に係る情報を処理回路でデコードし、その結果をレジスタに保持することにより、外部からのアクセス要求を多重化することができるとともに、処理回路とアレイ制御回路とによるパイプライン動作を実現することができる。

また、第２の外部アクセス要求に対応する動作に続いて、多重で入力された第１の外部アクセス要求に対応する動作の実行を指示する場合には、発生したリフレッシュ要求を待機させるようにすることで、リフレッシュエントリー期間を設けずに外部アクセス要求に応じた動作を順次行うことができ、何ら不具合を生じさせることなく、アクセス動作を高速化することができる。

本発明によれば、外部アクセス要求に係る情報のデコード結果を保持するレジスタを設け、外部から供給される外部アクセス要求に係る情報のデコードと、メモリセルアレイにおける外部アクセス要求に応じた動作とを独立かつ並行に実行可能とすることで、外部からのアクセス要求を多重に入力することができるとともに、デコードとメモリセルアレイでの外部アクセス要求に応じた動作についてパイプライン動作を実現することができ、不具合を生じさせることなく、アクセス動作を高速化することができる。

以下、本発明の実施形態を図面に基づいて説明する。

図１は、本発明の実施形態による半導体記憶装置１の構成例を示すブロック図である。
半導体記憶装置１は、擬似ＳＲＡＭであり、リフレッシュタイマー２、チップ制御回路３、アドレスデコーダ４、データ信号制御回路５、アレイ制御回路６、メモリセルアレイ７、及びインタフェース回路８を有する。

リフレッシュタイマー２は、カウンター等の計測手段を用いて時間を計測し、所定期間が経過する毎にリフレッシュ要求信号ＲＥＦＲをチップ制御回路３に出力する。リフレッシュタイマー２は、本発明におけるリフレッシュ要求回路に相当する。リフレッシュ要求信号ＲＥＦＲは、メモリセルアレイ７内の各メモリセルに記憶されているデータを保持するためのリフレッシュ動作を要求する信号である。

チップ制御回路３は、リフレッシュ（ＲＥＦ）実行制御部９、パイプライン実行制御部１０、コマンド（ＣＭＤ）実行制御部１１、及びコマンドレジスタ１２を有し、半導体記憶装置１内の各回路の動作を統括的に制御する。

具体的には、チップ制御回路３は、図示しないデコーダを有し、インタフェース回路８を介して外部からのコマンド信号（外部コマンド）ＣＭＤが供給され、それをデコードする。そして、チップ制御回路３は、コマンド信号ＣＭＤのデコード結果及びリフレッシュタイマー２からのリフレッシュ要求信号ＲＥＦＲに基づいて、アレイ制御回路６に制御信号を出力する。また、チップ制御回路３は、外部コマンドＣＭＤによるデータ読み出し・書き込みに係るアクセス要求と、リフレッシュ要求信号ＲＥＦＲによるリフレッシュ要求とのアービトレーション（調停処理）を行う。

コマンドレジスタ１２は、供給される外部からのコマンド信号ＣＭＤをチップ制御回路３にてデコードして得られたデコード結果を保持するレジスタである。
なお、リフレッシュ実行制御部９、パイプライン実行制御部１０、及びコマンド実行制御部１１については後述する。

アドレスデコーダ４は、インタフェース回路８を介して供給される外部からのアドレス信号ＡＤＤをデコードし、そのデコード結果に基づく選択アドレス信号をアレイ制御回路６に出力する。また、アドレスデコーダ４は、アドレス信号ＡＤＤをデコードして得られたデコード結果を保持するアドレスレジスタ１３を有する。このアドレスレジスタ１３に保持されるデコード結果とコマンドレジスタ１２に保持されるデコード結果とは、同一の外部からのアクセス要求に関するものであり、コマンドレジスタ１２及びアドレスレジスタ１３に保持されたデコード結果は、トリガ信号Ｔｒｉｇに基づいて同期して出力される。
このチップ制御回路３とアドレスデコーダ４とで、本発明における処理回路が構成される。

データ信号制御回路５は、外部からのコマンド信号ＣＭＤに応じて行われるメモリセルアレイ７に対するリード動作及びライト動作にて、インタフェース回路８を介した半導体記憶装置１内部と外部との間でのデータ信号ＤＱの授受を制御する。
アレイ制御回路６は、チップ制御回路３から供給される制御信号及びアドレスデコーダ４から供給される選択アドレス信号に基づいて、メモリセルアレイ７内のメモリセルに係るデータ読み出し（リード）動作、データ書き込み（ライト）動作、及びリフレッシュ動作を実行する。

メモリセルアレイ７は、ロー（行）方向及びコラム（列）方向に関してアレイ状に配置された複数のメモリセルを有する。具体的には、メモリセルアレイ７は、複数のビット線と、それに交差するように設けられた複数のワード線とを有し、ビット線とワード線との交差部にメモリセルが配置されている。各メモリセルは、ＤＲＡＭと同様の１Ｔ−１Ｃ型（１トランジスタ１キャパシタ型）メモリセルで構成され、それぞれ１ビットのデータを記憶する。
また、メモリセルアレイ７は、ビット線に対応して設けられたセンスアンプを有する。

インタフェース回路８は、半導体記憶装置１内部と外部との間で各信号を授受するためのものである。インタフェース回路８は、外部からコマンド信号ＣＭＤ及びアドレス信号ＡＤＤが入力されるとともに、外部との間でデータ信号ＤＱが入出力される。また、コマンド信号ＣＭＤやデータ信号ＤＱの入出力タイミングを同期させるためのクロック信号ＣＬＫが外部から入力され、半導体記憶装置１内の各回路に供給される。

図２（Ａ）は、図１に示したリフレッシュ実行制御部９の構成を示す回路図である。
リフレッシュ実行制御部９は、ＮＯＲ（否定論理和演算）回路２１、インバータ２２、２５、２６、及びＰチャネル型トランジスタ２３とＮチャネル型トランジスタ２４とからなるトランスファゲート２７を有する。

外部アクセス要求信号ＣＭＤＡ、ＣＭＤＢがＮＯＲ回路２１に入力される。このＮＯＲ回路２１の出力が、トランジスタ２３の制御端子（ゲート）にインバータ２２を介して供給されるとともに、トランジスタ２４の制御端子（ゲート）に供給される。また、ＮＯＲ回路２１の出力は、アクセス終了信号ＢＳＴＺとして出力される。ここで、外部アクセス要求信号ＣＭＤＡ、ＣＭＤＢは、コマンド信号ＣＭＤが入力されコマンド（外部からのアクセス要求）が存在する場合にハイレベル（“Ｈ”）となる信号である。外部アクセス要求信号ＣＭＤＡが、単独で入力された通常のコマンド及び本実施形態の特徴であるパイプライン動作（後述する）において先行するコマンドに対応し、外部アクセス要求信号ＣＭＤＢが先行するコマンドに続くコマンドに対応している。

また、リフレッシュタイマー２からのリフレッシュ要求信号ＲＥＦＲがトランスファゲート２７を介してインバータ２５に入力可能になっており、インバータ２５の出力がリフレッシュ実行命令ＲＥＦＥとして出力される。なお、インバータ２５、２６は、入力端が自らとは異なるインバータの出力端に接続されており、インバータ２５、２６によりラッチ（保持）回路が構成されている。

図２（Ｂ）は、図２（Ａ）に示したリフレッシュ実行制御部９の動作を示すタイミングチャートである。なお、以下の説明では、リフレッシュ要求信号ＲＥＦＲは、ロウレベル（“Ｌ”）のときリフレッシュ動作を要求しているものとし、リフレッシュ実行命令ＲＥＦＥは“Ｈ”でリフレッシュ動作の実行を命令しているものとする。

まず、はじめに外部アクセス要求信号ＣＭＤＡ及びリフレッシュ要求信号ＲＥＦＲがともに“Ｈ”、外部アクセス要求信号ＣＭＤＢが“Ｌ”であり、その結果リフレッシュ実行命令ＲＥＦＥが“Ｌ”であるとする。
この状態から、時刻Ｔ１においてリフレッシュ要求信号ＲＥＦＲが“Ｌ”に変化し、時刻Ｔ２において外部アクセス要求信号ＣＭＤＢが“Ｈ”に変化し、時刻Ｔ３において外部アクセス要求信号ＣＭＤＡが“Ｌ”に変化し、さらに時刻Ｔ４において外部アクセス要求信号ＣＭＤＢが“Ｌ”に変化したとする。

上述のように各信号が変化した場合、時刻Ｔ４までは外部アクセス要求信号ＣＭＤＡ、ＣＭＤＢの少なくとも一方が“Ｈ”であるから、トランスファゲート２７はオフ状態を維持し、リフレッシュ要求信号ＲＥＦＲはインバータ２５に入力されない。したがって、リフレッシュ実行命令ＲＥＦＥは“Ｌ”を維持する。

そして、時刻Ｔ４において、外部アクセス要求信号ＣＭＤＡ、ＣＭＤＢの双方が“Ｌ”となることで、トランスファゲート２７がオン状態になり、リフレッシュ要求信号ＲＥＦＲがトランスファゲート２７を介してインバータ２５に入力される。これにより、リフレッシュ実行命令ＲＥＦＥは“Ｈ”に変化し、リフレッシュ動作の実行が指示されることとなる。

上述のように、リフレッシュ実行制御部９は、外部アクセス要求信号ＣＭＤＡ、ＣＭＤＢの少なくとも一方が“Ｈ”、すなわちコマンドが１つでもある場合にはリフレッシュ要求信号ＲＥＦＲが伝達されることを防止し、リフレッシュ動作が実行されることを抑制する（待機させる）。

図３は、図１に示したパイプライン実行制御部１０の構成を示す回路図である。
パイプライン実行制御部１０は、ＮＡＮＤ（否定論理積演算）回路３１、３２、３３、３８、ＮＯＲ回路３９、インバータ３０、３６、３７、及びＰチャネル型トランジスタ３４とＮチャネル型トランジスタ３５とからなるトランスファゲート４０を有する。また、図３において、ＣＭＤＡ、ＣＭＤＢ（Ｐ）は、先行するコマンド及びそのコマンドに続くパイプライン動作に係るコマンドであり、ＣＥ、／ＣＥはコマンド信号の１つであるチップイネーブル信号である（／は負論理信号であることを示す。以下についても同様。）。

パイプライン動作に係るコマンドＣＭＤＢ（Ｐ）及びチップイネーブル信号ＣＥがＮＡＮＤ回路３１に入力され、ＮＡＮＤ回路３１の出力がＮＡＮＤ回路３２に入力される。また、ＮＡＮＤ回路３２にはＮＡＮＤ回路３３の出力が入力される。ＮＡＮＤ回路３２、３８の出力がＮＡＮＤ回路３３に入力される。すなわち、ＮＡＮＤ回路３２、３３は、ＲＳフリップフロップを構成している。

また、ＮＡＮＤ回路３２の出力は、チップイネーブル信号ＣＥ、／ＣＥにより制御されるトランスファゲート４０を介して、インバータ３６に入力可能になっている。インバータ３６、３７は、入力端が自らとは異なるインバータの出力端に接続されており、ラッチ回路を構成している。

インバータ３６の出力がインバータ３０に入力され、このインバータ３０の出力及びチップイネーブル信号ＣＥが、ＮＡＮＤ回路３８に入力され、ＮＡＮＤ回路３８の出力がＮＯＲ回路３９に入力される。また、ＮＯＲ回路３９には、コマンドＣＭＤＡが入力されており、ＮＯＲ回路３９の出力が実行コマンドＣＭＤＥとして出力される。

図３に示したパイプライン実行制御部１０では、先行するコマンドＣＭＤＡの実行中（このときチップイネーブル信号ＣＥは“Ｈ”（／ＣＥは“Ｌ”））に、パイプライン動作させるコマンドＣＭＤＢが入力されると、ＮＡＮＤ回路３１を介して、ＮＡＮＤ回路３２、３３からなるＲＳフリップフロップにラッチされる。

その後、先行するコマンドＣＭＤＡに係る動作を停止（終了）させるためにチップイネーブル信号ＣＥが“Ｌ”（／ＣＥが“Ｈ”）に変化すると、コマンドＣＭＤＢがトランスファゲート４０を介してインバータ３６、３７からなるラッチに転送される。そして、チップイネーブル信号ＣＥが再び“Ｈ”になると、コマンドＣＭＤＢがＮＡＮＤ回路３８及びＮＯＲ回路３９を介して実行コマンドＣＭＤＥとして出力される。

図４は、図１に示したコマンド実行制御部１１の構成を示すブロック図である。
コマンド実行制御部１１は、リフレッシュ（ＲＥＦ）判定部４１、リフレッシュ（ＲＥＦ）保持部４２、コマンド（ＣＭＤ）発生部４３を有する。

リフレッシュ判定部４１は、コマンド信号ＣＭＤ（例えば、コマンド信号ＣＭＤのチップイネーブル信号ＣＥ）及びリフレッシュ実行命令ＲＥＦＥが入力され、コマンド信号ＣＭＤによる外部からのアクセス（データ読み出し・書き込み）要求及びリフレッシュ要求のどちらの要求を優先させるかを判定する。そして、その判定結果をリフレッシュ保持部４２に出力する。すなわち、リフレッシュ判定部４１は、外部からのアクセス要求とリフレッシュ要求とのアービトレーション（調停処理）を行う。

例えば、リフレッシュ判定部４１は、コマンド信号ＣＭＤ及びリフレッシュ実行命令ＲＥＦＥが入力されるＲＳフリップフロップにより構成され、そのＲＳフリップフロップの出力を判定結果としてリフレッシュ保持部４２に供給する。

リフレッシュ保持部４２は、リフレッシュ実行命令ＲＥＦＥ及びリフレッシュ判定部４１による判定結果が供給され、当該判定結果が外部からのアクセス要求を優先するものである際に、リフレッシュ要求（リフレッシュ実行命令ＲＥＦＥ）があればそれを保持する。また、リフレッシュ保持部４２は、リフレッシュ実行制御部９から供給されるアクセス終了信号ＢＳＴＺに基づいて、保持しているリフレッシュ要求を再開しリフレッシュトリガ信号ＲＥＦＴをコマンド発生部４３に出力する。

コマンド発生部４３は、要求に応じて制御信号（回路活性信号）を生成し出力するものであり、外部アクセス又はリフレッシュを実行する際に、供給されるコマンド信号ＣＭＤ及びリフレッシュトリガ信号ＲＥＦＴに基づいて、所定の回路活性信号を生成し出力する。

図５は、図１に示したコマンドレジスタ１２及びアドレスレジスタ１３をそれぞれ構成するレジスタ回路５１の構成を示す回路図である。なお、コマンドレジスタ１２及びアドレスレジスタ１３は、図５に示すレジスタ回路５１を必要に応じて所定数だけ用いて構成される。
レジスタ回路５１は、インバータ５２、５５、５６、及びＰチャネル型トランジスタ５３とＮチャネル型トランジスタ５４とからなるトランスファゲート５７を有する。

レジスタ回路５１は、クロック信号ＣＬＫが、トランジスタ５３の制御端子（ゲート）にインバータ５２を介して供給されるとともに、トランジスタ５４の制御端子（ゲート）に供給される。また、入力信号ＩＮがトランスファゲート５７を介してインバータ５５に入力可能になっており、インバータ５５の出力が出力信号ＯＵＴとして出力される。なお、インバータ５５、５６は、互いに入力端と出力端とが接続され、ラッチ回路を構成している。

図６は、図１に示したアレイ制御回路６の構成を示すブロック図であり、アレイ制御回路６は、図６に示したメモリセルアレイ７を除く各回路６１〜７１を有する。
図６において、ブロック選択指示回路６１、ワード線（ＷＬ）選択指示回路６２、センスアンプ（ＳＡ）選択指示回路６３、コラム線（ＣＬ）選択指示回路６４、及びアンプ（ＡＭＰ）活性指示回路６５は、それぞれ対応するブロック選択回路６６、ワード線選択回路６７、センスアンプ活性化回路６８、コラム線選択回路６９、及びアンプ活性制御回路７０の動作タイミングを制御する。

ブロック選択回路６６は、アドレスデコーダ４から供給されるブロック選択アドレス信号ＢＬＳＡに応じて、ビット線トランスファー信号線ＢＴを選択的に活性化するともに、プリチャージ信号線ＢＲＳを不活性化する。ワード線選択回路６７は、アドレスデコーダ４から供給されるワード線選択アドレス信号ＷＬＳＡに応じたワード線ＷＬを選択的に活性化する。センスアンプ活性化回路６８は、センスアンプ駆動信号線ＬＥを活性化する。

コラム線選択回路６９は、アドレスデコーダ４から供給されるコラム線選択アドレス信号ＣＬＳＡに応じたコラム線ＣＬを選択的に活性化する。アンプ活性制御回路７０は、アンプ７１を駆動するためのアンプ駆動信号線ＡＥＮを活性化する。アンプ７１は、メモリセル７から読み出されたデータをデータ信号制御回路５に増幅して出力する。

ここで、上述した各回路６６〜７０が信号線を活性化する動作（選択する動作も含む。）は、それぞれ対応する指示回路６１〜６５からの指示に基づいて順次行われる。

具体的には、チップ制御回路３から供給される制御信号及びアドレスデコーダ４から供給されるアレイ選択アドレス信号ＡＲＳＡに基づいて、まずブロック選択指示回路６１からブロック選択回路６６に対して指示が出される。続いて、ブロック選択指示回路６１からの指示が出されたことを条件として、ワード線選択指示回路６２からワード線選択回路６７に対して指示が出される。

その後、同様にして、センスアンプ選択指示回路６３からセンスアンプ活性化回路６８に対し、コラム線選択指示回路６４からコラム線選択回路６９に対し、アンプ活性指示回路６５からアンプ活性制御回路７０に対して順次指示が出される。ただし、アンプ活性指示回路６５からアンプ活性制御回路７０に対しての指示は、センスアンプ選択指示回路６３及びコラム線選択指示回路６４の双方から指示が出されたことを条件として出される。

図７（Ａ）は、図１に示したメモリセルアレイ７の構成を示す回路図であり、複数のメモリセルで構成されるメモリセルアレイ７において、１つのメモリセルとその周辺回路とを図示している。図７（Ｂ）は、図７（Ａ）に示した回路におけるデータ読み出し動作を説明するタイミングチャートである。

図７（Ａ）において、Ｃ１は容量、ＮＴ１〜ＮＴ１７はＮチャネル型トランジスタ、ＰＴ１〜ＰＴ３はＰチャネル型トランジスタである。容量Ｃ１とトランジスタＮＴ１は、メモリセル（１Ｔ１Ｃ型メモリセル）を構成する。トランジスタＮＴ３〜ＮＴ５の組、及びトランジスタＮＴ１３〜ＮＴ１５の組は、それぞれプリチャージ回路８２、８５を構成する。トランジスタＮＴ１１、ＮＴ１２、ＰＴ２、ＰＴ３は、センスアンプ８３を構成する。８４はインバータである。

メモリセル８１の容量Ｃ１には、１ビットの情報が記憶される。このメモリセル８１（容量Ｃ１）に記憶されたデータを読み出す際の動作を図７（Ｂ）を参照して説明する。
なお、データ読み出し（リード）動作、データ書き込み（ライト）動作、及びリフレッシュ動作の何れも実行されていない場合には、ビット線トランスファー信号線ＢＴ０、ＢＴ１及びプリチャージ信号線ＢＲＳは活性化されており、“Ｈ”である。したがって、プリチャージ回路８２、８３内のトランジスタＮＴ３〜ＮＴ５、ＮＴ１３〜ＮＴ１５、及びトランジスタＮＴ６、ＮＴ７、ＮＴ１６、ＮＴ１７が導通し、ビット線ＢＬ、／ＢＬの電位は等しい電位となっている。

データを読み出す際には、まず、メモリセル８１に対応するビット線トランスファー信号線ＢＴ０を除くビット線トランスファー信号線（図７（Ａ）に示す回路ではビット線トランスファー信号線ＢＴ１）と、プリチャージ信号線ＢＲＳを不活性化して“Ｌ”にする。したがって、プリチャージ回路８２、８３が非動作状態になるとともに、トランジスタＮＴ１６、ＮＴ１７が非導通状態になる（センスアンプ８３のリセット状態解除）。ビット線トランスファー信号線ＢＴ０は、“Ｈ”を維持する。

次に、ワード線ＷＬが選択的に活性化されて“Ｈ”になると、トランジスタＮＴ１が導通し、容量Ｃ１に記憶されているデータがビット線ＢＬに読み出される。これにより、容量Ｃ１に記憶されているデータに応じて、ビット線ＢＬの電位が変化する（ＳＱ１）。ここで、トランジスタＮＴ６、ＮＴ７は導通状態であり、トランジスタＮＴ１６、ＮＴ１７は非導通状態であるので、トランジスタＮＴ６、ＮＴ７を介してビット線ＢＬ、／ＢＬのデータ（電位）がセンスアンプ８３に供給される。

次に、センスアンプ駆動信号線ＬＥが活性化されて“Ｈ”になると、トランジスタＮＴ８、ＰＴ１が導通し電源供給が行われることによりセンスアンプ８３が動作し、ビット線ＢＬ、／ＢＬのデータが増幅される（ＳＱ２）。続いて、コラム線ＣＬが選択的に活性化されて“Ｈ”になると、コラムゲートとしてのトランジスタＮＴ９、ＮＴ１０が導通し、増幅されたビット線ＢＬ、／ＢＬのデータがデータバスＤＢ、／ＤＢに出力される（ＳＱ３）。

その後、コラム線ＣＬを不活性化して“Ｌ”にし、読み出したデータのメモリセル８１（容量Ｃ１）への再書き込みを行った（ＳＱ４）後、ワード線ＷＬを不活性化して“Ｌ”にする。さらに、センスアンプ駆動信号線ＬＥを不活性化して“Ｌ”にすることで、センスアンプ８３を非動作状態にした後、すべてのビット線トランスファー信号線ＢＴ０、ＢＴ１及びプリチャージ信号線ＢＲＳを活性化してデータ読み出し動作を終了する。
なお、メモリセル８１へのデータ書き込み動作は、従来と同様であり、その説明は省略する。

次に、本実施形態による半導体記憶装置１でのパイプライン動作について説明する。
図８は、本実施形態による半導体記憶装置の動作例を示すタイミングチャートである。図８に示す例は、コマンド信号ＣＭＤとして、半導体記憶装置１を動作状態にするチップイネーブル信号／ＣＥ、アドレス信号ＡＤＤが有効であることを示すアドレスバリッド信号／ＡＤＶ、アウトプットイネーブル信号／ＯＥ、及びライトイネーブル信号／ＷＥを用いる半導体記憶装置の場合を示している。なお、図８において、コア動作とは、メモリセルアレイ７の選択動作（アレイ制御回路６がメモリセルアレイ７に対して実行する動作）であり、Ｐｅｒｉ動作とは、アレイ制御回路６及びメモリセルアレイ７を除く回路２〜５、８が実行する動作である。

まず、時刻Ｔ１１において、チップイネーブル信号／ＣＥ、アドレスバリッド信号／ＡＤＶ、及びアウトプットイネーブル信号／ＯＥが“Ｌ”に変化する。チップ制御回路３は、これらコマンド信号ＣＭＤをデコードし、外部からのアクセス要求がデータ読み出し動作ＲＤ（Ａ）であると判断する。また、アドレスデコーダ１０６は、アドレス信号ＡＤＤを取り込んでデコードする。

ここで、本実施形態による半導体記憶装置１では、外部からのアクセス要求が、多重化されていない状態、すなわち他の外部からのアクセス要求の動作を実行中に受けたアクセス要求でない場合には、リフレッシュ要求との間でアービトレーションを行う。
例えば、時刻Ｔ１１以前に、リフレッシュタイマー２からのリフレッシュ要求信号ＲＥＦＲによりリフレッシュ要求が発生している場合には、メモリセルアレイ７ではリフレッシュコア動作が実行される（時刻Ｔ１２）。

次に、時刻Ｔ１３において、アドレスバリッド信号／ＡＤＶが“Ｈ”に変化する。
時刻Ｔ１４において、コア動作としてのリフレッシュ動作が終了すると、メモリセルアレイ７に対するデータ読み出し動作ＲＤ（Ａ）が実行される。これにより、時刻Ｔ１５以降、アドレスデコーダ４でのデコード結果に対応するメモリセルのデータ１Ａ、２Ａ、３Ａが順次読み出されてデータ信号ＤＱとして出力される。

メモリセルアレイ７に対してデータ読み出し動作ＲＤ（Ａ）を実行中である時刻Ｔ１６において、アドレスバリッド信号／ＡＤＶが“Ｌ”に変化すると、チップ制御回路３は、コマンド信号ＣＭＤをデコードし、外部からのアクセス要求がデータ読み出し動作ＲＤ（Ｂ）であると判断する。また、アドレスデコーダ４は、アドレス信号ＡＤＤを取り込んでデコードする。このとき、他の外部からのアクセス要求による動作ＲＤ（Ａ）をメモリセルアレイ７に対して実行中であるので、チップ制御回路３及びアドレスデコーダ４は、データ読み出し動作ＲＤ（Ｂ）に係るそれぞれのデコード結果をコマンドレジスタ１２及びアドレスレジスタ１３に保持する。

次に、時刻Ｔ１７において、アドレスバリッド信号／ＡＤＶ及びチップイネーブル信号／ＣＥが“Ｈ”に変化する。チップイネーブル信号／ＣＥが“Ｈ”に変化することにより、チップ制御回路３が、データ読み出し動作ＲＤ（Ａ）の終了をアレイ制御回路６に指示し、メモリセルアレイ７にて実行しているデータ読み出し動作ＲＤ（Ａ）が終了する（時刻Ｔ１８）。なお、このようにデータ読み出し動作等でバースト動作している場合に、チップイネーブル信号／ＣＥを“Ｈ”にして当該動作を終了させるコマンドを本実施形態ではターミネーションコマンドと称する。

時刻Ｔ１８において、チップイネーブル信号／ＣＥが再び“Ｌ”に変化すると、チップ制御回路３内のパイプライン実行制御部１０によりコア動作としてのデータ読み出し動作ＲＤ（Ｂ）の実行が指示される。そして、時刻Ｔ１９において、コマンドレジスタ１２及びアドレスレジスタ１３に保持されているデコード結果に基づき、メモリセルアレイ７に対するデータ読み出し動作ＲＤ（Ｂ）の実行が開始される。

ここで、本実施形態による半導体記憶装置１では、外部からのアクセス要求が多重化されたもの、すなわち他の外部からのアクセス要求の動作を実行中に受けたアクセス要求である場合には、他の外部からのアクセス要求の動作が終了した後、リフレッシュ要求との間でアービトレーションを行わずに多重化されていたアクセス要求の動作を実行する。これは、上述したチップ制御回路３内のリフレッシュ実行制御部９等により実現される。

時刻Ｔ２０以降、アドレスレジスタ１３に保持されていたデコード結果に対応するメモリセルのデータ１Ｂ、２Ｂ、３Ｂ、４Ｂ、５Ｂが順次読み出されてデータ信号ＤＱとして出力される。
そして、時刻Ｔ２１において、チップイネーブル信号／ＣＥが“Ｈ”に変化する、すなわちターミネーションコマンドが発行されることにより、時刻Ｔ２１においてコア動作としてのデータ読み出し動作ＲＤ（Ｂ）が終了する。

図９は、本実施形態による他の態様の半導体記憶装置の動作例を示すタイミングチャートである。図９に示す例は、コマンド信号ＣＭＤとして、図８に示した信号に加え、パイプラインアドレスバリッド信号／ＰＡＤＶをさらに用いる半導体記憶装置の場合を示している。パイプラインアドレスバリッド信号／ＰＡＤＶは、アドレス信号ＡＤＤが有効であることを示すとともに、外部からのアクセス要求がパイプライン動作に係るもの、すなわち多重化されるものであることを示す信号である。

なお、図９については、図８に示す時刻Ｔ１６〜Ｔ１７の間にアドレスバリッド信号／ＰＡＤＶを“Ｌ”にするかわりに、それに対応する時刻Ｔ３６〜Ｔ３７の間に外部からのアクセス要求がパイプライン動作に係るものであることを示すパイプラインアドレスバリッド信号／ＰＡＤＶを“Ｌ”にする点が異なるだけで、半導体記憶装置１内の動作は同じであるので、詳細な説明は省略する。なお、図９に示した時刻Ｔ３１〜Ｔ４２が、図８に示した時刻Ｔ１１〜時刻Ｔ２２にそれぞれ対応している。

以上、説明したように本実施形態によれば、アレイ制御回路６によりメモリセルアレイ７に対して外部からのアクセス要求に応じた動作を実行中に、外部からの他のアクセス要求を受けると、アレイ制御回路６での動作にかかわらず、チップ制御回路３がコマンド信号ＣＭＤをデコードするとともに、アドレスデコーダ４がアドレス信号ＡＤＤをデコードする。そして、そのデコード結果をコマンドレジスタ１２及びアドレスレジスタ１３に保持する。その後、メモリセルアレイ７での外部からのアクセス要求に応じた動作が終了すると、リフレッシュエントリー期間を設けることなく、コマンドレジスタ１２及びアドレスレジスタ１３に保持されているデコード結果に基づいて、外部からの他のアクセス要求に応じた動作をメモリセルアレイ７にて実行する。

これにより、半導体記憶装置１における外部からのアクセス要求受信からそのデコードまでの処理（前段処理）と、デコード結果に基づいたメモリセルアレイ７に対する処理（後段処理）とを独立かつ並行にパイプライン動作させて実行することができる。すなわち、外部からのアクセス要求Ａに係る前段処理と外部からのアクセス要求Ｂに係る後段処理とを並行して行い、外部からのアクセス要求Ｂに係る後段処理が終了した後、外部からのアクセス要求Ａについて次段の処理である後段処理を行う。したがって、外部からのアクセス要求を多重で入力し、外部からのアクセス要求に係る動作についてパイプライン動作を実現することができるとともに、リフレッシュエントリー期間を設けないことでレイテンシを短くすることができ、半導体記憶装置１にて何ら不具合を生じさせることなく、アクセス動作を高速化することができる。また、パイプライン動作を実現することによりデータ信号ＤＱのバス効率を向上させることができる。

なお、上述した本実施形態では、外部からのアクセス要求を多重で入力することにより連続して実行する場合の最大数については述べていないが、予め規定されたリフレッシュ動作の時間間隔を満足するようにすれば、最大数が任意である。例えば、メモリセルのデータ保持時間が１００ｍｓｅｃ、メモリセルアレイ７内の全セルについてリフレッシュ動作を実行するための回数が８０００回であるとすると、リフレッシュ動作の時間間隔は１００ｍｓｅｃ／８０００＝１２．５μｓとなるので、１２．５μｓ以内であれば外部からのアクセス要求を連続して実行させても良く、各メモリセルのデータを保証することができる。

また、本実施形態では、外部からのアクセス要求が多重で入力された場合に、後に実行するアクセス要求に応じたコア動作におけるレイテンシを、リフレッシュエントリー期間を設けないことで短くするようにしているが、例えば図９に示した例のように２つのアドレスバリッド信号／ＡＤＶ、／ＰＡＤＶを用い、多重で入力されたか否かにはかかわらず、一方の信号ではレイテンシを通常の場合と同じにし、他方の信号ではレイテンシを短くするようにしても良い。このようにしても、半導体記憶装置１にて何ら不具合を生じさせることなく、アクセス動作を高速化することができる。

また、上記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
本発明の諸態様を付記として以下に示す。

（付記１）データを記憶する複数のメモリセルが配置されたメモリセルアレイと、
上記メモリセルに記憶されているデータを保持するためのリフレッシュ動作を要求するリフレッシュ要求回路と、
外部から供給される上記メモリセルアレイに対する外部アクセス要求に係る情報をデコードするとともに、当該デコード結果及び上記リフレッシュ要求回路からのリフレッシュ要求に応じて、上記メモリセルアレイにて実行する動作を指示する処理回路と、
上記処理回路からの指示に基づいて、上記メモリセルアレイに対する動作を実行するアレイ制御回路と、
上記処理回路による外部アクセス要求に係る情報のデコード結果を保持するレジスタとを備えることを特徴とする半導体記憶装置。
（付記２）上記処理回路は、上記メモリセルアレイにて第１の外部アクセス要求に対応する動作の実行中に第２の外部アクセス要求を受けた場合には、当該第２の外部アクセス要求に係る情報のデコード結果を上記レジスタに保持し、上記第１の外部アクセス要求に対応する動作が終了した後、上記レジスタに保持されているデコード結果に基づいて、上記メモリセルアレイにて実行する動作を指示することを特徴とする付記１記載の半導体記憶装置。
（付記３）上記リフレッシュ要求に応じてリフレッシュ動作を実行するか否かを制御するリフレッシュ実行制御回路をさらに備えることを特徴とする付記２記載の半導体記憶装置。
（付記４）上記リフレッシュ実行制御回路は、上記第１の外部アクセス要求に対応する動作に続いて、上記第２の外部アクセス要求に対応する動作の実行を指示する場合には、発生した上記リフレッシュ要求を待機させることを特徴とする付記３記載の半導体記憶装置。
（付記５）上記リフレッシュ実行制御回路は、少なくとも１つの上記外部アクセス要求がある場合には、上記リフレッシュ要求を待機させることを特徴とする付記３記載の半導体記憶装置。
（付記６）上記メモリセルアレイにて上記第１の外部アクセス要求に対応する動作が終了した後、上記第２の外部アクセス要求に対応する動作の実行を指示するパイプライン実行制御回路をさらに備えることを特徴とする付記２記載の半導体記憶装置。
（付記７）上記外部アクセス要求と上記リフレッシュ要求との調停を行うコマンド実行制御回路をさらに備え、
上記処理回路は、上記コマンド実行制御回路での調停結果に基づいて、上記メモリセルアレイにて実行する動作を指示することを特徴とする付記２記載の半導体記憶装置。
（付記８）上記コマンド実行制御回路は、上記メモリセルアレイにて第１の外部アクセス要求に対応する動作の実行中に第２の外部アクセス要求を受けた場合には、上記第２の外部アクセス要求と上記リフレッシュ要求との調停を行わないことを特徴とする付記７記載の半導体記憶装置。
（付記９）上記外部アクセス要求に係るアクセス時間を、上記メモリセルアレイにて他の外部アクセス要求に対応する動作の実行中に受けたか否かに応じて異ならせたことを特徴とする付記１記載の半導体記憶装置。
（付記１０）上記レジスタは、上記外部アクセス要求に係るコマンド情報のデコード結果を保持するコマンドレジスタと、アドレス情報のデコード結果を保持するアドレスレジスタとを有することを特徴とする付記１記載の半導体記憶装置。
（付記１１）上記処理回路は、上記外部アクセス要求に係るコマンド情報をデコードするコマンドデコーダと、アドレス情報をデコードするアドレスデコーダとを有することを特徴とする付記１記載の半導体記憶装置。
（付記１２）上記外部アクセス要求に係る動作を上記処理回路と上記アレイ制御回路とによるパイプライン動作により実行することを特徴とする付記１記載の半導体記憶装置。
（付記１３）第１の外部アクセス要求に係る動作の実行中に第２の外部アクセス要求を受けた場合には、上記リフレッシュ動作の実行を抑止することを特徴とする付記１２記載の半導体記憶装置。
（付記１４）上記外部から供給される外部アクセス要求に係る情報は、上記メモリセルアレイにて第１の外部アクセス要求に対応する動作の実行中に発行された第２の外部アクセス要求であることを示す情報を含むことを特徴とする付記１記載の半導体記憶装置。

本発明の実施形態による半導体記憶装置の構成例を示す図である。 リフレッシュ実行制御部の回路構成例を示す図である。 パイプライン実行制御部の回路構成例を示す図である。 コマンド実行制御部の構成例を示す図である。 本実施形態におけるレジスタの回路構成例を示す図である。 アレイ制御回路の構成例を示す図である。 メモリセルアレイにおけるメモリセルとその周辺回路の回路構成例、及びメモリセルに係るデータ読み出しシーケンスを示す図である。 本実施形態による半導体記憶装置の動作例を示すタイミングチャートである。 本実施形態による他の態様の半導体記憶装置の動作例を示すタイミングチャートである。 従来の擬似ＳＲＡＭの構成を示すブロック図である。 従来の擬似ＳＲＡＭの動作を示すタイミングチャートである。 従来技術における問題点を説明するための図である。

符号の説明

１ 半導体記憶装置
２ リフレッシュタイマー
３ チップ制御回路
４ アドレスデコーダ
５ データ信号制御回路
６ アレイ制御回路
７ メモリセルアレイ
８ インタフェース回路
９ リフレッシュ実行制御部
１０ パイプライン実行制御部
１１ コマンド実行制御部
１２ コマンドレジスタ
１３ アドレスレジスタ
ＣＬＫ クロック信号
ＣＭＤ コマンド信号
ＡＤＤ アドレス信号
ＤＱ データ信号

Claims (10)

1. データを記憶する複数のメモリセルが配置されたメモリセルアレイと、
   上記メモリセルに記憶されているデータを保持するためのリフレッシュ動作を要求するリフレッシュ要求回路と、
   外部から供給される上記メモリセルアレイに対する外部アクセス要求に係る情報をデコードするとともに、当該デコード結果及び上記リフレッシュ要求回路からのリフレッシュ要求に応じて、上記メモリセルアレイにて実行する動作を指示する処理回路と、
   上記処理回路からの指示に基づいて、上記メモリセルアレイに対する動作を実行するアレイ制御回路と、
   上記処理回路による外部アクセス要求に係る情報のデコード結果を保持するレジスタとを備え、
   上記処理回路は、第１の外部アクセス要求を受けた際に、上記第１の外部アクセス要求よりも先に受けた第２の外部アクセス要求に対応する動作を上記アレイ制御回路が実行中である場合は、上記第１の外部アクセス要求に係る情報をデコードして上記レジスタに保持し、上記第２の外部アクセス要求に対応する動作が終了した後、上記リフレッシュ要求と上記第１の外部アクセス要求とのアービトレーションを行うことなく、上記第１の外部アクセス要求に対応する動作を上記アレイ制御回路に行わせ、
   上記処理回路は、上記第１の外部アクセス要求を受けた際に、上記第２の外部アクセス要求に対応する動作を上記アレイ制御回路が実行中でない場合は、上記第１の外部アクセス要求に係る情報をデコードし、上記リフレシュ要求と上記第１の外部アクセス要求とのアービトレーションを行い、上記アービトレーションの結果に基づいて上記アレイ制御回路を動作させることを特徴とする半導体記憶装置。
2. 上記処理回路は、上記メモリセルアレイにて上記第２の外部アクセス要求に対応する動作の実行中に上記第１の外部アクセス要求を受けた場合には、当該第１の外部アクセス要求に係る情報のデコード結果を上記レジスタに保持し、上記第２の外部アクセス要求に対応する動作が終了した後、上記レジスタに保持されているデコード結果に基づいて、上記メモリセルアレイにて実行する動作を指示することを特徴とする請求項１記載の半導体記憶装置。
3. 上記リフレッシュ要求に応じてリフレッシュ動作を実行するか否かを制御するリフレッシュ実行制御回路をさらに備えることを特徴とする請求項２記載の半導体記憶装置。
4. 上記リフレッシュ実行制御回路は、上記第２の外部アクセス要求に対応する動作に続いて、上記第１の外部アクセス要求に対応する動作の実行を指示する場合には、発生した上記リフレッシュ要求を待機させることを特徴とする請求項３記載の半導体記憶装置。
5. 上記リフレッシュ実行制御回路は、少なくとも１つの上記外部アクセス要求がある場合には、上記リフレッシュ要求を待機させることを特徴とする請求項３記載の半導体記憶装置。
6. 上記メモリセルアレイにて上記第２の外部アクセス要求に対応する動作が終了した後、上記第１の外部アクセス要求に対応する動作の実行を指示するパイプライン実行制御回路をさらに備えることを特徴とする請求項２記載の半導体記憶装置。
7. 上記処理回路は、上記第１の外部アクセス要求を受けた際に、上記第２の外部アクセス要求に対応する動作を上記アレイ制御回路が実行中である場合は、チップイネーブル信号の変化の後、所定時間後に、上記第１の外部アクセス要求に対応する動作を上記アレイ制御回路に行わせ、
   上記処理回路は、上記第１の外部アクセス要求を受けた際に、上記第２の外部アクセス要求に対応する動作を上記アレイ制御回路が実行中でない場合は、上記チップイネーブル信号の変化の後、上記第１の外部アクセス要求に係る情報のデコードと、上記リフレッシュ要求と上記第１の外部アクセス要求とのアービトレーションを行い、上記アービトレーションの結果に基づいて上記アレイ制御回路を動作させることを特徴とする請求項１記載の半導体記憶装置。
8. 上記レジスタは、上記外部アクセス要求に係るコマンド情報のデコード結果を保持するコマンドレジスタと、アドレス情報のデコード結果を保持するアドレスレジスタとを有することを特徴とする請求項１〜７の何れか１項に記載の半導体記憶装置。
9. 上記外部アクセス要求に係る動作を上記処理回路と上記アレイ制御回路とによるパイプライン動作により実行することを特徴とする請求項１記載の半導体記憶装置。
10. 上記第２の外部アクセス要求に係る動作の実行中に上記第１の外部アクセス要求を受けた場合には、上記リフレッシュ動作の実行を抑止することを特徴とする請求項９記載の半導体記憶装置。

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