JP5231190B2 - 半導体装置とメモリマクロ - Google Patents

Description

この発明は、半導体装置とメモリマクロに関し、例えば、半導体装置に構成された２ポートメモリに利用して有効な技術に関するものである。

組み込みメモリにおいては、低面積・高集積化が要求されている。この要求に有効な手段として、ＳＴＳ(Super Time Sharing)方式がある。このＳＴＳ方式は、パラレルに入力される制御信号をシリアルな信号に変換し、高速で動作する１ポートＳＲＡＭで逐次処理することでマルチポートＳＲＡＭの機能を実現する技術である。このようなマルチポートＳＲＡＭとして特開２００８−００４２１８号公報がある。この公報では、複数のポートを時間的に割り振りするタイミング信号を形成するタイミング生成回路に、メモリ回路の動作終了信号を利用する。これにより、タイミング生成にＰＬＬ回路やインバーターチェーンによる遅延回路を利用するものに比べて回路の簡素化が図られる。
特開２００８−００４２１８号公報

本願発明者においては、ＳＴＳ方式を適用して読み出し専用ポートと書き込み専用ポートとを持つ２ポートＳＲＡＭの開発に当たり高速化の検討を行った。上記ＳＴＳ方式を適用して読み出し専用ポートと書き込み専用ポートとを持つ２ポートＳＲＡＭを時分割的に動作させるためには、基本的にはクロック信号の１周期の前半周期と、後半周期とを利用できるので前記公報のような特別なタイミング生成回路が不要である。しかしながら、上記のような動作の高速化に向けては、上記クロック信号の前半周期と後半周期（ハイレベル期間／ロウレベル期間）を利用すると、クロック信号のデューティのばらつきや変動の影響を受けるので得策ではない。つまり、クロック信号のデューティのばらつきや変動のワーストケース条件化で、読み出し動作とリードリカバリ動作及び書き込み動作とライトリカバリ動作が確実に実施できるようなマージンを持たせた低い周波数のクロック信号を用いることが必要となり高速化ができない。

ＳＲＡＭにおける読み出し動作と書き込み動作に必要な時間は同じではなく、そのリカバリ動作に必要な時間も同じではない。したがって、上記のような２ポートＳＲＡＭの動作の高速化のためには、上記４つの動作に必要なタイミング信号を時系列的に生成し、上記クロック信号の１周期に割り振りすることが高速化を図る上では必要となる。そこで、本願発明者において、図６に示したようなメモリタイミング制御回路を検討した。図７には、その動作タイミング信号が示されている。

図６のメモリタイミング制御回路では、読み出し動作に必要なタイミング信号を形成するために、クロック信号ＥＸＣＬＫと遅延回路ＤＬ１とインバータ回路ＩＶ１を通した上記クロック信号ＥＸＣＬＫの第１遅延信号とをナンド（ＮＡＮＤ）ゲート回路Ｇ１に供給して第１タイミング信号ＣＫ１を生成する。上記遅延回路ＤＬ１からの第１遅延信号を遅延回路ＤＬ２により遅延し、上記リードリカバリ時間に対応したタイミングを確保する。上記遅延回路ＤＬ２からの第２遅延信号と遅延回路ＤＬ３とインバータ回路ＩＶ３を通した上記第２遅延信号の遅延信号とをナンドゲート回路Ｇ２に供給して第２タイミング信号ＣＫ２を形成する。上記ゲート回路Ｇ１から出力される第１タイミング信号ＣＫ１と、上記ゲート回路Ｇ２から出力される第２タイミング信号ＣＫ２とは、論理和回路としてのナンドゲート回路Ｇ３を通して反転されて内部クロック信号ＩＣＬＫとしてシリアルに出力される。

つまり、図７の内部クロック信号ＩＣＬＫのように、遅延回路ＤＬ１の遅延時間に対応してロウレベルにされる上記第１タイミング信号ＣＫ１が上記ナンドゲート回路Ｇ３により反転されてハイレベルの信号として出力され、上記遅延回路ＤＬ２での遅延時間だけ遅れて上記第２タイミング信号ＣＫ２が上記ナンドゲート回路Ｇ３により反転されてハイレベルの信号として出力される。上記内部クロック信号ＩＣＬＫの最初のハイレベル期間がリード（読み出し動作）期間とされ、次に内部クロックＩＣＬＫがハイレベルに変化するまでのロウレベル期間が、上記遅延回路ＤＬ２の遅延時間により設定されてリードリカバリ動作とされる。そして、上記内部クロック信号ＩＣＬＫの２番目のハイレベル期間がライト（書き込み動作）期間とされ、次に内部クロックＩＣＬＫがハイレベルに変化するまでのロウレベル期間がライトリカバリ動作とされる。

図６のようなメモリタイミング制御回路では、上記のようなＳＴＳ方式での２ポートＳＲＡＭにおいて、各動作に必要な時間を遅延回路ＤＬ１、ＤＬ２及びＤＬ３でそれぞれ設定し、設定された遅延時間ＤＬ１，ＤＬ２及びＤＬ３に対応してクロック信号ＥＸＣＬＫの１周期（周波数）を設定することにより、上記ライトリカバリ時間を設定するので、クロック信号ＥＸＣＬＫのデューティのばらつきや変動の影響を受けないので高速化ができる。

しかしながら、上記２ポートＳＲＡＭが搭載されるＬＳＩのような半導体装置を製造するプロセスの進展により、ＬＳＩ中のトランジスタの微細化が進展している。トランジスタの微細化が進展するとトランジスタのしきい値電圧（Ｖｔｈ）のばらつきが増大する。つまり、半導体の微細加工技術が進展してトランジスタサイズが小さくなるに伴いトランジスタの製造ばらつきが大きくなり、トランジスタを用いたインバータ回路等で構成された上記遅延回路の遅延時間ＤＬ１〜ＤＬ３のばらつきや変動を考慮することが必要となる。つまり、１ポートＲＡＭのリード−ライト動作時間に十分な遅延時間ＤＬ１、ＤＬ３を設定した場合、高速化できない問題がある。また、遅延時間ＤＬ１〜ＤＬ３を小さくした場合、遅延回路ＤＬ１〜ＤＬ３がそれぞれ異なるためデバイス、温度、電圧バラツキに対して安定動作しない問題がある。そこで、前記特許文献１に記載されているメモリ動作終了信号に着目し、ＳＴＳ方式を適用して読み出し専用ポートと書き込み専用ポートとを持つ２ポートＳＲＡＭの高速化に利用できることに気が付いた。

この発明の目的は、高速化を可能にした２ポートメモリを有する半導体装置及びメモリマクロを提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される１つの実施例は、以下の通りである。半導体装置又はメモリマクロは、１つの入力及び出力ポートを持つメモリ回路、読み出し用ポート、書き込み用ポート、メモリタイミング制御回路とを有する。上記メモリタイミング制御回路は、上記外部クロック信号を受けて、第１遅延回路を用いて上記メモリ回路の読み出し動作に必要な第１タイミング信号を生成する第１タイミング信号生成回路と、上記第１タイミング信号による上記メモリ回路の読み出し動作終了信号を受けて、上記メモリ回路における読み出し状態のリセットを行う第２タイミング信号を生成する第２遅延回路と、上記第２タイミング信号を受けて、第３遅延回路を用いて上記メモリ回路の書き込み動作に必要な第３タイミング信号を生成する第２タイミング生成回路とを有する。上記外部クロック信号は、上記第３タイミング信号の後エッジと次サイクルの前エッジとの時間差が上記メモリ回路における書き込み状態のリセットに必要な時間より大きく設定される。

読み出し動作を起動する第１タイミング信号を形成する遅延回路での製造ばらつきの影響を考慮した時間マージンの設定が不要となり高速化ができる。

図１には、本発明に係るＳＴＳ方式の２ポートＳＲＡＭの一実施例の概略図が示されている。ＳＰＳＲＡＭは、スタティック型メモリセルを用いて構成され、１つの入力ポート及び出力ポートを持つシングルポートＳＲＡＭである。このＳＰＲＡＭに対して、読み出しポートＰＯＴＲと書き込みポートＰＯＴＷからなる２つのポートを持つインターフェイス部ＳＴＳＩＦと、ＳＴＳ方式のメモリタイミング制御回路ＳＴＳＣＧが付加されてＳＴＳ方式の２ポートＳＲＡＭが構成される。

メモリタイミング制御回路ＳＴＳＣＧは、外部クロック信号ＥＸＣＬＫを受けて、ＳＴＳ方式で上記インターフェイス部ＳＴＳＩＦを制御して上記ＳＰＲＡＭをみかけ上２ポートメモリ動作させる内部クロック信号ＩＣＬＫを形成する。上記メモリタイミング制御回路ＳＴＳＣＧは、次の各回路で構成される。外部クロック信号ＥＸＣＬＫは、遅延回路ＤＬ１とインバータ回路ＩＶ１を通して遅延される。上記インバータ回路ＩＶ１からの遅延信号と上記外部クロック信号ＥＸＣＬＫとは、ナンド（ＮＡＮＤ）ゲート回路Ｇ１の入力に供給されて、その出力端子から上記遅延回路ＤＬ１の遅延時間に対応したロウレベルのパルス幅を持つ第１タイミング信号ＣＫ１が生成される。

上記ＳＰＲＡＭからのメモリ動作終了信号ＳＥＮＤは、遅延回路ＤＬ２とインバータ回路ＩＶ２を通して遅延される。インバータ回路ＩＶ２の出力端子から出力される遅延信号は、遅延回路ＤＬ３とインバータ回路ＩＶ３を通して遅延される。このインバータ回路ＩＶ３から出力される遅延信号と上記インバータ回路ＩＶ２から出力される遅延信号とは、ナンドゲート回路Ｇ２の入力に供給され、その出力端子から上記遅延回路ＤＬ３の遅延時間に対応したロウレベルのパルス幅を持つ第２タイミング信号ＣＫ２が生成される。上記ゲート回路Ｇ１から出力される第１タイミング信号ＣＫ１と、上記ゲート回路Ｇ２から出力される第２タイミング信号ＣＫ２とは、論理和回路としてのナンドゲート回路Ｇ３を通してハイレベルに反転されて、上記内部クロック信号ＩＣＬＫとしてシリアル（ＣＫ１＋ＣＫ２）に出力される。

図２には、図１のメモリタイミング制御回路ＳＴＳＣＧの動作を説明するタイミング図が示されている。外部クロック信号ＥＸＣＬＫのハイレベルへの変化に対応し、上記遅延回路ＤＬ１とインバータ回路ＩＶ１及びゲート回路Ｇ１により、遅延回路ＤＬ１の遅延時間だけロウレベルとなる第１タイミング信号ＣＫ１が形成される。一方、上記第１タイミング信号ＣＫ１によりＳＰＲＡＭが読み出し動作とされて、そのメモリ動作終了に対応してメモリ動作終了信号ＳＥＮＤがハイレベルからロウレベルに変化すると、遅延回路ＤＬ２とインバータ回路ＩＶ２により遅延時間だけ遅延された遅延信号が形成される。この遅延信号は、上記メモリ動作終了信号ＳＥＮＤが反転されてロウレベルからハイレベルに変化するので、上記同様に上記遅延回路ＤＬ３とインバータ回路ＩＶ３及びゲート回路Ｇ２により、遅延回路ＤＬ３の遅延時間だけロウレベルとなる第２タイミング信号ＣＫ１が形成される。

したがって、ゲート回路Ｇ３を通して出力される内部クロック信号ＩＣＬＫは、遅延回路ＤＬ１の遅延時間だけハイレベルとなる第１タイミング信号（／ＣＫＡ１）、上記遅延回路ＤＬ２の遅延時間だけロウレベルの期間の後に、再び上記遅延回路ＤＬ３の遅延時間だけハイレベルとなる第２タイミング信号（／ＣＫＡ２）が上記のようにシリアル（ＣＫ１＋ＣＫ２）に出力され、外部クロック信号ＥＸＣＬＫの次サイクルのハイレベルに同期してハイレベルにされる。

上記インターフェイス部ＳＴＳＩＦは、上記内部クロックＩＣＬＫを受けて、上記第１タイミング信号ＣＫ１に対応した前半がリードサイクルと、上記第２タイミング信号ＣＫ２に対応した後半がライトサイクルとする。第１タイミング信号ＣＫ１に対応して読み出しポートＰＯＴＲが選択され、リードアドレス信号がＳＰＲＡＭに入力されて、メモリ選択とセンスアンプによる読み出し信号増幅と出力動作が行われる。この実施例では、メモリ動作終了信号ＳＥＮＤを利用するので、上記第１タイミング信号ＣＫ１は、上記のようなＳＰＲＡＭの読み出し動作の起動に必要なパルス幅を持つタイミング信号とされる。ＳＰＲＡＭにおいて、実際にメモリセルが選択されて、読み出し動作が行われことに対応したメモリ動作終了信号ＳＥＮＤが出力されるので、このタイミング信号ＳＥＮＤに対して、リードリカバリ動作が開始され、遅延回路ＤＬ２によりその時間が確保される。

上記リードリカバリ動作の終了を待って生成された上記第２タイミング信号ＣＫ２に対応して書き込みポートＰＯＴＷが選択され、ライトアドレス信号とライトデータがＳＰＲＡＭに入力されて、メモリ選択とライトアンプによる書き込み動作が行われる。この書き込み時間は、上記遅延回路ＤＬ３で設定された遅延時間により設定される。そして、この第２タイミング信号ＣＫ２に対応した書き込み動作終了から次のサイクルまでの期間にライトリカバリ動作が実施される。

シングルポートＳＲＡＭ（ＳＰＲＡＭ）のリード動作の完了を受けリードリカバリに引き続いてライト動作が開始されるため、無駄な待機時間が無くなるため、ＳＰＳＲＡＭの性能に対応した高速動作が可能である。つまり、前記図６のように遅延回路ＤＬ１でメモリ動作期間を設定した場合には、遅延回路を構成するトランジスタ等の製造ばらつきを考慮した時間マージン設定が必要になる。これに対して、図１の実施例では実際のメモリ動作終了信号ＳＥＮＤを用いているので、前記図６のような製造ばらつきを考慮した時間マージン設定が不要になる。したがって、上記マージン設定が不要になる分メモリサイクルの短縮化（高速化）が可能になり、しかも上記実際のメモリ動作終了信号ＳＥＮＤを用いているので安定したメモリの読み出し動作を実施することができる。一般に、読み出し動作は、メモリセルに記憶された比較的小さな信号を増幅して出力することが必要であり、読み出し動作に要する時間がトランジスタ等の製造ばらつきの影響を大きく受ける。本願発明では、この製造ばらつきや変動の影響を無視できるので高速化が可能になる。

図３には、本発明に係るＳＴＳ方式の２ポートＳＲＡＭの一実施例のブロック図が示されている。この実施例は、前記図１の実施例に対応している。同図では、主に前記インターフェイス部ＳＴＳＩＦの一実施例の構成例が示されている。インターフェイス部ＳＴＳＩＦは、前記読み出しポートＰＯＴＲを構成するリードアドレス入力ポートＰＲＡ、リードデータ出力ポートＰＲＤ及び前記書き込みポートＰＯＴＷを構成するライトアドレス入力ポートＰＷＡ、ライトデータ入力ポートＰＷＤとを有する。

リードアドレス入力ポートＰＲＡからのリードアドレス信号は、アドレスバッファＡＤＢを通してセレクタＳＥＬの一方の入力に供給される。ライトアドレス入力ポートＰＷＡからのライトアドレス信号は、アドレスラッチＡＤＬに保持される。このアドレスラッチＡＤＬの出力信号が上記セレクタＳＥＬの他方の入力に供給される。上記セレクタＳＥＬで選択されたアドレス信号がＳＰＲＡＭのアドレス端子ＡＤＤに供給される。

上記ＳＰＲＡＭのデータ入出力端子ＤＩＯは、リードデータラッチＲＤＬの入力端子とライトデータラッチＷＤＬの出力端子に接続される。上記リードデータラッチＲＤＬの出力信号は、データ出力回路ＤＯＢを通して上記リードデータ出力ポートＰＲＤに伝えられる。上記ライトデータ入力ポートＰＷＤから入力されるライトデータは、データ入力回路ＤＩＢを通して上記ライトデータラッチＷＤＬに保持される。

メモリタイミング制御回路ＳＴＳＣＧは、前記外部クロック信号ＥＸＣＬＫと、前記メモリ動作終了信号ＳＥＮＤとを受けて、前記のような内部クロック信号ＩＣＬＫを形成して上記ＳＰＲＡＭのクロック端子に伝える。また、メモリタイミング制御回路ＳＴＳＣＧは、上記セレクタＳＥＬ、リードデータラッチＲＤＬ、ライトデータラッチＷＤＬを制御するタイミング信号ＰＳＥＬ、上記アドレスラッチＡＤＬ及びデータ入力回路ＤＩＢの動作タイミング信号ＰＷＣ、データ出力回路ＤＯＢの動作タイミング信号ＰＲＣ等を形成する。

特に制限されないが、外部クロック信号ＥＸＣＬＫに同期して、リードアドレス入力ポートＰＲＡからリードアドレス信号が供給され、ライトアドレス入力ポートＰＷＡからライトアドレス信号とライトデータが供給される。上記リードアドレス信号は、アドレスバッファＡＤＢ及びセレクタＳＥＬを通してＳＰＲＡＭのアドレス端子ＡＤＤに伝えられ、ライトアドレス信号とライトデータは、アドレスラッチＡＤＬ及びデータ入力回路ＤＩＢにラッチされる。ＳＰＲＡＭは、外部クロック信号ＥＸＣＬＫに対応して発生された第１番目の内部クロック信号（ＣＫ１）に対応してリード動作が実行される。メモリタイミング制御回路ＳＴＳＣＧは、読み出し動作終了信号ＳＥＮＤにより、前記リードリカバリ時間を確保した後に内部クロック信号ＩＣＬＫの２番目のクロック（ＣＫ２）を生成する。これに対応してタイミング信号ＰＳＥＬを発生させてリードデータＲＤをリードデータラッチＲＤＬに保持させ、タイミング信号ＰＲＣを発生させて上記保持されたリードデータＲＤをデータ出力回路ＤＯＢを通して出力させる。

上記内部クロック信号ＩＣＬＫの２番目のクロック（ＣＫ２）に対応して、タイミング信号ＰＳＥＬが変化さられるので、上記セレクタＳＥＬの切り替えも行われてアドレスラッチＡＤＬに保持されていたライトアドレス信号がＳＰＲＡＭのアドレス端子ＡＤＤに伝える。ＳＰＲＡＭは、上記内部クロック信号ＩＣＬＫの２番目のクロック（ＣＫ２）に対応してライトサイクルに入り、メモリセルの選択とライトデータラッチＷＤＬに保持されたライトデータの書き込みを行う。そして、外部クロック信号ＥＸＣＬＫの次サイクルまでの間に、上記クロック（ＣＫ２）で設定されたメモリセルへの書き込み動作と、ライトリカバリが実行される。

図４には、この発明に用いられるＳＰＲＡＭの一実施例の概略ブロック図が示されている。図５には、その動作を説明するタイミング図が示されている。図４には、メモリアレイＭＡＲＹ、レプリカメモリアレイＲＭＡＲＹ、ワードドライバ部ＷＬＤＶ、入出力部Ｉ／Ｏと、メモリ制御回路の一部が示されている。上記メモリアレイＭＡＲＹは、２つのワード線ＷＬ１，ＷＬ２と２対の相補ビット線ＢＬ０，／ＢＬ０、ＢＬ１，／ＢＬ１及びそれぞれ交差部に設けられたメモリセルＭＣが代表として例示的に示されている。上記ワードドライバ部ＷＬＤＶは、上記ワード線ＷＬ０とＷＬ１をそれぞれ選択するワードドライバＤＲＶ０，ＤＲＶ１が代表として例示的に示されている。

レプリカメモリアレイＲＭＡＲＹは、レプリカメモリセルＲＭＣとレプリカワード線ＲＷＬ及びレプリカビット線ＲＢＬを有する。レプリカメモリセルＲＭＣは、通常動作する上記メモリセルＭＣと大部分が同じ構成となっている。図５に示すように、内部クロック信号ＩＣＬＫが入力される前には、つまりロウレベルの期間にレプリカビット線ＲＢＬが例えばハイレベルにプリチャージされている。このため、インバータ回路ＩＶ１２の出力信号ＲＥＰは、ロウレベルになっている。

内部クロック信号ＩＣＬＫがハイレベルになると、インバータ回路ＩＶ１０，ＩＶ１１を通してレプリカワード線ＲＷＬがハイレベルに活性化され、それによりレプリカメモリセルＲＭＣが活性化され、ハイレベルにプリチャージされていたレプリカビット線ＲＢＬの電荷が引き抜かれる。これと並行して、メモリアレイＭＡＲＹ側に対しては、ゲート回路Ｇ１０からワードドライバ部ＷＬＤＶを活性化信号も生成される。したがって、図示しないアドレスデコーダで形成された選択信号に対応して、上記レプリカワード線ＲＷＬとほぼ同様なタイミングで例えばワードドライバＤＲＶ０によりワード線ＷＬ０が活性化される。

上記レプリカビット線ＲＢＬのロウレベルの変化をインバータ回路ＩＶ１２が検知し、内部クロック信号ＩＣＬＫが入力される前は、ロウレベルであった信号ＲＥＰがハイレベルに変化する。上記ゲート回路Ｇ１０には、遅延回路を構成するインバータ回路ＩＶ１５を通して上記信号ＲＥＰが伝えられるのでセンスアンプＳＡの増幅に必要な一定時間経過後にワードドライバ部ＷＬＤＶを非活性にさせる。

上記信号ＲＥＰのハイレベルへの変化に対応して、ゲート回路Ｇ１１及びインバータ回路ＩＶ１４を通してセンスアンプ活性化信号ＳＣをハイレベルにし、センスアンプＳＡが増幅動作を開始する。上記信号ＲＥＰは、遅延回路を構成するインバータ回路ＩＶ１３によって反転遅延されて、上記ゲート回路Ｇ１１に伝えられる。したがって、ゲート回路Ｇ１１及びインバータ回路ＩＶ１４を通して生成されたセンスアンプ活性化信号ＳＣは、上記インバータ回路ＩＶ１３の遅延時間だけハイレベルとなりセンスアンプＳＡを活性化させる。したがって、上記インバータ回路ＩＶ１３の出力信号は、メモリ動作終了信号ＳＥＮＤとして利用できる。つまり、信号ＳＥＤがハイレベルからロウレベルに変化したタイミングは、上記センスアンプＳＡの動作が終了したタイミングに対応している。

上記メモリアレイＭＡＲＹにおいては、選択されたワード線ＷＬ０等を非選択状態にしただけでは、例示的に示されているビット線ＢＬ０，／ＢＬ０、ＢＬ１，／ＢＬ１を含んで全相補ビット線に選択されたワード線ＷＬ０に接続されたメモリセルの記憶情報に対応した読み出し信号が残ったままとなる。このように相補ビット線ＢＬ０，／ＢＬ０との間に電圧差が残ったままであると引き続き実行されるライトアンプの動作を遅くする。つまり、相補ビット線ＢＬ０，／ＢＬ０との間に残っている電圧差を反転させるような電圧変化を必要として、上記オフセット電圧分だけ余分に時間がかかる。常にワーストケースを考慮して設定する必要あるので、相補ビット線ＢＬ０，／ＢＬ０に電圧差があると、書き込み時間を長くすることになる。

この実施例では、上記センスアンプＳＡの動作が終了したタイミングの後にリードリカバリ動作が実行される。リードリカバリ動作は、上記全ワード線が非選択状態で全相補ビット線対をそれぞれ同じ電位に設定する。例えば、図４において、相補ビット線ＢＬ０，／ＢＬ０及びＢＬ１，／ＢＬ１間を短絡するＭＯＳＦＥＴＱ１、Ｑ２等をイコライズ信号ＥＱによりオン状態にさせる。また、これと共に図示しないプリチャージＭＯＳＦＥＴをオン状態にして、相補ビット線ＢＬ０，／ＢＬ０及びＢＬ１，／ＢＬ１等を所定電位に設定する機能を合わせて設けるようにするものであってもよい。更には、センスアンプの内部ノードも出力ノードも同電位となるようにリセットするものを設けるものであってもよい。前記書き込みポートＰＯＴＷからのライト動作実行後のライトリカバリ動作においても、上記ＭＯＳＦＥＴＱ１、Ｑ２等はオン状態にされる。

この発明に係るＳＴＳ方式の２ポートＳＲＡＭは、例えばＦＩＦＯ（先入れ先出し）メモリとして利用できる。上記２ポートＳＲＡＭは、例えばレーザープリンタ等を制御する１チップマイクロコンピュータ等に搭載され、プリントデータ保持用メモリとして使用される。プリンタが印刷可能になるまでの間にプリントデータが上記２ポートＳＲＡＭに書き込まれる。つまり、印刷ができないために外部クロックＥＸＣＬＫの１サイクルのうちのリードサイクルはダミーサイクルとされる。印刷動作が可能になると、外部クロックＥＸＣＬＫの１サイクルの前半サイクルで既に書き込みが行われたプリントデータの読み出しが行われ、後半サイクルで引き続きプリントデータの書き込みが実行される。

この発明に係る２ポートメモリは、メモリマクロとして各種システムＬＳＩに搭載可能にされる。つまり、前記設定された外部クロック信号ＥＸＣＬＫな動作可能な最高周波数になり、それよりも低い周波数の外部クロック信号でも何等問題なく動作する。しかも、ライト動作終了後から次サイクルまではライトリカバリ動作が実行されるものであり、かかるリカバリ動作ではメモリアレイのワード線が非選択状態であり、メモリアレイ等でのリーク電流が最小に抑えられてるからより低い周波数で動作させても格別な弊害が生じない。したがって、上記メモリマクロは、保証された最高周波数以下で可能とされる様々なＬＳＩに搭載できる。

以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、図３において、リード／ライトアドレス信号や書き込みデータの取り込みは、外部クロック信号ＥＸＣＬＫに対応して同時に行うもの、あるいはそれぞれのリードサイクル、ライトサイクルに対応して取り込むものであってもよい。読み出しデータの出力タイミングは、上記リードサイクルで直ちに出力させるものあるいは外部クロック信号ＥＸＣＬＫの次サイクルに出力させるもの用途に応じて種々の実施形態をとることができる。

メモリ回路は、スタティック型ＲＡＭの他にＤＲＡＭ（ダイナミック型ランダム・アクセス・メモリ）に置き替えることも可能である。メモリタイミング制御回路ＳＴＳＣＧの具体的構成は、前記１つの入力ポートと出力ポートを持つＲＡＭ（ＳＲＡＭ又はＤＲＡＭ）からのメモリ動作終了信号を用いて、外部クロック信号に対応して読み出し用ポートと書き込み用ポートをそれぞれの動作に必要な時間を考慮して順次に行うようにするものであればよい。この発明に係る２ポートメモリは、マイクロコンピュータ等のようなＬＳＩ等に搭載される２ポートメモリ、又は各種システムＬＳＩに搭載される２ポートＳＲＡＭのハードウェアＩＰ（Intellectual Propety）コアに利用することができる。

この発明は、２ポートメモリを有する半導体装置及びそのメモリマクロとして広く利用することができる。

この発明に係るＳＴＳ方式の２ポートＳＲＡＭの一実施例の概略図である。 図１のメモリタイミング制御回路ＳＴＳＣＧの動作を説明するタイミング図である。 この発明に係るＳＴＳ方式の２ポートＳＲＡＭの一実施例のブロック図である。 この発明に用いられるＳＰＲＡＭの一実施例の概略ブロック図である。 図４のＳＰＲＭＡの動作を説明するタイミング図である。 本願発明に先だって検討されたメモリタイミング制御回路の概略図である。 図６のメモリタイミング制御回路の動作を説明するタイミング図である。

符号の説明

ＳＰＲＡＭ…シングルポートＳＲＡＭ、ＳＴＳＣＧ…メモリタイミング制御回路、ＳＴＳＩＦ…インターフェイス部、ＰＯＴＲ…読み出しポート、ＰＯＴＷ…書き込みポート、ＤＬ１〜ＤＬ３…遅延回路、Ｇ１〜３，Ｇ１０，Ｇ１１…ゲート回路、ＩＶ１〜ＩＶ３，ＩＶ１０〜ＩＶ１５…インバータ回路、
ＷＬＤＶ…ワードドライバ部、ＭＡＲＹ…メモリアレイ、ＲＭＡＲＹ…レプリカメモリアレイ、ＭＣ…メモリセル、ＲＭＣ…レプリカメモリセル（ダミーセル）、ＳＡ…センスアンプ、ＷＬ０，ＷＬ１…ワード線、ＢＬ０，／ＢＬ０、ＢＬ１，／ＢＬ１…相補ビット線、
ＰＲＡ…リードアドレス入力ポート、ＡＤＢ…アドレスバッファ、ＳＥＬ…セレクタ、ＡＤＬ…アドレスラッチ、ＰＷＡ…ライトアドレス入力ポート、ＤＩＯ…データ入出力端子、ＰＲＤ…リードデータ出力ポート、ＤＩＢ…データ入力回路、ＷＤＬ…ライトデータラッチ、ＲＤＬ…リードデータラッチ、ＤＯＢ…データ出力回路、

Claims (5)

1. １つの入力及び出力ポートを持つメモリ回路と、
   読み出し用ポートと、
   書き込み用ポートと、
   外部クロック信号の１周期の前半で上記読み出し用ポートからの信号により上記メモリ回路をアクセスして読み出し動作を行い、上記外部クロック信号の後半で上記書き込み用ポートからの信号により上記メモリ回路をアクセスして書き込み動作を行うメモリタイミング制御回路とを有し、
   上記メモリタイミング制御回路は、
   上記外部クロック信号を受けて、第１遅延回路を用いて上記メモリ回路の読み出し動作に必要な第１タイミング信号を生成する第１タイミング信号生成回路と、
   上記第１タイミング信号による上記メモリ回路の読み出し動作終了信号を受けて、上記メモリ回路における読み出し状態のリセットを行う第２タイミング信号を生成する第２遅延回路と、
   上記第２タイミング信号を受けて、第３遅延回路を用いて上記メモリ回路の書き込み動作に必要な第３タイミング信号を生成する第２タイミング生成回路とを有し、
   上記外部クロック信号は、上記第３タイミング信号の後エッジと次サイクルの前エッジとの時間差が上記メモリ回路における書き込み状態のリセットに必要な時間より大きく設定される、
   半導体装置。
2. 請求項１において、
   上記メモリ回路は、
   複数のワード線と複数の相補ビット線の交差部に設けられた複数のスタティック型メモリセルと、
   上記メモリセルと同様な構成とされ、上記スタティック型メモリセルからの読み出し信号に対応したセンスアンプ動作タイミング信号を生成するダミーセルと、
   上記センスアンプ動作タイミング信号により選択されたスタティック型メモリセルの読み出し信号を増幅するセンスアンプとを有し、
   上記メモリ動作終了信号は、上記センスアンプ動作の終了タイミングを設定する信号である、
   半導体装置。
3. 請求項２において、
   上記第１タイミング生成回路は、
   上記外部クロック信号と上記第１遅延回路で遅延された上記外部クロック信号とを受ける第１ゲート回路からなり、上記第１遅延回路の遅延時間に対応したパルス幅を有する上記第１タイミング信号を生成し、
   上記第２タイミング生成回路は、
   上記第２タイミング信号と上記第３遅延回路で遅延された上記第２タイミング信号とを受ける第２ゲート回路からなり、上記第３遅延回路の遅延時間に対応したパルス幅を有する上記第３タイミング信号を生成し、
   上記第１タイミング信号と第３タイミング信号とを受ける論理和信号が内部クロック信号として上記メモリ回路に供給される、
   半導体装置。
4. １つの入力及び出力ポートを持つメモリ回路と、
   読み出し用ポートと、
   書き込み用ポートと、
   外部クロック信号の１周期の前半で上記読み出し用ポートからの信号により上記メモリ回路をアクセスして読み出し動作を行い、上記外部クロック信号の後半で上記書き込み用ポートからの信号により上記メモリ回路をアクセスして書き込み動作を行うメモリタイミング制御回路とを有し、
   上記メモリタイミング制御回路は、
   上記外部クロック信号を受けて、第１遅延回路を用いて上記メモリ回路の読み出し動作に必要な第１タイミング信号を生成する第１タイミング信号生成回路と、
   上記第１タイミング信号による上記メモリ回路の読み出し動作終了信号を受けて、上記メモリ回路における読み出し状態のリセットを行う第２タイミング信号を生成する第２遅延回路と、
   上記第２タイミング信号を受けて、第３遅延回路を用いて上記メモリ回路の書き込み動作に必要な第３タイミング信号を生成する第２タイミング生成回路とを有し、
   上記外部クロック信号は、上記第３タイミング信号の後エッジと次サイクルの前エッジとの時間差が上記メモリ回路における書き込み状態のリセットに必要な時間より大きく設定される、
   メモリマクロ。
5. 請求項４において、
   ハードウェアＩＰコアとして提供される、
   メモリマクロ。

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